JPH0754615B2 - 誤り訂正制御装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はアナログ信号をディジタル信号に変換して記録
媒体上に記録再生するディジタル信号記録再生装置にお
ける誤り訂正制御装置に関するものである。

従来の技術 近年オーディオ分野においてはアナログ信号をディジタ
ル信号に変換して磁気テープ上に記録するディジタルオ
ーディオテープレコーダ（以下DATと記す）の開発が進
んでいる。

以下図面を参照しながら上述した従来のDATに用いられ
ている信号処理技術について説明する。第５図は現在提
案されている磁気テープ上に記録される信号フォーマッ
トの一例である。

第５図において１は11ビットの同期信号、２はアドレス
コードで、本例では２ビットで構成され、１ブロック毎
に順次 00→01→10→11→00→…… 歩進する。３は記録条件等を表す３ビットのフラッグ、
４は第１のオーディオデータで本例では16ビットで構成
されるディジタルオーディオデータが６ワード分96ビッ
トで構成されている。５はオーディオデータの誤りを訂
正するためのパリティ符号、６は第１のオーディオデー
タ４と同様の構成の第２のオーディオデータ、７はブロ
ック内での誤りの有無を検出するための誤り検出符号
で、本例では巡回符号（以下CRCと記す）を用いてお
り、同期信号１を除くアドレスコード２〜第２のオーデ
ィオデータ６までの261ビットに対しての誤りを検出す
る。以上の符号１〜７で示した計288ビットでブロック
が構成されている。

第６図は第５図で示した構成で磁気テープ上から再生さ
れるディジタル信号系列（以下単に「再生データ」と記
す）を処理する再生回路を示すブロック図である。第６
図において、８は再生データが入力される入力端子、９
は変調されている再生データを元のNRZ信号に戻すため
の復調回路、10は再生信号から同期信号を検出するため
の同期検出回路（本例では変調則にないパターンを同期
信号として用いるため復調前の再生データより同期信号
を抽出する）、11はCRCを用いてブロック内の同期信号
を除く再生データ中の誤りを検出するためのCRCチェッ
ク回路、12はCRCによる誤り検出までの時間分、すなわ
ち１ブロック分の再生データを遅延させるための遅延回
路、13は再生されたブロック内よりアドレスコードを抽
出するアドレスコード抽出回路、14はテープ走行系で発
生する再生データのワウ、フラッタ、ジッタ等の影響を
排除するためのTBCメモリ、15は同期検出回路10で検出
される同期信号と、アドレスコード抽出回路13から出力
されるアドレスコード及び、CRCチェック回路11から出
力されるエラーフラッグにより、TBCメモリ14への再生
データ及びエラーフラッグの書き込みアドレスを生成す
るための書き込みアドレス発生回路、16は水晶からのク
ロックをもとに、TBCメモリ14からの再生データ及びエ
ラーフラッグの読み出しアドレスを生成するための読み
出しアドレス発生回路、17はTBCメモリ14から読み出さ
れた再生データおよびエラーフラッグに基づいて所定の
誤り訂正を行うための誤り訂正回路、18はTBCメモリ14
への書き込みアドレス、読み出しアドレス両者の差によ
り、磁気テープ20の走行スピードを制御するキャプスタ
ン19を駆動するためのキャプスタンサーボ回路である。

以上のように構成された再生回路について以下その動作
を説明する。

まず、磁気テープ20より再生された再生データは入力端
子８に入力され、復調回路９にてNRZ信号に復調される
と共に同期検出回路10にて同期信号が検出される。更に
復調された再生データはCRCチェック回路11で誤りの有
無を検査する。この場合、第５図のブロック構成でも明
らかなように、そのブロック中での誤りの有無を判定
し、アドレスコードの信頼性を確認するためには、ブロ
ックのうち同期信号を除くすべての277ビットをCRCチェ
ック回路13に読み込む必要がある。この時間調整を行う
ため、遅延回路12では１ブロック分の再生データの遅延
を行っている。またアドレスコード抽出回路では復調さ
れた１ブロック分の再生データ中からアドレスコードの
みを分離抽出する。但し、上述のようにここで抽出した
アドレスコードの信頼性は、CRCチェック後でないと判
明しない。

書き込みアドレス発生部15では同期検出回路10により分
離抽出された同期信号を基準としてブロック内の再生デ
ータに対応するTBCメモリ14への書き込みアドレスを生
成するとともに、アドレスコード抽出回路13により抽出
されたアドレスコードとCRCチェック回路11のチェック
出力であるエラーフラッグによりTBCメモリ14への書き
込みブロックアドレスを生成する。すなわちCRCチェッ
クにより正しいと判定されたアドレスコードについて
は、その値をそのままTBCメモリ14への書き込みブロッ
クアドレスとして出力し、またCRCチェックによりアド
レスコードが信頼できないと判定された場合には、アド
レスコードの連続性に着目して、正しい前ブロックのア
ドレスコード値を順次インクリメントしてTBCメモリ14
への書き込みブロックアドレスとして使用するように構
成されている。遅延回路12を通った再生データ及びCRC
チェック回路11の誤り検出出力であるエラーフラッグ
は、書き込みアドレス発生回路15で指定された書き込み
アドレスに従ってTBCメモリ14に書き込まれる。TBCメモ
リ14は本例では２ビットで表わされるアドレスコード
「０」〜「３」に対応した４ブロック分のメモリエリア
を有しており、書き込まれた再生データ及びエラーフラ
ッグは通常約２ブロック分の時間経過ののち、読み出し
アドレス発生回路16で発生する水晶精度の読み出しアド
レスに従って読み出されることにより、ワウ、フラック
及びジッタ等の影響が除去される。TBCメモリ14から読
み出された再生データは誤り補正回路17により所定の訂
正操作を受けた後出力される。一方、キャプスタンサー
ボ回路ではTBCメモリ14へ供給される書き込みアドレス
及び読み出しアドレスのうち、主としてそれぞれのブロ
ックアドレス情報により、両者の位相関係が常に一定と
なるようキャプスタン19により磁気テープ20の走行スピ
ードを制御する。

以下第７図を用いてTBCメモリ14でのデータの書き込み
と読み出しについて詳細に説明する。第７図中Ａは書き
込みアドレスのうちのブロックアドレス、Ｂはそれぞれ
のアドレスコードを含むブロックのCRCチェック結果で
○は正しいと判定された場合、×は疑わしいと判定され
たことを表わしている。またＣはTBCメモリ14の読み出
しアドレスのうちのブロックアドレスを表わしている。
第７図における区間１においてはTBCメモリ14への書き
込みブロックアドレスのうち「２」のブロックに誤りが
検出され、このためこのブロックから抽出されたアドレ
スコードは信頼性がないと判定され、書き込みアドレス
発生回路15において前ブロックの正しいアドレスコード
「１」に続くアドレスコード「２」を本ブロックのアド
レスコードとして生成し、TBCメモリ14の「２」のブロ
ックエリアに再生データを書き込んでいる。第７図にお
いて書き込みブロックアドレスＡのうち本来のアドレス
コードではなく上述のような正しいアドレスコード値に
基づいてインクリメントすることによって得られたブロ
ックアドレスは「（２）」など（ ）付きで記してあ
る。一方、読み出しブロックアドレスＣは書き込みブロ
ックアドレスＡより約２ブロック分の時間差の後読み出
すように構成されている。実際には書き込みブロックア
ドレスＡは磁気テープ上から再生されたデータより分離
生成されているのでワウ、フラッタ、ジッタ成分を含ん
でおり、両ブロックアドレスの時間差はその分常に伸縮
していることになるが、その位相関係は前述のごとくキ
ャプスタンサーボ回路18によりほぼ保証するように制御
が行われている。

次にエラー訂正方法について簡単に説明する。第８図は
テープ上に記録されるパリティ符号の配列例である。デ
ィジタル記録においては磁気テープ上で発生するドロッ
プアウト等による再生データ誤りを効率よく訂正するた
め、複数データ及び誤り訂正符号により構成される誤り
訂正のためのデータ系列、いわゆるパリティ系列をテー
プ上に離して配置するインターリーブという手法を用い
る。第８図においては６個の所定のデータワード１〜６
に対して１個のパリティワード１を生成して１つのパリ
ティ系列を構成し、それぞれ８ブロックの距離をおいた
ブロックに配置されている。アドレスコード「０」を持
つブロックのあるデータワード１（第８図中×で示す）
に着目すると８ブロック離れた同じアドレスコード
「０」に含まれる所定のデータワード2,更に８ブロック
離れたアドレスコード「０」に含まれる所定のデータワ
ード３……の計７ワードで１つのパリティ系列１を構成
している。同様に第８図に示した○印のワードで構成さ
れるパリティ系列2,△印のワードで構成されるパリティ
系列３……という様にすべてのワードはテープ長手方向
にチェーン状にパリティ系列を構成している。誤り訂正
符号としてパリティワードを単純パリティ符号とすれ
ば、CRCチェックによるエラーフラッグとの組み合わせ
により、パリティ系列を構成する任意の１ワード誤りを
訂正することが可能である。

次にアドレスコードと誤り訂正能力の関係について説明
する。磁気テープ上で発生するドロップアウト等による
エラーが連続的に10数ブロックにわたり発生した場合を
例にとる。エラーが長期間連続して発生した場合、正確
なキャプスタンサーボの制御が行えないから、その期間
でのテープ走行スピードは通常よりも遅く、または早く
なる可能性を有している。第９図においてＩはエラー区
間のテープ走行スピードが遅い場合、IIは早い場合を仮
定し、TBCメモリへの再生データの書き込みに際し再生
データから抽出したアドレスコードを用いずに、単にブ
ロック単位で順にTBCメモリへの書き込みブロックアド
レスを生成した場合を示している。第９図I,IIいずれの
場合もTBCメモリから読み出されたブロック列でのパリ
ティ系列はエラー区間以降で誤っており、従って正しい
訂正操作が出来ないばかりか、場合によっては誤訂正を
行って結果として異音を出力してしまうことになる。一
方、第10図においては同様のエラー発生に対してTBCメ
モリへのデータ書き込みを再生データのブロックから抽
出したアドレスコードを用いた場合を示している。第10
図I,IIいずれの場合もエラー区間終了後再び正しい再生
データが得られた時点で、再び正しいTBCメモリエリア
への書き込みが行われる為、TBCメモリからの再生デー
タは正しい序列を維持しており、従ってエラー区間に対
する誤り訂正も正しく行われる。このように所定の訂正
能力を得るためには本来のデータの時系列を常に維持す
ることが重要であるため、本例ではTBCメモリへの再生
データの書き込みに再生信号中のアドレスコードを用い
ている。（例えば特開昭57−50307号公報） 発明が解決しようとする問題点 しかしながら上記のような構成では、特に多数のトラッ
クに分割してディジタル記録を行うような装置において
は再生データが各トラック毎にワウ、フラッタやヘッド
スキューなどの影響を独立して受けているため、１系統
の再生回路を各トラック多重化して共用化使用すること
は不可能であり、従って各トラック単独での再生回路を
必要とする。例えば最近提案されているコンパクトカセ
ットを用いたDATシステムでは20トラックを用いて２チ
ャンネル分のディジタルオーディオ信号を記録するよう
な構成になっており、さらにブロックの誤り検出符号と
してCRC符号より回路規模が大きくなるリードソロモン
符号が用いられるため、TBCメモリへの書き込み以前に
各トラック単独でアドレスコードを抽出し、かつその誤
りの有無を検査する為にはぼう大な回路を必要とする欠
点を有していた。

本発明は上記問題点に鑑み、複数トラックを用いてディ
ジタル信号の記録再生を行う場合でも簡単な回路構成で
再生データの序列を乱すことなくTBC処理を行い、かつ
誤り訂正能力を維持できる誤り訂正制御装置を提供する
ものである。

問題点を解決するための手段 この目的を達成するために本発明の誤り訂正制御装置は
TBCメモリとTBCメモリの書き込みアドレスを供給する書
き込みアドレス発生回路と、前記TBCメモリの読み出し
アドレスを供給する読み出しアドレス発生回路と、前記
TBCメモリから読み出されたブロックのうち少なくとも
ディジタルデータ及びアドレスコード中の誤りの有無を
検出する誤り検出回路と、所定のブロックのアドレスコ
ード値から１ブロック毎に順次連続的に巡回する予測ア
ドレスコードを発生するアドレスコード予測器と、前記
TBCメモリから読み出されたブロックから抽出したアド
レスコードと前記予測アドレスコードの値を比較するア
ドレスコード比較器と、前記誤り検出回路の出力と前記
アドレスコード比較器の出力により前記アドレスコード
の不連続性を検出して前記書き込みアドレス発生回路を
制御するアドレス制御回路と、前記誤り検出回路の出力
及び前記アドレス制御回路の出力により前記TBCメモリ
から読み出されたディジタルデータに対し所定の誤り訂
正動作を行う誤り訂正回路とから構成されている。

作用 本発明は前記した構成によって磁気テープ上から再生さ
れた再生データはTBCメモリの書き込みアドレス発生回
路により指定される再生データ中のアドレスコードとは
直接関係のないブロックアドレスにより所定のTBCメモ
リエリアに書き込まれ、所定の時間遅延の後、TBCメモ
リの読み出しアドレス発生回路が指定するブロックアド
レスに従って読み出される。TBCメモリから読み出され
た再生データはアドレスコードの信頼性確認のため誤り
検出回路でのエラーチェックが行われる。一方アドレス
コード予測器では、データ再生開始時に誤りのないアド
レスコード値を初期設定し、以降１ブロック毎にその値
をインクリメントすることにより予測アドレスコードを
生成している。アドレスコード比較器では前記TBCメモ
リから読み出された再生データから抽出したアドレスコ
ードと前記予測アドレスコードの値を比較し、その差を
検出する。アドレス不連続制御回路では前記誤り検出回
路でのエラーチェック結果であるエラーフラッグ及び前
記アドレスコード比較器の出力に応じて前記書き込みア
ドレス発生回路に対し、所定の制御を行うとともに、誤
り訂正回路では前記エラーフラッグ及び前記アドレス不
連続制御回路の出力に応じて前記TBCメモリから読み出
された再生データに対し所定の訂正動作を行うことによ
り、簡単な回路構成で常に正しい再生データ列を維持
し、訂正能力を確保することが出来る。

実施例 以下、本発明の一実施例について、図面の参照しながら
説明する。

第１図は本発明の一実施例における誤り訂正制御装置の
ブロック図、第２図はその波形図である。第１図におい
て21a〜21nはトラックａ〜ｎの再生データが入力される
入力端子、22a〜22nは復調回路、23a〜23nは同期検出回
路で、これらは従来例の構成と同じものである。24は各
トラックの同期検出回路23a〜23nで分離抽出された同期
信号を基準に各トラック毎の再生データをTBCメモリへ
書き込みための書き込みアドレス発生回路、25は各トラ
ックに対して４ブロック分のメモリエリアを持つTBCメ
モリ、26はTBCメモリ25から再生データをトラック順に
読み出すための読み出しアドレス発生回路、27はTBCメ
モリ25から読み出された再生データのブロック単位での
誤りの有無を検出する誤り検出回路、28はTBCメモリ25
から読み出された再生データに対し所定の誤り訂正操作
を行う誤り訂正回路、29はデータ再生開始時に所定の正
しいアドレスコード値を初期設定し、以降１ブロック毎
にその値をインクリメントして得る予測アドレスコード
を生成するアドレスコード予測器、30はTBCメモリ25か
ら読み出された再生データ中から分離抽出したアドレス
コードと前記予測アドレスコードの値を比較し、その差
を出力するアドレスコード比較器、31はアドレスコード
比較器30及び誤り検出回路27の出力であるエラーフラッ
グにより書き込みアドレス発生回路24及び誤り訂正回路
28に対し所定の制御を行うアドレス不連続制御回路であ
る。尚、第１図で図示せずも、キャプスタンサーボに関
する制御は従来例の構成と同じである。

以上のように構成された誤り訂正制御装置において以下
その動作について説明する。尚、各トラックの再生信号
のブロック構成は従来例の説明で用いた第５図と同じ構
成とし、記録再生に使用するａ〜ｎトラック上では同一
時刻に記憶されたブロックは同一アドレスコードを持つ
ものとする。

ａ〜ｎトラック上に分割されて記録再生されたデータは
入力端子21a〜21nに入力される。

入力された時点での再生データはトラック毎にワウ、フ
ラッタ及びスキューの影響を受けているので、それぞれ
トラック専用に復調及び同期検出が復調回路22a〜22n,
同期検出回路23a〜23nにて行われる。書き込みアドレス
発生回路24では、各トラックの同期信号を基準にしてそ
れぞれのトラックのブロック内データに対するTBCメモ
リ書き込みアドレスを生成するとともに、４ブロック分
のメモリエリアを指定するための各トラック共通の書き
込みブロックアドレスを発生する。（第２図におけるTB
C書き込みブロックアドレスとして○をつけたもの） この場合の書き込みブロックアドレスは書き込まれるブ
ロック内のアドレスコードとは直接対応しない。再生デ
ータは指定されたTBCメモリエリアに各トラック時分割
で書き込まれ、約２ブロックの時間遅延の後に、読み出
しアドレス回路26から供給される読み出しアドレス（第
２図におけるTBC読み出しブロックアドレスとして○を
付けたもの）に従ってトラック順に読み出される。その
様子を第２図の波形図に示す。すなわちTBCメモリ25へ
の書き込み段階での再生データは各トラックとも並列で
入力されるが、TBCメモリ25からは時間軸圧縮を行うこ
とによりトラックシリアルで再生データを読み出すこと
が出来る。トラックシリアルで読み出された再生データ
は誤り検出回路27にて誤りの有無を判定してエラーフラ
ッグを出力する。

一方アドレスコード予測器29はデータの再生開始時にTB
Cメモリ25より読み出されたブロックから抽出したアド
レスコードのうち誤りのないものを１回だけ初期設定
し、以降再生状態が連続する間はブロックにしステップ
ずつクロックにてインクリメントする予測アドレスコー
ドを生成する。アドレスコード比較器30ではTBCメモリ2
5から読み出されたブロックから抽出したアドレスコー
ドと予測アドレスコードの値の差を検出して出力する。
更にアドレス不連続制御回路31では、アドレスコード比
較器30から出力されるアドレスコードと予測アドレスコ
ードとの差、及び誤り検出回路27からのエラーフラッグ
により書き込みアドレス発生回路24で発生するTBCメモ
リ25への書き込みブロックアドレスの制御及び誤り訂正
回路28での訂正操作の制御を決定する。

制御方法を第３図にまとめる。エラーフラッグによりア
ドレスコードの信頼性がないと判断される場合は、すべ
ての制御は行われない。エラーフラッグがなくアドレス
コードの信頼性が高い場合はアドレスコード比較器30の
比較出力により書き込みアドレス発生回路24,誤り訂正
回路28に対する制御を行う。すなわちアドレスコード比
較器30で検出されるアドレスコードと予測アドレスコー
ドとは正常にデータ再生が行われている時には一致して
いる。

連続エラー等の理由によりTBCメモリ25から読み出され
るブロックのアドレスコード値と予測アドレスコード値
との間に差異が検出された場合を考える。差異が±１ブ
ロックである場合、アドレス不連続制御回路31は書き込
みアドレス発生回路24で発生する書き込みブロックアド
レスの値を±１だけ変更する（本実施例では書き込みブ
ロックアドレスに対する制御を±１に限定したが、これ
は各トラックに４ブロックあるTBCメモリエリア内で書
き込みアドレスと読み出しアドレスとが重ならない範囲
内での制御に限定される為であり、TBCメモリ容量によ
ってはこの限りではない）。この制御により、TBCメモ
リ25から読み出される再生データ列を数ブロック以内で
再び正しい時系列に復帰させることができる。但し、正
しい時系列に復帰するまでの間TBCメモリ25から読み出
される再生データは、時系列の正しくないデータであ
る。そこでアドレス不連続制御回路31ではアドレスコー
ド比較器30の比較出力が再び一致状態に復帰し、かつエ
ラーフラッグによりその比較出力の信頼性が高いと判断
されるまで再生データ内の誤りの有無に関わらず全デー
タが誤りであると見なした訂正操作を行うように誤り訂
正回路28を制御する。

次にアドレスコードと予測アドレスコードとの差異が±
２であった場合、本実施例では前述のTBCメモリ容量の
関係から書き込みブロックアドレスの制御を行うのは危
険であると判断し、制御を行わない。従ってこの間TBC
メモリからは時系列の乱れた再生データが読み出され誤
り訂正回路28で誤った訂正操作が行われる可能性がある
から、アドレスコード不連続の影響を受けるインターリ
ーブ系列の最大長の時間分だけ誤り訂正回路28での訂正
操作を禁止し、エラーフラッグの付いたデータは訂正不
能としてそのままエラーフラッグを付けて出力するよう
な制御を行うとともに、前記訂正禁止区間終了後再び正
しいアドレスコード値をアドレスコード予測器29に初期
設定し、通常の状態に復帰する。

以下第４図を用いて連続的にエラーが発生し、再生デー
タに±１ブロックの不連続が検出された場合の上記実施
例の動作について説明する。第４図Ｉにおいて図示した
エラー区間で連続的にエラーが発生し、その間キャプス
タンサーボが乱れテープ走行スピードが定常状態よりも
遅くなったと仮定する。エラー区間外では第２図に示し
たごとく書き込みアドレス発生回路24で発生する書き込
みブロックアドレスに従ってTBCメモリ25の該当ブロッ
クエリアに各トラック毎に再生データが書き込まれる。
エラー区間においても書き込みブロックアドレスは順次
インクリメントすることにより生成される。正常な再生
データに復帰した後も数ブロックの間上記書き込みブロ
ックアドレスの連続性は保たれる。一方TBCメモリ25か
ら読み出された再生データはトラックシリアルで順次誤
り検出回路27で各トラックのブロック内データに対する
誤りのチェックが行われると共にアドレスコード比較器
29にてブロックから抽出したアドレスコードと、アドレ
スコード予測器29の出力である予測アドレスコードとの
比較が行われる。アドレスコード予測器29はデータ再生
開始時に正しいアドレスコード値がプリセットされ、以
降順次インクリメントされているから、正常なブロック
列がTBCメモリ25から読み出されている間は予測アドレ
スコードと実際にTBCメモリ25から読み出されたブロッ
クから抽出したアドレスコード値はそのブロックに誤り
がない限り一致するからアドレス不連続は検出されな
い。次に第４図Ｉにおいてエラー区間が終了し、ブロッ
ク列に乱れが生じた場合を考えると正しい再生データが
TBCメモリ25から読み出された際に、誤りのないブロッ
クから抽出したアドレスコード「０」が予測アドレスコ
ード「１」と異なっている事がアドレスコード比較器30
で検出される。よってアドレス不連続制御回路31により
書き込みアドレス発生回路24で発生する書き込みブロッ
クアドレスが「」から「」に変更され、以降順にイ
ンクリメントされるように構成されている。従ってTBC
メモリ25から読み出される再生データのブロック列はエ
ラー区間終了後２ブロックで正常なブロック列に復帰さ
せることが出来、正しい系列での誤り訂正が可能であ
る。（正常なブロック列に復帰するまでの間の再生デー
タは誤りとして誤り補正回路28で訂正操作を受ける。） 第４図IIではエラー区間においてテープ走行スピードが
定常状態より早くなった場合を仮定している。この場合
はエラー区間終了後TBCメモリ25から読み出された誤り
のないブロックのアドレスコード値が「２」であるのに
対し、予測アドレスコード値は「１」であるから、アド
レス不連続制御回路31により書き込みブロックアドレス
が「」から「」に変更され、よってTBCメモリ25か
ら読み出された再生データのブロック列はエラー区間終
了後４ブロックで正常なブロック列に復帰している。
（この場合も同様に正しいブロック列に復帰するまでの
再生データは誤りとして誤り訂正回路28にて訂正操作を
受ける。） 以上のように本実施例によればTBCメモリ25から読み出
される再生データからアドレスコードを分離抽出すると
ともに誤りの有無を誤り検出回路27で判定し、アドレス
コードの不連続をアドレスコード予測器29及びアドレス
コード比較器30で判断し、アドレス不連続制御回路31に
よって書き込みアドレス発生回路24で発生するTBCメモ
リ25への書き込みブロックアドレスと誤り訂正回路28を
制御することにより、複数トラックにデータを分割して
記録再生するディジタル信号記録再生装置においても各
トラック毎にアドレスコードの分離抽出及び誤り検出回
路を設けることなく簡単な構成で再生データ列の連続性
を確保することが出来、従って常に正しい誤り訂正が保
証されることとなる。また従来TBCメモリへの再生デー
タの書き込み前に誤りの有無を検出する方式では必要不
可欠であった誤り検出までの再生データ遅延回路（第６
図における12）をも不要となり、復調されたデータは時
間遅れなく直接TBCメモリに書き込めるから、複数トラ
ックを用いる場合のみならず、単一トラックにデータを
記録再生するディジタル信号記録再生装置においても回
路の簡素化を図ることが可能である。

尚、本実施例では再生データはTBCメモリ25からトラッ
ク順に読み出されるから、抽出されるアドレスコード及
びエラーフラッグもトラック数分だけの結果が得られる
ことになる。この場合、同一時刻に記録したブロックは
各トラックとも同一アドレスコードを有しているから、
アドレス不連続制御出力は誤りの見逃しがない限り全ト
ラックとも同結果になる。従って誤りのないトラックの
結果を全トラックの代表値として用いても良いが、更に
信頼性を向上させる為には、全トラックの結果を多数決
処理して用いてもよい。

また、本実施例では２ビットのアドレスコードを用いた
が、ビット数は多い方が不連続検出の信頼性は向上す
る。

また、本実施例ではTBCメモリエリアを４ブロックとし
たので、制御できる書き込みブロックアドレスの範囲を
±１ブロックで説明したが、これはTBCメモリエリアを
拡大すればそれに応じて拡大することが可能である。ま
た一旦アドレス不連続制御回路による制御をTBC書き込
みブロックアドレスに対して行った後は、キャプスタン
サーボにより書き込みブロックアドレスと読み出しブロ
ックアドレスの位相関係は徐々に元の正常な位相に復帰
するので、本実施例による連続エラー区間前後での再生
データのブロック列の正常化は何度でもくり返し行うこ
とが出来る。

また本実施例は磁気テープを用いたディジタル信号記録
再生装置を例にとって説明したが、記録媒体は磁気テー
プに限らず広い範囲のディジタル信号記録に関して適用
可能であることは言うまでもない。

また、誤り検出符号は単にCRC符号に限定するものでは
ない。

発明の効果 以上のように本発明はTBCメモリと前記TBCメモリの書き
込みアドレスを発生する書き込みアドレス発生回路と、
前記TBCメモリの読み出しアドレスを発生する読み出し
アドレス発生回路と、前記TBCメモリから読み出された
ブロックのうち少くともアドレスコード及びディジタル
データ中の誤りの有無を検出する誤り検出回路と、所定
のブロックのアドレスコード値から１ブロック毎に順次
連続的に巡回する予測アドレスコードを発生するアドレ
スコード予測器と前記TBCメモリから読み出されたブロ
ックから抽出したアドレスコードと前記予測アドレスコ
ードの値を比較するアドレスコード比較器と、前記誤り
検出回路の出力と前記アドレスコード比較器の出力によ
り前記アドレスコードの不連続性を検出して前記書き込
みアドレス発生回路を制御するアドレス不連続制御回路
と、前記誤り検出回路の出力及び前記アドレス不連続制
御回路の出力により前記TBCメモリから読み出されたデ
ィジタルデータに対し所定の誤り訂正動作を行う誤り訂
正回路とを備えることにより、特に複数トラックを用い
て記録再生を行うディジタル記録再生装置においてはTB
Cメモリへの再生データ書き込み以前に各トラック独立
でのアドレスコード抽出及び誤り検出回路、更に誤り検
出時に必要な再生データの遅延回路を設ける必要がな
く、一つの回路で全トラックのアドレスコードの抽出及
び誤り検出を行い、再生データの時系列を正しく保ち、
従って本来の誤り訂正能力を充分に保証することが可能
である。従って機器の信頼性、小型化、コストダウン等
に多大な効果を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル信号記録
再生装置の再生回路のブロック図、第２図は第１図のブ
ロック図における波形図、第３図は本発明の一実施例に
おけるアドレス不連続制御回路の制御入出力チャート、
第４図は本発明の一実施例における連続エラー時の波形
図、第５図は従来例における信号の構成図、第６図は従
来例におけるディジタル信号記録再生装置の再生回路の
ブロック図、第７図は従来例におけるTBCメモリ書き込
みブロックアドレス及び読み出しブロックアドレスを示
した波形図、第８図は従来例におけるパリティ符号の配
置図、第９図は従来例におけるTBCメモリへのデータの
書き込みにアドレスコードを用いない場合の連続エラー
時の波形図、第10図は従来例におけるTBCメモリへのデ
ータ書き込みにアドレスコードを用いた場合の連続エラ
ー時の波形図である。 24……書き込みアドレス発生回路、25……TBCメモリ、2
6……読み出しアドレス発生回路、27……誤り検出回
路、28……誤り訂正回路、29……アドレスコード予測
器、30……アドレスコード比較器、31……アドレス不連
続制御回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】記録媒体上から再生された少くとも一定数
   毎に分割されたディジタルデータと、連続的に巡回する
   アドレスコードと、少くとも前記ディジタルデータと前
   記アドレスコード中の誤りを検出する誤り検出符号でブ
   ロックを構成するディジタル信号系列の書き込み及び読
   み出しを行う時間軸補正用メモリ（以下TBCメモリと記
   す）と、前記TBCメモリの書き込みアドレスを発生する
   書き込みアドレス発生回路と、前記TBCメモリの読み出
   しアドレスを発生する読み出しアドレス発生回路と、前
   記TBCメモリから読み出されたブロックのうち、少なく
   とも前記ディジタルデータ及び前記アドレスコード中の
   誤りの有無を検出する誤り検出回路と、所定のブロック
   のアドレスコード値から１ブロック毎に順次連続的に巡
   回する予測アドレスコードを発生するアドレスコード予
   測器と、前記TBCメモリから読み出されたブロックから
   抽出したアドレスコードと前記予測アドレスコードの値
   を比較するアドレスコード比較器と、前記誤り検出回路
   の出力と前記アドレスコード比較器の出力により前記ア
   ドレスコードの不連続性を検出して前記書き込みアドレ
   ス発生回路を制御するアドレス不連続制御回路と、前記
   誤り検出回路の出力及び前記アドレス不連続制御回路の
   出力により前記TBCメモリから読み出されたディジタル
   データに対し、所定の誤り訂正動作を行う誤り訂正回路
   とで構成したことを特徴とする誤り訂正制御装置。