DE3751088T2

DE3751088T2 - Signalverarbeitungseinrichtung.

Info

Publication number: DE3751088T2
Application number: DE3751088T
Authority: DE
Inventors: Masato Abe; Fumitaka Asami
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-11-13
Filing date: 1987-11-12
Publication date: 1995-06-14
Anticipated expiration: 2007-11-13
Also published as: EP0268532B1; EP0268532A2; US4811260A; EP0268532A3; KR900008364B1; DE3751088D1; KR880006841A

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich im allgemeinen auf Signalverarbeitungsschaltungen, und im besonderen auf eine Signalverarbeitungsschaltung zum Verzögern eines Eingangssignals um eine vorbestimmte Zeit. Die vorliegende Erfindung ist auf Filterschaltungen für ein analoges Signal oder ein digitales Signal anwendbar.
Wie wohlbekannt ist, finden Verzögerungsschaltungen breite Verwendung als Signalverarbeitungsschaltung zum Verzögern eines Eingangssignals um eine vorbestimmte Zeit. Die Verzögerungsschaltungen werden im allgemeinen in zwei Typen unterteilt, von denen einer eine analoge Verzögerungsschaltung ist und der andere eine digitale Verzögerungsschaltung ist. Zum Beispiel sind Ultraschallverzögerungsleitungen, wie Kammleitungsfilter, als analoge Verzögerungsschaltung bekannt, und Schieberegister sind als digitale Verzögerungsschaltung bekannt. Es ist auch wohlbekannt, daß die Verzögerungsschaltungen für Filter zum Filtern eines Eingangssignals verwendet werden, um ein Ausgangssignal mit gewünschten Freguenzkomponenten zu erzeugen.
Die herkömmlichen Verzögerungsschaltungen unter Verwendung der Ultraschallverzögerungsleitungen haben jedoch den Nachteil, daß die Größe physikalisch begrenzt ist, und deshalb sind Verzögerungsschaltungen mit kompakter Größe nicht erhältlich.
Andererseits haben herkömmliche Verzögerungsschaltungen unter Verwendung der Schieberegister den Nachteil, daß die Anzahl von Schieberegistern, die seriell zu verbinden sind, ansteigt, so wie der Verzögerungsbetrag (Verzögerungszeit) erhöht wird. Aus diesem Grund werden die Ausmaße der Verzögerungsschaltungen groß, so wie der Verzögerungsbetrag erhöht wird.
Wenn gewünscht wird, einige Frequenzkomponenten aus dem Eingangssignal zu eliminieren, ist es ferner notwendig, die Taktfrequenz einzustellen oder die Anzahl der Schieberegister, die die Verzögerungsschaltung bilden, zu verändern.
Mit anderen Worten, die zu eliminierenden Frequenzkomponenten werden nicht verändert, selbst wenn sich die Frequenz des Eingangssignals ändert.
Zwecks einer allgemeinen Erörterung von digitalen Transversalfiltern kann verwiesen werden auf Elektronik, Bd. 33, Nr. 1, S. 57-64, DE; C. Tiefenthaler: "Digitale Transversalfilter". Der Bericht erörtert den Grundgedanken von schnellen Fourier-Transformierten und befaßt sich mit Filtern des linearen Phasentyps, die bei der Signalverarbeitung verwendet werden.
Schließlich ist in GB-A-2 103 401 eine Binärsubtrahierschaltung auf der Grundlage eines Digitalfilters beschrieben. Die Schaltung beruht auf einem separaten versetzten Zweierkomplement der Zahlen und der Addition der Resultate.

ZUSAMMENFASSUNG DER VORLIEGENDEN ERFINDUNG

Demzufolge ist es eine allgemeine Aufgabe der vorliegenden Erfindung, eine neuartige und nützliche Signalverarbeitungsschaltung vorzusehen, bei der die obengenannten Nachteile beseitigt worden sind.
Eine spezifischere Aufgabe der vorliegenden Erfindung ist es, eine Signalverarbeitungsschaltung vorzusehen, die eine Schaltung hat, die einfacher als Schaltungen von herkömmlichen Verzögerungsschaltungen ist.
Eine andere Aufgabe der vorliegenden Erfindung ist es, eine Signalverarbeitungsschaltung vorzusehen, die ein Signal mit einem Verzögerungsbetrag erzeugen kann, der einer Freguenz eines Eingangssignals folgt.
Noch eine andere Aufgabe der vorliegenden Erfindung ist es, eine Signalverarbeitungsschaltung mit einer Filterfunktion vorzusehen, die durch Verwendung eines verzögerten Eingangssignals erhältlich ist.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Signalverarbeitungsschaltung vorzusehen, die durch eine integrierte Halbleiterschaltung auf geeignete Weise implementiert werden kann.
Die obigen Aufgaben der vorliegenden Erfindung werden durch Vorsehen einer Signalverarbeitungsschaltung zum Verzögern eines Eingangssignals mit linearen Anstiegen, z. B. einer Dreieckwellenform, um eine vorbestimmte Verzögerungszeit erfüllt, welche Schaltung so ist, wie in Anspruch 1 definiert.
Eine Anzahl von solchen Verzögerungsschaltungen kann implementiert werden, um eine Filterschaltung herzustellen, wie in Ansprüchen 9 und 10 definiert.
Andere Aufgaben und weitere Merkmale der vorliegenden Erfindung sind aus der folgenden eingehenden Beschreibung zusammen mit den beigefügten Zeichnungen ersichtlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

FIG. 1 ist ein Blockdiagramm einer herkömmlichen Signalverarbeitungsschaltung, die eine Signalfilterfunktion hat;
FIG. 2 und 3 sind jeweils Ansichten, die Wellenformen an verschiedenen Teilen der in FIG. 1 gezeigten Konfiguration zeigen;
FIG. 4 ist eine grafische Darstellung zum Erläutern einer Beziehung zwischen einer Anzahl von Schieberegistern, die eine Verzögerungsschaltung bilden, und einer Verzögerungszeit;
FIG. 5 ist ein Blockdiagramm einer Ausführungsform einer Signalverarbeitungsschaltung gemäß der vorliegenden Erfindung;
FIG. 6 ist ein Schaltungsdiagramm des in FIG. 5 gezeigten Blockdiagramms;
FIG. 7(A) bis 7(G) zeigen Wellenformen an verschiedenen Teilen der in FIG. 6 gezeigten Schaltungsstruktur;
FIG. 8(A) bis 8(D) zeigen Wellenformen zum Erläutern einer Beziehung zwischen einem Eingangssignal und sowohl einem Verzögerungsbetrag als auch einer Periode des Eingangssignals;
FIG. 9 ist ein Blockdiagramm eines Filters, bei dem Verzögerungsschaltungen verwendet werden, die jeweils dieselbe Struktur wie in Fig. 5 und 6 haben;
FIG. 10 ist ein Schaltungsdiagramm einer in FIG. 9 gezeigten Berechnungsschaltung
FIG. 11 zeigt Wellenformen an verschiedenen Teilen der in FIG. 9 und 10 gezeigten Konfiguration;
FIG. 12 ist ein Blockdiagramm einer anderen Ausführungsform einer Signalverarbeitungsschaltung gemäß der vorliegenden Erfindung;
FIG. 13 ist ein Schaltungsdiagramm der in FIG. 12 gezeigten Konfiguration;
FIG. 14(A) bis 14(E) zeigen Wellenformen an verschiedenen Teilen der in FIG. 13 gezeigten Konfiguration;
FIG. 15 ist ein Blockdiagramm eines Filters, bei dem eine Vielzahl von Filterschaltungen verwendet wird, die jeweils dieselbe Konfiguration wie in FIG. 12 und 13 haben;
FIG. 16 ist ein Schaltungsdiagramm der in FIG. 15 gezeigten Konfiguration; und
FIG. 17 zeigt Wellenformen zum Erläutern einer in FIG. 15 und 16 gezeigten Filterfunktion der Struktur.

EINGEHENDE BESCHREIBUNG

Zuerst erfolgt eine Beschreibung bezüglich einer herkömmlichen Signalverarbeitungsschaltung mit einer Verzögerungsschaltung zum Beseitigen von Frequenzkomponenten aus einem Eingangssignal.
FIG. 1 ist ein Blockdiagramm einer herkömmlichen Signalverarbeitungsschaltung, die eine Verzögerungsschaltung enthält, zum Beseitigen von Frequenzkomponenten aus einem Eingangssignal, und FIG. 2 und 3 sind Ansichten, die Wellenformen an Teilen der Konfiguration in FIG. 1 zeigen. Obwohl die in FIG. 1 gezeigte Konfiguration so konstruiert ist, um digitale Signale zu verarbeiten, erfolgt unten eine Erläuterung bezüglich Wellenformen analoger Signale, die den digitalen Signalen entsprechen, um das Verstehen zu erleichtern.
Unter Bezugnahme auf FIG. 1 und 2 wird ein Eingangssignal V&sub1;(t) (Vi(t); i=1) mit einem Spitzenwert v&sub1; und einer Periode T&sub1; über einen Eingangsanschluß 11 auf eine Verzögerungsschaltung 12 angewendet. Bei diesem Beispiel ist das Eingangssignal V&sub1;(t) ein Dreieckwellensignal. Das Eingangssignal V&sub1;(t) wird bezüglich des ursprünglichen Eingangssignals V&sub1;(t) durch die Verzögerungsschaltung 12, die aus Schieberegistern besteht, um einen Verzögerungsbetrag d&sub1; verzögert. Ein Ausgangssignal x&sub1; der Verzögerungsschaltung 12 wird einem Eingang eines Addierers 13 zugeführt, dessen anderer Eingang das Eingangssignal V&sub1;(t) über den Anschluß 11 empfängt. Ein Additionsresultat x&sub2;, das aus dem Addierer 13 abgezweigt wird, wird einem 1/2-Pegelabschwächer 14 zugeführt, der einen Pegel des Signals x&sub2; um 1/2 abschwächt. Ein Ausgangssignal Vo1(t) von dem Abschwächer 14 erscheint an einem Ausgangsanschluß 15. Wie in FIG. 2 gezeigt, hat das Ausgangssignal Vo1(t) flache Signalteile. Dies bedeutet, daß einige Frequenzkomponenten aus dem Eingangssignal V&sub1;(t) beseitigt worden sind.
FIG. 3 zeigt Wellenformen in einem Fall, bei dem ein Eingangssignal V&sub2;(t), das einen Spitzenwert v&sub2; (der mit dem Spitzenwert v&sub1; identisch ist) und eine Periode T&sub2; hat, die länger als die Periode T&sub1; ist, auf den Eingangsanschluß 11 angewendet wird. Das Eingangssignal V&sub2;(t) wird um einen Verzögerungsbetrag d&sub2; verzögert und um 1/2 Pegel abgeschwächt, so daß ein Ausgangssignal Vo2(t) erzeugt wird.
Nun wird angenommen, daß ein Eingangssignal, wie das Signal V&sub1;(t) oder V&sub2;(t), im allgemeinen durch Vi(t) dargestellt wird, und ein Ausgangssignal, wie Vo1(t) oder Vo2(t), durch Vo(t) dargestellt wird, und ein Verzögerungsbetrag di, wie der Verzögerungsbetrag d&sub1; oder d&sub2;, durch dj dargestellt wird. In diesem Fall kann das Ausgangssignal Vo(t) wie folgt ausgedrückt werden:
Es wird ferner angenommen, daß ein verzögertes Signal Vi(t-di) in der Gleichung (1) als folgende Gleichung (2) ausgedrückt wird:
Dabei ist αi =
Durch Einsetzen der Gleichung (2) in die Gleichung (l) ist
Dabei ist Ci = (1/2) αi.
In der Gleichung (2) ist vi ein Spitzenwert des Eingangssignals Vi(t) und Ti eine Periode des Eingangssignals Vi(t).
Die herkömmliche Signalverarbeitungsschaltung, die oben beschrieben wurde, hat jedoch den Nachteil, daß das Schaltungsausmaß der Verzögerungsschaltung 12 groß ist, da die Schaltung 12 durch die mehrstufige Kaskadenverbindung der zum Beispiel durch Flipflops gebildeten Schieberegister gebildet ist.
FIG. 4 zeigt eine Amplitude des Eingangssignals Vi(t) in Abhängigkeit von einer Verzögerungszeit zum Erläutern einer Beziehung zwischen einer Anzahl von Schieberegistern und einem Verzögerungsbetrag. Gemäß dieser Figur ist eine dreistufige Kaskadenverbindung von Flipflops, die jeweils eine Einheitsverzögerungszeit AT haben, notwendig, um ein Ausgangssignal Vo3 mit einem Verzögerungsbetrag (t&sub3; - t&sub0;) bezüglich des Eingangssignals Vi(t) zu erzeugen. Ähnlich ist eine fünf stufige Kaskadenverbindung von Flipflops notwendig, um ein Ausgangssignal Vo5 mit einem Verzögerungsbetrag (t&sub5; - t&sub0;) bezüglich des Eingangssignals Vi(t) zu erzeugen.
Ferner hat die herkömmliche Signalverarbeitungsschaltung, die oben beschrieben wurde, den folgenden Nachteil. Es wird eine Situation betrachtet, bei der das Eingangssignal Vi(t) um eine Verzögerungszeit verzögert wird, die einer Frequenz des Eingangssignals entspricht. Zum Beispiel wird das Eingangssignal V&sub1;, das eine Frequenz von 1/T&sub1; hat, um die Verzögerungszeit d&sub1; verzögert, wie in FIG. 2 gezeigt, und das Eingangssignal V&sub2;(t), das eine Frequenz von 1/T&sub2; hat, wird um die Verzögerungszeit d&sub2; verzögert, wie in FIG. 3 gezeigt. Wenn in der herkömmlichen Schaltungsstruktur die Verzögerungszeit bezüglich des Eingangssignals Vi(t) als Reaktion auf eine Veränderung von dessen Frequenz verändert werden soll, ist es nötig, eine Frequenz eines Taktsignals einzustellen, das der Verzögerungsschaltung 12 zugeführt wird, oder die Anzahl von Stufen der Kaskadenkonfiguration zu verändern. Diese Einstellungen sind umständlich.
Die vorliegende Erfindung ist hauptsächlich darauf gerichtet, diese Probleme zu beseitigen.
Es erfolgt nun eine Beschreibung einer Ausführungsform einer Signalverarbeitungsschaltung gemäß der vorliegenden Erfindung unter Bezugnahme auf FIG. 5 und 6.
Unter Bezugnahme auf FIG. 5 wird ein Eingangssignal Vi(t) durch einen Eingangsanschluß 21 geführt und auf eine Additions-/Subtraktionsschaltung 22 angewendet. Eine Konstantwerterzeugungsschaltung 23 erzeugt einen konstanten Wert α&sub1;, der einem Verzögerungsbetrag di hinsichtlich des Eingangssignals Vi(t) entspricht. Der konstante Wert αi wird der Additions-/Subtraktionsschaltung 22 zugeführt. Die Additions-/Subtraktionsschaltung 22 führt bei jeder Periode, die halb so groß wie die Periode Ti des Eingangssignals Vi(t) ist, alternierend eine Subtraktionsoperation des konstanten Wertes αi von dem Eingangssignals Vi(t) und eine Additionsoperation des konstanten Wertes αi zu dem Eingangssignal Vi(t) aus. Ein Ausgangssignal der Additions-/Subtraktionsschaltung 22 wird einer Amplitudenkorrekturschaltung 24 zugeführt. Die Schaltung 24 führt die Ainplitudenkorrektur für das Ausgangssignal der Additions-/Subtraktionsschaltung 24 bei jeder 1/2 Periode des Eingangssignals Vi(t) aus. Ein Ausgangssignal V0(t) der Amplitudenkorrekturschaltung 24 wird über einen Ausgangsanschluß 25 auf eine externe Schaltung angewendet.
FIG. 6 ist ein Schaltungsdiagramm der in FIG. 5 gezeigten Blockkonfiguration. FIG. 7(A) bis 7(G) zeigen Wellenformen von Signalen an verschiedenen Teilen der in FIG. 6 gezeigten Schaltungskonfiguration. Eine gezeigte Schaltungsstruktur ist so konstruiert, um das digitale Eingangssignal Vi(t) zu verarbeiten, das aus 8 Bits besteht. Es sei jedoch erwähnt, daß in der folgenden Beschreibung eine Erläuterung an Hand von Wellenformen von analogen Signalen erfolgt, die digitalen Signalen entsprechen, um das Verstehen der vorliegenden Ausführungsform zu erleichtern.
Das Eingangssignal Vi(t), das aus 8 Bits Q0, Q1, ..., und Q7 besteht, wird über den Eingangsanschluß 21 auf die Additions-/Subtraktionsschaltung 22 angewendet. In dieser Ausführungsform ist das Eingangssignal Vi(t) ein Dreieckwellensignal, wie in FIG. 7(A) gezeigt. Die Additions/Subtraktionsschaltung 22 empfängt auch den konstanten Wert αi, der aus 8 Bits besteht, die durch die Konstantwerterzeugungsschaltung 23 erzeugt wurden.
Die Konstantwerterzeugungsschaltung 23 besteht aus 8 exklusiven ODER-Schaltungen 23&sub0;, 23&sub1;, ..., 23&sub7;. Ein Signal mit hohem Pegel (H) oder ein Signal mit niedrigem Pegel (L) wird auf jede exklusive ODER-Schaltung gemäß dem zu erzeugenden konstanten Wert αi angewendet. Die Konstantwerterzeugungsschaltung 23 erzeugt den konstanten Wert αi als Reaktion auf ein Zeitlagensignal SC( Q ). Das Signal SC( Q ) ist ein Signal, das durch Invertieren eines Übertragssignals SC(Q) erhalten wurde, das von einem Anschluß 26 durch einen Inverter 31 zugeführt wurde. Das Übertragssignal SC(Q) hat eine Periode, die halb so groß wie die Periode Ti des Eingangssignals Vi(t) ist, wie in FIG. 7(C) gezeigt.
Die Additions-/Subtraktionsschaltung 22, die alternierend die Additionsoperation und die Subtraktionsoperation ausführt, enthält zwei 4-Bit-Binärvolladdierer 22&sub1; und 22&sub2;. Die Addierer 22&sub1; und 22&sub2; haben jeweils Eingangsanschlüsse A1, A2, A3 und A4 und B1, B2, B3 und B4. Die Anschlüsse A1, A2, A3 und A4 des Addierers 22&sub1; empfangen die Eingangssignale Q0, Q1, Q2 bzw. Q3. Die Anschlüsse A1, A2, A3 und A4 des Addierers 22&sub2; empfangen die Eingangssignale Q4, Q5, Q6 bzw. Q7. Die Anschlüsse B1, B2, B3 und B4 des Addierers 221 empfangen die Ausgaben der exklusiven ODER-Schaltungen 23&sub0;, 23&sub1;, 23&sub2; bzw. 23&sub3;. Die Anschlüsse B1, B2, B3 und B4 des Addierers 22&sub2; empfangen die Ausgaben der exklusiven ODER- Schaltungen 23&sub4;, 23&sub5;, 23&sub6; bzw. 23&sub7;. Das Signal SC( Q ) von dem Inverter 31 wird auf einen Übertragseingangsanschluß C0 des Addierers 22&sub1; angewendet. Die Addierer 22&sub1; und 22&sub2; führen die Additionsoperation oder die Subtraktionsoperation in Übereinstimmung mit Zeitlagen aus, die durch das Signal SC(Q) definiert sind. Wenn das Signal SC(Q) niedrig gehalten wird, führen im einzelnen die Addierer 22&sub1; und 22&sub2; die Subtraktionsoperation aus, während die Addierer 22&sub1; und 22&sub2; die Additionsoperation ausführen, wenn das Signal SC(Q) hoch gehalten wird. Ein Additions- oder Subtraktionsresultat S0 zwischen A1 und B1 des Addierers 22&sub1; erscheint an seinem einen Anschluß E1. Ebenfalls erscheinen Berechnungsresultate S1, S2 und S3 zwischen A2 und B2; A3 und B3; und A4 und B4 des Addierers 22&sub1; an seinen Anschlüssen E2, E3 bzw. E4. Ähnlich werden Berechnungsresultate S4, S5, S6 und S7 an Anschlüssen des Addierers 22&sub2; E1, E2, E3 bzw. E4 erhalten. Eine Übertragsausgabe C4 des Addierers 22&sub1; wird einem Übertragseingang C0 des Addierers 22&sub2; zugeführt.
Ein analoges Ausgangssignal, das den Binärsignalen S0 - S7 entspricht, ist durch eine durchgehende Linie in FIG. 7(B) gezeigt. Wenn das Signal SC( Q ) auf dem niedrigen Pegel gehalten wird oder das Signal SC(Q) auf dem hohen Pegel ist, addiert die Additions-/Subtraktionsschaltung 22 den konstanten Wert αi zu dem Eingangssignal Vi(t). Der Pegel der Binärsignale S0 - S7 steigt hin zu ihrem Maximalpegel M linear an. Wenn sich das Signal SC(Q) von dem niedrigen Pegel auf den hohen Pegel verändert, wird die Additions-/Subtraktionsschaltung 22 auf Additionsoperation geschaltet. In einem Zustand gerade vor dieser Pegelveränderung hat das Ausgangssignal S0 - S7 der Additions- /Subtraktionsschaltung 22 einen Wert (M - x). Andererseits ist das Eingangssignal Vi(t), das aus den Binärsignalen Q0 - Q7 besteht, zum Beispiel bei P1 positioniert (in diesem Fall ist der konstante Wert αi gleich dem Wert x). Das heißt, das Eingangssignal Vi(t) hat den Maximalwert M, bei dem alle Bits Q0 - Q7 1 sind (255 in der Dezimalschreibweise). In einem Zustand, bei dem das Signal SC(Q) auf dem hohen Pegel ist, addiert die Additions-/Subtraktionsschaltung 22 den konstanten Wert αi zu dem Eingangssignal Vi(t). Deshalb wird ein Additionsresultat, das erhalten wird, gerade wenn das Signal SC(Q) auf den hohen Pegel verändert wird, gleich (M + x). Da jedoch die Ausgabe der Additions-/Subtraktionsschaltung 22 auf 8 Bits begrenzt ist (0 bis 255 in der Dezimalschreibweise), kann sie keinen Wert ausgeben, der den Maximalwert M überschreitet. Tatsächlich gibt zu dieser Zeit die Kombination der Addierer 22&sub1; und 22&sub2; einen Wert aus, der gleich dem Pegel x ist, bei dem der Übertrag an dem Anschluß C4 des Addierers 22&sub2; ausgegeben wird. Deshalb wird, wie in FIG. 7(B) gezeigt, wenn das Signal SC(Q) von dem niedrigen Pegel auf den hohen Pegel verändert wird, die Ausgabe der Additions-/Subtraktionsschaltung 22 entsprechend von dem Pegel (M - x) auf den Pegel x verändert. Danach fällt die Ausgabe der Schaltung 22 hin zu einem Minimalpegel 0 linear ab, bei dem alle Bits S0 - S7 0 sind (0 in der Dezimalschreibweise).
Wenn der Ausgangspegel des Addierers 22 Null wird, ist das Eingangssignal Vi(t) bei P2 positioniert, wo der Pegel des Eingangssignals Vi(t) gleich (M - x) ist, wie in FIG. 7(B) gezeigt. Dann addiert die Schaltung 22 den konstanten Wert αi zu dem Pegel (M - x). Deshalb wird, wie in FIG. 7(B) gezeigt, der Pegel der Ausgabe des Addierers 22 von dem Minimalpegel 0 auf den Maximalpegel M geändert. Dann fällt der Pegel der Ausgabe des Addierers 22 linear ab.
Danach wird, wenn das Signal SC(Q) von dem hohen Pegel auf den niedrigen Pegel verändert wird, die Schaltung 22 entsprechend von der Additionsoperation auf die Subtraktionsoperation geschaltet. Zu dieser Zeit ist das Eingangssignal Vi(t) bei P3 positioniert. Deshalb subtrahiert die Schaltung 22 den konstanten Wert αi von dem Minimalpegel und gibt somit einen Pegel aus, der gleich (M - x) ist. Auf die oben beschriebene Weise führt die Schaltung 22 alternierend die Additionsoperation und die Subtraktionsoperation bei jeder halben Periode der Periode Ti des Eingangssignals aus.
Wie oben beschrieben wurde, wird die Signalwellenform, die den Signalen S0 - S7 entspricht, entsprechend dem konstanten Wert αi, der der vorbestimmten Verzögerungszeit entspricht, absichtlich verzerrt.
Unter erneuter Bezugnahme auf FIG. 6 erzeugt eine Zeitlagensignalerzeugungsschaltung 27 ein Zeitlagensignal SC2, das der Ainplitudenkorrekturschaltung 24 zuzuführen ist. Die Schaltung 27 besteht aus einer UND-Schaltung 27&sub1;, einer low-aktiven NAND- (einer high-aktiven NOR-) Schaltung 27&sub2; und einer ODER-Schaltung 27&sub3;. Die Schaltung 27 empfängt ein Signal SC1, das durch die Additions-/Subtraktionsschaltung 22 ausgegeben wurde. Wie in FIG. 7D gezeigt, hat das Signal SC1 eine Zeitlage, die dem Verzögerungsbetrag entspricht. Die Zeitlagensignalerzeugungsschaltung 27 empfängt auch das Signal SC(Q) über den Anschluß 26. Die Schaltung 27 erzeugt das Zeitlagensignal SC2, wie in FIG. 7(E) gezeigt.
Die Ausgangssignale S0 - S7, die in FIG. 7(B) gezeigt sind, und das zeitlagensignal SC2, das in FIG. 7(E) gezeigt ist, werden der Amplitudenkorrekturschaltung 24 zugeführt. Diese Schaltung 24 führt eine logische Berechnung für die Signale S0 - S7 in Übereinstimmung mit der Zeitlage des Signals SC2 aus. Das heißt, die Signale S0 - S7 werden durch die Schaltung 24 während einer Periode hindurchgeführt, wenn das Zeitlagensignal SC2 auf dem niedrigen Pegel ist. Andererseits gibt die Amplitudenkorrekturschaltung 24 während eines Intervalls mit hohem Pegel t&sub1; ein Signal mit einem Wert (M - x) aus, das durch eine unterbrochene Linie L1 gekennzeichnet ist, wie in FIG. 7(B) gezeigt. Während einer nächsten Periode mit hohem Pegel t2 gibt die Amplitudenkorrekturschaltung 24 ein Signal mit einem Wert (0 + x) aus, das durch eine unterbrochene Linie L2 gekennzeichnet ist.
Die Amplitudenkorrekturschaltung 24 enthält 8 ODER- Schaltungen 24a&sub0; - 24a&sub7;, 8 low-aktive (8 high-aktive UND-) ODER-Schaltungen 24b&sub0; - 24b&sub7; und 8 exklusive ODER-Schaltungen 24c&sub0; - 24c&sub7;. Eingangsanschlüsse der ODER-Schaltungen 24a&sub0; - 24a&sub7; und 24b&sub0; - 24b&sub7; empfangen die Signale S0 - S7 von der Additions-/Subtraktionsschaltung 22, und ihre anderen Anschlüsse empfangen das Zeitlagensignal SC2. Ausgangsanschlüsse der ODER-Schaltungen 24b&sub0; - 24b&sub7; sind jeweilig mit Eingängen der exklusiven ODER 24c&sub0; - 24c&sub7; verbunden. Die anderen Eingangsanschlüsse der exklusiven ODER 24c&sub0; - 24c&sub7; empfangen das Zeitlagensignal SC&sub2;. Ausgaben der ODER-Schaltungen 24a&sub0; - 24a&sub3; werden jeweilig Eingangsanschlüssen A1 - A4 eines 4-Bit-Binärvolladdierers 24d&sub1; (zum Beispiel Typ 74-283) zugeführt. Ausgaben der exklusiven ODER-Schaltungen 24c&sub0; - 24c&sub3; werden jeweilig Eingangsanschlüssen B1 - B4 des Addierers 24d&sub1; zugeführt. Ausgaben der ODER-Schaltungen 24a&sub4; - 24a&sub7; werden jeweilig Eingangsanschlüssen A1 - A4 eines 4-Bit-Binärvolladdierers 24d&sub2; (zum Beispiel Typ 74-283) zugeführt. Ausgaben der exklusiven ODER-Schaltungen 24c&sub4; - 24c&sub7; werden jeweilig Eingangsanschlüssen B1 - B4 des Addierers 24d&sub2; zugeführt.
Wenn das Signal SC2 auf dem niedrigen Pegel ist, sind alle Ausgaben der ODER-Schaltungen 24b&sub0; - 24b&sub7; 0 (auf dem niedrigen Pegel). Deshalb sind die Ausgaben der exklusiven ODER-Schaltungen 24c&sub0; - 24c&sub7; alle 1 (auf dem hohen Pegel). Da alle ODER-Schaltungen 24a&sub0; - 24a&sub7; das Signal SC2 empfangen, das auf dem hohen Pegel gehalten wird, werden die Signale S0 - S7 durch die ODER-Schaltungen 24a&sub0; - 24a&sub7; hindurchgeführt und den entsprechenden Eingangsanschlüssen der Addierer 24d&sub1; und 24d&sub2; zugeführt. Die Addierer 24d&sub1; und 24d&sub2; können die Additionsoperation ausführen, da ihre Übertragseingangsanschlüsse C0 das Signal SC2 empfangen, das auf dem hohen Pegel gehalten wird. Demzufolge koinzidieren Ausgangssignale SS0 - SS7, die an Ausgangsanschlüssen E1 - E4 der Addierer 24d&sub1; und 24d&sub2; erscheinen, jeweilig mit den Signalen S0 - S7.
Da das Zeitlagensignal SC2 während des Intervalls t&sub1; auf dem hohen Pegel gehalten wird, werden alle Ausgaben der ODER-Schaltungen 24a&sub0; - 24a&sub7; auf dem hohen Pegel gehalten. Das heißt, der Wert von 255 in der Dezimalschreibweise wird der Kombination der Addierer 24d&sub1; und 24d&sub2; zugeführt. Da die ODER-Schaltungen 24b&sub0; - 24b&sub7; alle den hohen Pegel empfangen, werden die Signale S0 - S7 durch sie hindurchgeführt und jeweilig den exklusiven ODER-Schaltungen 24c&sub0; - 24c&sub7; zugeführt. Die Signale S0 - S7 von den ODER-Schaltungen 24ba - 24b&sub7; werden jeweilig durch die exklusiven ODER-Schaltungen 24c&sub0; - 24c&sub7; invertiert und den entsprechenden Eingangsanschlüssen der Addierer 24d&sub1; und 24d&sub2; zugeführt. Während des Intervalls t&sub1; können die Addierer 24d&sub1; und 24d&sub2; die Subtraktionsoperation ausführen, da sie das Signal SC2 empfangen, das auf dem niedrigen Pegel gehalten wird. Somit geben die Addierer 24d&sub1; und 24d&sub2; die Signale SS0 - SS7 aus, die dem in FIG. 7(B) gezeigten Signal L1 entsprechen.
Während des Intervalls t&sub2;, das dem Intervall t&sub1; folgt, arbeitet die Amplitudenkorrekturschaltung 24 auf ähnliche Weise wie während des Intervalls t&sub1;.
Die Signale SS0 - SS7 werden einer Amplitudeneinstellschaltung 28 zugeführt. Obwohl die Schaltung 28 in der in FIG. 5 gezeigten Konfiguration nicht eingesetzt ist, ist es tatsächlich besser, diese Schaltung zu verwenden. Diese Schaltung 28 stellt als Reaktion auf ein Einstellsignal OF, wie in FIG. 7(F) gezeigt, und ein Einstellsignal UF, wie in FIG. 7(G) gezeigt, Amplituden aufihre Maximal- und Minimalpegel ein. Der Pegel des Signals OF wird als Reaktion auf die Vorderflanke des Signals SC1 niedrig. Der Pegel des Signals UF wird als Reaktion auf die Rückflanke des Signals SC1 niedrig. Die Signale OF und UF werden durch eine Einstellsignalerzeugungsschaltung 30 erzeugt. Die Schaltung 30 enthält ein D-Typ-Flipflop 301, einen Inverter 302 und NAND- Schaltungen 30&sub3; und 30&sub4;, wie in FIG. 6 gezeigt. Ein Taktsignal CK und ein Löschsignal werden einem Taktanschluß bzw. einem Löschanschluß des Flipflops 30&sub1; zugeführt. Ein D- Anschluß des Flipflops 30&sub1; ist mit dem Übertragseingangsanschluß C0 des Addierers 22&sub2; verbunden. Q- und Q - Anschlüsse des Flipflops 30&sub1; sind mit den NAND-Schaltungen 30&sub3; bzw. 30&sub4; verbunden. Die anderen Eingangsanschlüsse der Schaltungen 30&sub3; und 30&sub4; sind mit einem Ausgangsanschluß des Inverters 30&sub2; bzw. dem D-Anschluß des Flipflops 30&sub1; verbunden. Ein Eingangsanschluß des Inverters 30&sub2; ist auch mit dem D-Anschluß verbunden.
Die Amplitudeneinstellschaltung 28 besteht aus lowaktiven (high-aktiven NAND-) ODER-Schaltungen 28a&sub0; - 28a7&sub1; die das Signal UF empfangen, und low-aktiven ODER-Schaltungen 28b&sub0; - 28b&sub7;, die das Signal OF empfangen. Die Signale SS0 - SS7 werden jeweilig den ODER-Schaltungen 28a&sub0; - 28a&sub7; zugeführt. Wenn das Signal UF von dem hohen Pegel auf den niedrigen Pegel verändert wird, werden alle Ausgaben der ODER-Schaltungen 28a&sub0; - 28a&sub7; hoch. Da zu dieser Zeit das Signal OF auf dem hohen Pegel gehalten wird, werden alle ODER-Schaltungen 28b&sub0; - 28b&sub7; niedrig. Als Resultat wird der Pegel des Minimalwertes des Signals, das aus den Signalen SS0 - SS7 besteht, auf 0 gesetzt, so daß die unerwünschte Pegelveränderung bei dem Minimalpegel beseitigt werden kann.
Wenn andererseits das Signal OF auf dem niedrigen Pegel ist, sind alle Signale UF auf dem hohen Pegel. Deshalb wird der Pegel des Maximalwertes des Signals, das aus den Signalen SS0 - SS7 besteht, in der Dezimalschreibweise auf 255 gesetzt, so daß die unerwünschte Pegelveränderung bei dem Maximalpegel beseitigt werden kann.
Als Resultat werden Verzögerungssignale DQ0 - DQ7, die einer unterbrochenen Linie in FIG. 7(A) entsprechen, über den Ausgangsanschluß 25 ausgegeben. Die Maximal- und Minimalwerte der Signale DQ0 - DQ7 sind in der Dezimalschreibweise auf 255 und 0 gesetzt, wie durch ZI bzw. Z2 in FIG. 7(A) gezeigt.
Wie aus der obigen Beschreibung klar hervorgeht, ermöglicht es die vorliegende Erfindung, ein verzögertes Signal ohne Verwendung der Ultraschallverzögerungsleitung oder der Schieberegister zu erzeugen.
Unter Bezugnahme auf FIG. 8(A) bis 8(D) erfolgt eine Beschreibung einer Beziehung zwischen dem Eingangssignal Vi(t) und sowohl seiner Periode als auch dem Verzögerungsbetrag.
FIG. 8(A) bis 8(C) zeigen drei verschiedene Eingangssignale V&sub1;(t), V&sub2;(t) bzw. V&sub3;(t). FIG. 8(D) zeigt Abtastzeitlagen, die durch das Taktsignal CK vorgesehen sind. Für diese Figuren kann die folgende Gleichung ausgedrückt werden:
Dabei ist Vd&sub1;(t) ein Ausgangssignal nach der Verzögerungsoperation. Wie zuvor beschrieben, ist Vi(t) das Eingangssignal, Ti die Periode des Eingangssignals, vi der Spitzenwert des Eingangssignals und di die Verzögerungszeit. Wenn angenommen wird, daß
kann die folgende Beziehung erhalten werden:
Dabei ist αi der oben erwähnte konstante Wert, welches ein Wert ist, der in der Additions-/Subtraktionsschaltung 22 zu dem Eingangssignal zu addieren ist oder von dem Eingangssignal zu subtrahieren ist.
Nun wird angenommen, daß die Periode Ti des Eingangssignals V&sub1;(t), die in FIG. 8(A) gezeigt ist, zu der Periode T&sub2;, die in FIG. 8(B) gezeigt ist, oder zu der Periode T&sub3;, die in FIG. 8(C) gezeigt ist, verändert wird. Da sowohl der konstante Wert αi als auch der Spitzenwert vi konstant sind, zeigt die obige Gleichung (4), daß sich die Verzögerungszeit di proportional zu der Periode Ti ändert. Daher kann die vorliegende Erfindung das Ausgangssignal Vdi mit der Verzögerungszeit dj erzeugen, die der Periode Ti des Eingangssignals entspricht. Wie in FIG. 8(A) bis 8(C) deutlich gezeigt ist, verändern sich die Verzögerungszeiten d&sub2; und d&sub3; der Ausgangssignale Vd&sub2;(t - d&sub2;) und Vd&sub3;(t - d&sub3;) als Reaktion auf die Veränderung der Frequenz (oder der Periode) des Eingangssignals. Es sollte hervorgehoben werden, daß die Verzögerungszeit, die der Frequenz des Eingangssignals entspricht, automatisch erhalten werden kann.
FIG. 9 ist ein Blockdiagramm einer Filterschaltung, die ein Anwendungsbeispiel für die in FIG. 5 und 6 gezeigte Konfiguration ist. In FIG. 9 verkörpern dieselben Bezugszeichen wie in den vorhergehenden Figuren dieselben Elemente wie jene in ihnen. Die Verzögerungsschaltungen 33, 34 und 35 haben jeweils dieselbe Struktur wie jene, die in FIG. 5 und 6 gezeigt ist. Die Verzögerungsschaltungen 33, 34 und 35 haben verschiedene Verzögerungsbeträge dx, dy bzw. dz. Mit anderen Worten, die Verzögerungsschaltungen haben ihre eigenen konstanten Werte αi, die den Verzögerungsbeträgen entsprechen. Verschiedene konstante Werte αi sind leicht erhältlich, indem die Kombination von Eingaben mit hohem Pegel und Eingaben mit niedrigem Pegel in der Konstantwerterzeugungsschaltung 23 in jeder Verzögerungsschaltung verändert wird. Die Verzögerungsschaltungen 33, 34 und 35 empfangen ein zu filterndes Eingangssignal X, das auf einen Eingangsanschluß angewendet wird. Das Eingangssignal X und Ausgangssignale von den Verzögerungsschaltungen 33, 34 und 35 werden einer Berechnungsschaltung 36 zugeführt. Im einzelnen wird das Eingangssignal X, wie in FIG. 11 gezeigt, durch die Verzögerungsschaltung 33 um die Verzögerungszeit dx verzögert und als Signal a der Berechnungsschaltung 36 zugeführt. Ähnlich wird das Eingangssignal X durch die Verzögerungsschaltungen 34 und 35 um die Verzögerungszeiten dy bzw. dz verzögert. Dann werden die verzögerten Signale b und c von den Verzögerungsschaltungen 34 bzw. 35, wie in FIG. 11 gezeigt, der Berechnungsschaltung 36 zugeführt.
FIG. 10 ist ein Schaltungsdiagramm der in FIG. 9 gezeigten Berechnungsschaltung. Die Signale a und b werden auf einen Addierer 36a&sub1; angewendet, von dem eine Ausgabe einem 1/2-Pegelabschwächer 36b&sub1; zugeführt wird. Ein Ausgangssignal e des Abschwächers 36b&sub1; ist in FIG. 11 gezeigt. Andererseits werden das Signal c und das Eingangssignal X einem Addierer 36a&sub2; zugeführt, von dem eine Ausgabe auf einen 1/2-Pegelabschwächer 36b&sub2; angewendet wird. Ein Ausgangssignal f des Abschwächers 36b&sub2; ist auch in FIG. 11 gezeigt. Die Signale e und f sind für einen Addierer 36a&sub3; vorgesehen, von dem eine Ausgabe einem 1/2-Abschwächer 36b&sub3; zugeführt wird. Ein Ausgangssignal Y des Abschwächers 36b&sub3; ist in FIG. 11 gezeigt. Dieses Ausgangssignal Y wird über einen Ausgangsanschluß 38 ausgegeben.
Ein Dreieckwellensignal enthält ungeradzahlige harmonische Komponenten, wie durch die folgende Gleichung ausgedrückt
Das Ausgangssignal Y ist, wie in FIG. 11 gezeigt, im wesentlichen eine Sinuswellenform. Dies bedeutet, daß die obigen ungeradzahligen harmonischen Komponenten beseitigt worden sind. In diesem Fall werden die Verzögerungszeiten der Verzögerungsschaltungen 33, 34 und 35 als Reaktion auf die Frequenz des Eingangssignals X verändert, und deshalb folgen die Frequenzen des zu filternden Signals der Frequenz des Eingangssignals X. Als Resultat ist das Ausgangssignal mit einer Frequenzcharakteristik erhältlich, die jener des Eingangssignals X entspricht.
Es erfolgt eine Beschreibung einer anderen Ausführungsform einer Signalverarbeitungsschaltung gemäß der vorliegenden Erfindung.
FIG. 12 ist ein Blockdiagramm dieser Ausführungsform. Wie zuvor beschrieben, hat die in FIG. 5 gezeigte Signalverarbeitungsschaltung nur die Verzögerungsfunktion für das Eingangssignal. Andererseits hat die in FIG. 12 gezeigte Konfiguration nicht nur die Verzögerungsfunktion sondern auch eine Filterfunktion.
In FIG. 12 erzeugt eine Konstantwerterzeugungsschaltung 43 einen konstanten Wert αi, der einem vorbestimmten Verzögerungsbetrag di entspricht. Eine Addierschaltung 42 addiert den konstanten Wert αi bei jeder Periode, die halb so groß wie eine Periode des Eingangssignals ist, zu einem Eingangssignal Vi(t), das durch einen Eingangsanschluß 41 hindurchgeführt wurde. Eine Amplitudenbegrenzungsschaltung 44 begrenzt die Amplitude jenes Ausgangssignals der Addierschaltung 42 durch einen vorbestimmten Pegel auf einen Pegel unter einem Maximalpegel des Ausgangssignals sowie durch einen vorbestimmten Pegel auf einen Pegel über seinem Minimalpegel. Eine Gleichstrom-(D.C.)-Pegeleinstellschaltung 45 verringert einen Gleichstrompegel eines Ausgangssignals der Amplitudenbegrenzungsschaltung 44, so daß das Ausgangssignal einen Gleichstrompegel hat, der derselbe wie jener des Eingangssignals ist.
FIG. 13 ist ein Schaltungsdiagramm der in FIG. 12 gezeigten Konfiguration, und FIG. 14(A) bis 14(E) sind Wellenformen an verschiedenen Teilen der in FIG. 13 gezeigten Schaltung. Das Eingangssignal Vi(t), das aus 8 Bits Q0, Q1, ..., Q7 besteht, wird durch den Eingangsanschluß 41 hindurchgeführt und dann der Addierschaltung 42 zugeführt. Bei diesem Beispiel ist das Eingangssignal Vi(t) ein Dreieckwellensignal, das in FIG. 14(B) gezeigt ist.
Die Addierschaltung 42 enthält 4-Bit-Binärvolladdierer 42&sub1; und 42&sub2; (zum Beispiel Typ 74-283). Die Binärsignale Q0 - Q3 werden jeweilig auf Eingangsanschlüsse A1 - A4 des Addierers 42&sub1; angewendet, und die Signale Q4 - Q7 werden jeweilig auf Eingangsanschlüsse A1 - A4 des Addierers 42&sub2; angewendet. Eingangsanschlüsse B1 - B4 der Addierer 42&sub1; und 42&sub2; empfangen den konstanten Wert αi, der von der Konstantwerterzeugungsschaltung 43 abgezweigt wurde.
Die Konstantwerterzeugungsschaltung 43 besteht aus lowaktiven ODER-Schaltungen 43&sub0; - 43&sub7;. Jede ODER-Schaltung wird mit einem Signal mit hohem Pegel oder einem Signal mit niedrigem Pegel versehen, das dem konstanten Wert αi entspricht, der auf die Addierschaltung 42 anzuwenden ist. Die ODER-Schaltungen empfangen auch ein Zeitlagensignal CAR, das in FIG. 14(B) gezeigt ist, über einen Anschluß 47. Das Zeitlagensignal CAR hat eine Periode, die halb so groß wie die Periode des Eingangssignals ist. Deshalb wird der konstante Wert αi nur erzeugt, wenn das Zeitlagensignal CAR auf dem hohen Pegel ist. Die Ausgaben der ODER-Schaltungen 43&sub0; - 43&sub3; werden jeweilig Eingangsanschlüssen B1 - B4 des Addierers 42&sub1; zugeführt, und die Ausgaben der ODER-Schaltungen 43&sub4; - 43&sub7; werden jeweilig Eingangsanschlüssen B1 - B4 des Addierers 42&sub2; zugeführt.
Ein Signal mit niedrigem Pegel wird immer auf einen Übertragseingangsanschluß des Addierers 42&sub1; angewendet. Der Addierer 42&sub1; addiert Signale zwischen A-Seiten-Anschlüssen und entsprechenden B-Seiten-Anschlüssen und gibt Additionsresultate über entsprechende Ausgangsanschlüsse E1 - E4 aus. Ähnlich führt der Addierer 42&sub2; die Additionsoperation aus und gibt ein Additionsresultat zwischen A1 und B1 über Ausgangsanschlüsse E1 - E4 aus.
Wenn das Zeitlagensignal CAR auf dem niedrigen Pegel gehalten wird, erzeugt die Konstantwerterzeugungsschaltung 43 nicht den konstanten Wert αi. Deshalb gibt die Addierschaltung 42 die Binärsignale Q0 - Q7 ohne den addierten konstanten Wert αi aus. Wenn andererseits der Pegel des Zeitlagensignals CAR hoch wird, wird die Addierschaltung 42 initiiert, den konstanten Wert αi zu dem Eingangssignal Vi(t) zu addieren, das aus den Binärsignalen Q0 - Q7 besteht.
Die in FIG. 12 gezeigte Amplitudenbegrenzungsschaltung 44 hat eine Maximalwertbegrenzungsschaltung 44-1 und eine Minimalwertbegrenzungsschaltung 44-2, wie in FIG. 13 gezeigt. Die Maximalwertbegrenzungsschaltung 44-1 besteht aus 8 ODER-Schaltungen 44a&sub0; - 44a&sub7;. Die ODER-Schaltungen 44a&sub0; - 44a&sub3; empfangen jeweilig Ausgangssignale von den Anschlüssen E1 - E4 des Addierers 42&sub1;, und die ODER-Schaltungen 44a&sub4; - 44a&sub7; empfangen jeweilig Ausgangssignale von den Anschlüssen E1 - E4 des Addierers 42&sub2;. Ferner empfangen alle ODER-Schaltungen 44a&sub0; - 44a&sub7; die Übertragsausgabe des Addierers 42&sub2;.
Wenn die Ausgabe der Addierschaltung 42 auf Grund der Addition des konstanten Wertes αi ihren Maximalwert M überschreitet (255 in der Dezimalschreibweise), wird der Übertrag über den Anschluß C4 des Addierers 42&sub2; ausgegeben. Deshalb werden alle Ausgaben der ODER-Schaltungen 44a&sub0; - 44a&sub7; auf den hohen Pegel gesetzt. Danach verändert sich der Wert, der durch die Ausgänge E1 - E4 der Addierer 42&sub1; und 42&sub2; und die Übertragsausgabe C4 des Addierers 422 vorgesehen wird, wie durch die Zweipunkt-Strichlinien in FIG. 14(C) gezeigt. Die Ausgabe von jeder der ODER-Schaltungen 44a&sub0; - 44a&sub7; ist jedoch während des Intervalls, wenn der Übertrag ausgegeben wird, auf den hohen Pegel festgelegt. Mit anderen Worten, der Pegel des Ausgangssignals der Maximalwertbegrenzungsschaltung 44-1 wird auf dem Maximalwert M gehalten, wie in FIG. 14(C) gezeigt, solange die Ausgaben der Addierer 42&sub1; und 42&sub2; dem Wert entsprechen, der durch die Zweipunkt-Strichlinien angegeben ist.
Alle Ausgaben der Maximalwertbegrenzungsschaltung 44-1 werden der Minimalwertbegrenzungsschaltung 44-2 zugeführt. Diese Schaltung 44-2 enthält Größenkomparatoren 44b&sub1; und 44b&sub2; (zum Beispiel Typ 74-85), low-aktive ODER-Schaltungen 44c&sub0; - 44c&sub2; und 44c&sub4; - 44c&sub6;, ODER-Schaltungen 44c&sub3; und 44c&sub7; und einen Inverter 44d, wie in FIG. 13 gezeigt. Die Ausgaben der ODER-Schaltungen 44a&sub0; - 44a&sub3; werden Eingangsanschlüssen A0 - A3 des Komparators 44b&sub1; zugeführt, und die Ausgaben der ODER-Schaltungen 44a&sub4; - 44a&sub7; werden Eingangsanschlüssen A0 - A3 des Komparators 44b&sub2; zugeführt. Eingangsanschlüsse B0 - B3 der Komparatoren 44b&sub1; und 44b&sub2; werden mit Binärsignalen versehen, die einem Referenzpegel Lref entsprechen, der durch eine Strichpunktlinie in FIG.14(C) gezeigt ist. Bei diesem Beispiel wird das Signal mit niedrigem Pegel, wie in FIG. 13 gezeigt, auf die Anschlüsse B0 - B2 der Komparatoren 44b&sub1; und 44b&sub2; angewendet, und das Signal mit hohem Pegel wird aufihre Anschlüsse B3 angewendet. Jeder der Komparatoren 44b&sub1; und 44b&sub2; vergleicht die Signale der A-Anschlußseite mit den Signalen der B-Anschlußseite und gibt ein Vergleichsresultat über entsprechende Anschlüsse von Anschlüssen A < B, A = B und A > B aus. Bei der in FIG. 13 gezeigten Konfiguration ist nur der Vergleich A < B freigegeben, da ein Eingangsanschluß bezüglich des Vergleichs A < B das Signal mit hohem Pegel empfängt. Wenn das Ausgangssignal der Maximalwertbegrenzungsschaltung 44-1 kleiner als der Referenzpegel Lref wird, wird als Resultat das Signal mit hohem Pegel über einen Ausgangsanschluß A < B des Komparators 44b&sub2; ausgegeben.
Die Binärausgaben der ODER-Schaltungen 44a&sub0; - 44a&sub7; werden jeweilig auch den ODER-Schaltungen 44c&sub0; - 44c&sub7; zugeführt. Das Signal von dem Anschluß A < B des Komparators 44b&sub2; wird den ODER-Schaltungen 44c&sub3; und 44c&sub7; zugeführt und ferner durch einen Inverter 44d invertiert und den ODER- Schaltungen 44c&sub0; - 44c&sub2; und 44c&sub4; - 44c&sub6; zugeführt. Wenn das Ausgangssignal der Maximalwertbegrenzungsschaltung 44-1 unter dem Bezugspegel Lref liegt, erzeugen die ODER-Schaltungen 44c&sub0; - 44c&sub7; als Resultat Signale, die dem Referenzpegel Lref entsprechen. Natürlich werden in anderen Fällen A > B und A = B die Binärsignale von der Maximalwertbegrenzungsschaltung 44-1 durch die entsprechenden ODER-Schaltungen der Minimalwertbegrenzungsschaltung 44-2 hindurchgeführt. Das Ausgangssignal der Amplitudenbegrenzungsschaltung 44 wird als Signale S0 - S7 ausgegeben, wie durch eine durchgehende Linie in FIG. 14(D) gezeigt.
Die Ausgangssignale der Amplitudenbegrenzungsschaltung 44 werden der Gleichstrompegeleinstellschaltung 45 zugeführt. Diese Schaltung 45 besteht aus zwei 4-Bit-Binärvolladdierern 45&sub1; und 45&sub2; (zum Beispiel Typ 74-283). Die Binärsignale S0 - S3 werden Eingangsanschlüssen A1 - A4 des Addierers 45&sub1; zugeführt, und die Signale S4 - S7 werden Eingangsanschlüssen A1 - A4 des Addierers 45&sub2; zugeführt. Eingangsanschlüsse B1 - B4 der Addierer 45&sub1; und 45&sub2; werden mit Binärsignalen versehen, die einem Gleichstrompegel entsprechen, der hin zu einer Richtung des niedrigeren Pegels zu verschieben ist. Bei diesem gezeigten Beispiel werden die Eingangsanschlüsse B1, B2 und B4 der Addierer 45&sub1; und 45&sub2; mit dem Signal mit hohem Pegel versehen, während ihre Eingangsanschlüsse B3 mit dem Signal mit niedrigem Pegel versehen werden. Da das Signal mit niedrigem Pegel auf den Übertragseingangsanschluß C0 angewendet wird, wirken die Addierer als Subtrahierer. Als Resultat werden Binärsignale DQ0 - DQ7, die durch eine unterbrochene Linie in FIG. 14(E) angegeben sind, über die Ausgangsanschlüsse 46 ausgegeben. Es sei erwähnt, daß die Wellenform des in FIG. 14(E) gezeigten Ausgangssignals im wesentlichen dieselbe wie jene in FIG. 2 und 3 ist.
Gemäß der in FIG. 12 und 13 gezeigten Ausführungsform entspricht die Verzögerungszeit der Ausgangssignale DQ0 - DQ7 bezüglich der Eingangssignale Q0 - Q7 dem konstanten Wert αi Deshalb ist es möglich, eine gewünschte Verzögerungszeit durch geeignetes Auswählen des konstanten Wertes zu erhalten. Wenn der konstante Wert αi festgelegt ist, ist ferner die Verzögerungszeit der Ausgangssignale als Funktion der Frequenz des Eingangssignals verschieden. Deshalb folgt die Frequenz des Signals, die zu eliminieren ist, der Frequenz des Eingangssignals. Als Resultat ist es möglich, das Ausgangssignal mit der Frequenzcharakteristik zu erhalten, die der Frequenzcharakteristik des Eingangssignals entspricht. Diese Merkmale sind dieselben wie jene der in FIG. 5 und 6 gezeigten Konfiguration. Außerdem hat die in FIG. 12 und 13 gezeigte Ausführungsform den Vorteil, daß sie eine Filterfunktion für das Eingangssignal hat. Das durch diese Ausführungsform vorgesehene Ausgangssignal (FIG. 14(E)) hat die Wellenform, die mit den in FIG. 2 und 3 gezeigten Wellenformen im wesentlichen identisch ist.
Es erfolgt eine Beschreibung eines Filters, bei dem das in FIG. 12 und 13 gezeigte Filter verwendet wird.
FIG. 15 ist ein Blockdiagramm dieses Filters. Das gezeigte Filter enthält drei Filterschaltungen 50, 51 und 52, von denen jede dieselbe wie das in FIG. 12 und 13 gezeigte Filter ist. Die Filterschaltungen 50, 51 und 52 haben untereinander unterschiedliche Frequenzen. Die Filterschaltungen 50, 51 und 52 haben Verzögerungszeiten von 1/2(dx + 1), 1/2(dy + 1) bzw. 1/2(dz + 1). Diese Verzögerungszeiten verändern sich mit der Frequenz eines Eingangssignals X für das Filter, wenn der konstante Wert αi festgelegt ist. Natürlich ändern sich die Verzögerungszeiten durch Einstellen des konstanten Wertes αi. Ausgangssignale a, b und c der Filterschaltungen 50, 51 bzw. 52 werden einer Berechnungsschaltung 53 zusammen mit dem Eingangssignal X zugeführt.
Eine eingehende Schaltungsstruktur der Berechnungsschaltung 53 ist in FIG. 16 gezeigt. Die Ausgangssignale a und b werden einem Addierer 53a&sub1; zugeführt, der ein Additionsresultat d ausgibt. Diese Signale sind in FIG. 17 gezeigt. Das Signal d wird zu einem Signal, das durch einen Inverter 53b hindurchgeführt wurde, durch einen Addierer 53a&sub2; addiert, der ein Additionsresultat e ausgibt. Dieses Signal e wird zu der Ausgabe c der Filterschaltung 52 durch einen Addierer 53a&sub3; addiert, der ein Additionsresultat ausgibt. Dieses Resultat wird durch einen Pegelabschwächer 53c um einen 1/2 Pegel abgeschwächt und als Ausgangssignal Y auf einen Ausgangsanschluß 55 angewendet. Wie aus FIG. 17 hervorgeht, ist das Ausgangssignal Y im wesentlichen eine Sinuswellenform. Dies bedeutet, daß ungeradzahlige harmonische Komponenten aus dem Dreieckwelleneingangssignal X beseitigt worden sind.
Die vorliegende Erfindung ist nicht auf die Ausführungsformen begrenzt, sondern verschiedene Veränderungen und Abwandlungen können vorgenommen werden, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen. Die Anzahl der Verzögerungsschaltungen, die in FIG. 9 gezeigt sind, ist nicht auf drei begrenzt. Ahnlich ist die Anzahl der Filterschaltungen nicht auf drei begrenzt. Ferner ist die Anzahl von zu verarbeitenden Bits nicht auf 8 Bits begrenzt.

Claims

1. Eine Signalverarbeitungsschaltung zum Verzögern eines Eingangssignals (Vi(t)) mit linearen Anstiegen, z. B. einer Dreieckwellenform, um eine vorbestimmte Verzögerungszeit (di), mit: einem Konstantsignalwerterzeugungsmittel (23) zum Erzeugen eines konstanten Signalpegels (αi), dessen Wert eine Funktion der Verzögerungszeit (di) ist; einem Additions-/Subtraktionsmittel (22) zum alternierenden Addieren des konstanten Wertes zu dem Eingangssignal bei einer halben Periode von ihm und Subtrahieren des konstanten Wertes von dem Eingangssignal während der anderen halben Periode von ihm bei allen Perioden des Eingangssignals; und einem Amplitudenkorrekturmittel (24) zum Korrigieren der Amplitude von jedem Anstieg des Ausgangssignals von dem Additions-/Subtraktionsmittel, um ein verzögertes Ausgangssignal (V&sub0;(t)) zu erhalten, das eine Wellenform hat, die der Wellenform des Eingangssignals entspricht.

2. Eine Signalverarbeitungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Amplitudenkorrekturmittel (24) die Amplitude während eines Intervalls korrigiert, das der Verzögerungszeit (di) entspricht.

3. Eine Signalverarbeitungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Amplitudenkorrekturmittel (24) Logikmittel (24a&sub0; - 24a&sub7;, 24b&sub0; - 24b&sub7;, 24c&sub0; - 24c&sub7;) umfaßt, zum Hindurchführen des Ausgangssignals des Additions-/Subtraktionsmittels und zum Reagieren auf die genannten Signale, um Anschlußabschnitte (L1, L2) von jedem Anstieg zu erzeugen, das heißt, um das verzögerte Signal zu bilden, wobei die Breite von jedem Anschlußabschnitt längs der Zeitachse der Verzögerungszeit (di) entspricht, und Addiermittel (24d&sub1;, 24d&sub2;) zum alternierenden Addieren der Anschlußabschnitte zu dem Ausgangssignal des Additions- /Subtraktionsmittels in einer vorbestimmten Folge.

4. Eine Signalverarbeitungsschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Logikmittel ODER-Schaltungen (24a&sub0; - 24a&sub7;) und low-aktive ODER-Schaltungen (24b&sub0; - 24b&sub7;) umfassen, von denen jede das Ausgangssignal des Additions- /Subtraktionsmittels (22) und ein Zeitlagensignal (SC2) zum Bestimmen der Dauer von jedem Anschlußabschnitt, die der Verzögerungszeit entspricht, empfängt, und exklusive ODER- Schaltungen (24c&sub0; - 24c&sub7;), die Ausgaben der low-aktiven ODER-Schaltungen (24b&sub0; - 24b&sub7;) und das Zeitlagensignal (SC2) empfangen, und dadurch gekennzeichnet, daß Ausgaben der ODER-Schaltungen und Ausgaben der exklusiven ODER-Schaltungen dem Addiermittel (24d&sub1;, 24d&sub2;) zugeführt werden.

5. Eine Signalverarbeitungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Konstantwerterzeugungsmittel (23) exklusive ODER-Schaltungen (23&sub0; - 23&sub7;) umfaßt, auf die ein Signal mit hohem Pegel oder ein Signal mit niedrigem Pegel angewendet wird, um den konstanten Wert zu erzeugen.

6. Eine Signalverarbeitungsschaltung nach Anspruch 1, welche Signalverarbeitungsschaltung ferner ein Amplitudeneinstellmittel (28) umfaßt, zum Einstellen eines Pegels des Signals von dem Amplitudenkorrekturmittel in der Nähe seines Maximalamplitudenpegels und Minimalamplitudenpegels auf die vorbestimmten Maximal- bzw. Minimalpegel.

7. Eine Signalverarbeitungsschaltung nach Anspruch 6, dadurch gekennzeichnet, daß das Amplitudeneinstellmittel (28) erste low-aktive ODER-Schaltungen (28a&sub0; - 28a&sub7;) umfaßt, die das Signal des Amplitudenkorrekturmittels und ein Zeitlagensignal (UF) zum Bezeichnen einer Zeitlage empfangen, zu der das Signal von dem Amplitudenkorrekturmittel auf den Minimalamplitudenpegel festgelegt wird, und dadurch gekennzeichnet, daß das Amplitudeneinstellmittel ferner zweite low-aktive ODER-Schaltungen (28b&sub0; - 28b&sub7;) umfaßt, die Ausgaben der ersten low-aktiven ODER-Schaltungen und ein Zeitlagensignal (OF) zum Bezeichnen einer Zeitlage empfangen, zu der das Signal von dem Amplitudenkorrekturmittel auf den Maximalamplitudenpegel festgelegt wird.

8. Eine Signalverarbeitungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Eingangssignal ein Dreieckwellensignal ist.

9. Eine Signalfilterschaltung mit einer Vielzahl von Verzögerungsschaltungen, die parallel verbunden sind, von welchen Verzögerungsschaltungen jede eine Signalverarbeitungsschaltung nach Anspruch 1 umfaßt, welche Signalfilterschaltung ferner ein Berechnungsmittel (36) umfaßt, zum Ausführen einer vorbestimmten Berechnung für Ausgangssignale von den Verzögerungsschaltungen und das Eingangssignal (Vi(t)) und zum Extrahieren eines Signals mit vorbestimmten Frequenzkomponenten aus dem Eingangssignal.

10. Eine Signalfilterschaltung mit einem Konstantwerterzeugungsmittel (43) zum Erzeugen eines konstanten Wertes (αi), dessen Wert eine Funktion einer Verzögerungszeit (αi) für ein Eingangssignal (Vi(t)) ist; einem Addiermittel (42) zum Addieren des konstanten Wertes zu dem Eingangssignal bei einer halben Periode von jeder Periode des Eingangssignals; einem Amplitudenbegrenzungsmittel (44) zum Begrenzen des Pegels eines Ausgangssignals des Addiermittels auf seinen Maximalpegel und auf einen vorbestimmten Wert, der größer als sein Minimalpegel ist; und einem Gleichstrompegeleinstellmittel (45) zum Reduzieren eines Gleichstrompegels eines Ausgangssignals des Amplitudenbegrenzungsmittels um einen vorbestimmten Gleichstromwert, so daß der Gleichstrompegel des Amplitudenbegrenzungsmittels gleich dem des Eingangssignals (Vi(t)) wird.

11. Eine Signalverarbeitungsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß das Amplitudenbegrenzungsmittel (44) ODER-Schaltungen (44-1) umfaßt, die das Ausgangssignal des Addiermittels und ein Übertragssignal (C4) des Addiermittels empfangen, und dadurch gekennzeichnet, daß das Übertragssignal erzeugt wird, wenn das Addiermittel einen Wert ausgibt, der den Maximalpegel überschreitet.

12. Eine Signalverarbeitungsschaltung nach Anspruch 11, dadurch gekennzeichnet, daß das Amplitudenbegrenzungsmittel (44) ferner Vergleichsmittel (44b&sub1;, 44b&sub2;) umfaßt, zum Vergleichen eines Ausgangssignals der ODER-Schaltungen (44- 1) mit einem vorbestimmten Pegel, der größer als der Minimalpegel ist, und Logikmittel (44c&sub0; - 44c&sub7;) zum Erzeugen des genannten Pegels, der größer als der Minimalpegel ist, wenn das Ausgangssignal der ODER-Schaltungen kleiner als der Minimalpegel ist.

13. Eine Signalverarbeitungsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß das Gleichstrompegeleinstellmittel einen Subtrahierer (45&sub1;, 45&sub2;) umfaßt, zum Subtrahieren eines vorbestimmten Gleichstrompegels von einem Ausgangssignal des Amplitudenbegrenzungsmittels (44).

14. Eine Signalverarbeitungsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß das Konstantwerterzeugungsmittel (43) low-aktive ODER-Schaltungen (43&sub0; - 43&sub7;) umfaßt, von denen jede ein Signal mit hohem Pegel oder ein Signal mit niedrigem Pegel empfängt, das dem konstanten Wert entspricht.

15. Eine Signalverarbeitungsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß das Eingangssignal ein Dreieckwellensignal ist.

16. Eine Signalverarbeitungsschaltung mit einer Vielzahl von Signalfilterschaltungen (50, 51, 52), von denen jede der Filterschaltung nach Anspruch 10 entspricht, und einem Berechnungsmittel (53) zum Ausführen einer vorbestimmten Berechnung für Ausgangssignale des Gleichstromeinstellmittels und das Eingangssignal und zum Erzeugen eines Signals mit vorbestimmten Frequenzkomponenten.