KR880006841A - 신호처리장치 - Google Patents

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KR880006841A
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마사또 아베
후미다까 아사미
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야마모도 다꾸마
후지쓰 가부시끼 가이샤
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    • H03H11/02—Multiple-port networks
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    • H—ELECTRICITY
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Abstract

내용 없음

Description

신호 처리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 신호 처리 회로의 일실시 예의 블록도.
제6도는 제5도에서 나타난 블록도의 회로도.
제7(A)도 내지 제7(G)도는 제6도에 도시한 구성도의 각부에서의 파형도.

Claims (16)

  1. 신호 처리 회로에 있어서, 입력신호(V1(t))에 대한 지연시간에 대응하는 일정치(α1)를 발생시키는 일정치 발생수단, 입력신호의 1／2주기마다 일정치를 입력신호에 번갈아 가감산하는 가감산 회로, 입력신호의 파형에 대응하는 파형을 지닌 지연된 출력신호(V0(t))를 발생하도록 입력신호의 1／2주기마다 가감산수단의 출력신호의 진폭을 정정하는 진폭 정정수단으로 이루어져 있는 신호 처리 회로.
  2. 청구범위 제1항에 있어서, 진폭 정정수단이 지연시간(di)에 대응하는 간격동안에 진폭을 정정하는 신호 처리 회로.
  3. 청구범위 제1항에 있어서, 진폭 정정수단이 가감산수단의 출력신호를 통과시키고 가감산수단의 출력신호의 최대ㆍ최소 레벨을 발생시키는 로직수단과, 최대 레벨 및 최소 레벨을 가감산 수단에 번갈아 가산하는 가산수단으로 구성되어 있는 신호 처리 회로.
  4. 청구범위 제3항에 있어서, 각각이 가감산수단의 출력신호 및, 지연시간에 대응하는 간격을 결정하는 타이밍 신호를 수신하는 OR회로들 및 로우-액티브 OR회로들과, 로우-액티브 OR회로들의 출력들과 타이밍 신호를 수신하는 익스크루시브-OR회로들로 구성되어 있고, OR회로들과, 로우-액티브 OR회로들의 출력들과 타이밍신호를 수신하는 익스크루시브-OR회로들로 구성되어 있고, OR회로들의 출력들과 익스크루시브-OR회로들의 출력들이 가산수단에 공급되는 신호 처리 회로.
  5. 청구범위 제1에 있어서, 일정치 발생수단이 익스크루시브-OR회로들을 포함하고, 일정치를 발생하기 위하여 하이-레벨신호 또는 로우-레벨신호를 상기 익스쿠루시브-OR회로들에 가하는 신호 처리 회로.
  6. 청구범위 제1항에 있어서, 상기 신호 처리 회로가 신호의 최대 진폭 레벨 및 최소 진폭 레벨 및 최소 레벨까지 신호 레벨을 셋트하는 진폭 조정수단을 더 포함하는 신호 처리 회로.
  7. 청구범위 제6항에 있어서, 진폭 조정숭단이 진폭 정정수단으로부터의 신호가 최소 진폭 레벨에 고정되는 타이밍을 표시하는 타이밍신호(UF)와 진폭 정정수단의 신호를 수신하는 첫번째 로우-액티브 OR회로들을 포함하고, 진폭 조정수단이 진폭 정정수단으로 부터의 신호가 최대 진폭 레벨에 고정되는 타이밍을 표시하는 타이밍 신호(OF)와 첫번째 로우-액티브 OR회로들의 출력들을 수신하는 두번째 로우-액티브 OR회로들을 더 포함하는 신호 처리 회로.
  8. 청구범위 제1항에 있어서, 입력신호가 삼각파신호인 처리 회로.
  9. 신호 처리 회로에 있어서, 병렬로 연결되어 있는 다수의 지연회로, 입력신호(V1(t))에 대한 지연시간(d1)에 대응하는 일정치(α1)를 발생하는 일정치 발생회로를 포함하는 각 지연회로, 일력신호의 1／2주기마다 일정치를 입력신호(V1(t))에 번갈아 가감산하는 가감산수단, 입력신호의 파형에 대응하는 파형을 지닌 지연된 출력신호(V0(t))을 발생하도록 입력신호의 1／2주기마다 가감산수단의 출력신호의 진폭을 정정하는 진폭 정정수단, 지연회로들 및 입력신호(V1(t))로 부터 출력신호들에 대하여 소정의 정해진 연산을 수행하고 입력신호로 부터 소정의 정해진 주파수 성분을 지닌 신호를 빼어내는 연산수단으로 이루어져 있는 신호처리 회로.
  10. 신호 처리 회로에 있어서, 입력신호에 대한 지연시간에 대응하는 일정치(α1)를 발생하는 일정치 발생수단, 입력신호의 1／2주기마다 일정치를 입력신호에 가산하는 가산수단, 최대 레벨과 최소 레벨보다 더 큰 레벨에 있는 가산수단의 출력신호의 레벨을 소정의 정해진 치로 제한화는 진폭 제한수단, 진폭 제한수단의 직류 레벨이 입력신호(V1(t))의 직류레벨과 같도록 진폭 제한수단의 출력신호의 직류레벨을 소정의 정해진 직류치로 감소시키는 직류레벨 조정수단으로 이루어져 있는 신호 처리 회로.
  11. 청구범위 제10항에 있어서, 진폭 제한수단이 가산수단의 출력신호와 가산수단의 캐리신호를 수신하는 OR회로들을 포함하고, 가산수단이 최대 레벨을 넘는 치를 출력할때 캐리신호를 발생하는 신호 처리 회로.
  12. 청구범위 제11항에 있어서, 진록 제한수단이 OR회로들의 출력신호를 소정의 정해진 레벨과 비교하는 비교수단과, OR회로들의 출력신호가 최소 레벨보다 더 작을 때 최소 레벨보다 더 큰 상기 레벨을 발생하는 로직수단을 더 포함하는 신호 처리 회로.
  13. 청구범위 제10항에 있어서, 직류레벨 조정수단이 진폭 제한수단의 출력신호에서 소정의 정해진 직류레벨을 감산하는 감산기를 포함하는 신호 처리 회로.
  14. 청구범위 제10항에 있어서, 일정치 발생수단이 일정치에 대응하는 하이레벨신호 또는 로우-레벨신호를 각각 수신하는 로우-액티브 OR회로들을 포함하는 신호 처리 회로.
  15. 청구범위 제10항에 있어서, 입력신호가 삼각파 심호인 신호 처리 회로.
  16. 신호 처리 회로에 있어서, 다수의 신호 필터 회로들, 입력신호(V1(t))에 대한 지연시간(d1)에 대응하는 일정치(α1)를 발생하는 일정치 발생수단을 포함하는 각 필터회로, 입력신호의 1／2주기마다 일정치를 입력겨신호에 가산하는 가산수단, 최대 레벨과 최소 레벨보다 더 큰 레벨에 있는 가산수단의 출력신호의 레벨을 소정의 정해진 치로 제한하는 진폭 제한수단, 진폭 제한수단의 직류레벨이 입력신호(V1(t))의 직류레벨과 같도록 진폭 제한수단의 출력신호의 직류 레벨을 소정의 정해진 직류치로 감소시키는 직류레벨 조정수단, 직류레벨 조정수단의 출력신호들과 입력신호에 대하여 소정의 정해진 연산을 수행하고, 소정의 정해진 주파수 성분을 지닌 신호를 발생하는 연산수단으로 이루어져 있는 신호 처리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는것임.
KR1019870012814A 1986-11-13 1987-11-13 신호 처리 회로 KR900008364B1 (ko)

Applications Claiming Priority (12)

Application Number Priority Date Filing Date Title
JP61-270091 1986-11-13
JP270092 1986-11-13
JP27009386A JPS63123211A (ja) 1986-11-13 1986-11-13 信号処理回路
JP27009186A JPS63123209A (ja) 1986-11-13 1986-11-13 信号処理回路
JP61-270092 1986-11-13
JP270091 1986-11-13
JP61-270093 1986-11-13
JP61-270094 1986-11-13
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JP270094 1986-11-13
JP27009486A JPS63123212A (ja) 1986-11-13 1986-11-13 信号処理回路
JP270093 1993-01-11

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KR880006841A true KR880006841A (ko) 1988-07-25
KR900008364B1 KR900008364B1 (ko) 1990-11-17

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US (1) US4811260A (ko)
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EP0268532B1 (en) 1995-02-22
US4811260A (en) 1989-03-07
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