DE3743591C2 - - Google Patents

Info

Publication number
DE3743591C2
DE3743591C2 DE3743591A DE3743591A DE3743591C2 DE 3743591 C2 DE3743591 C2 DE 3743591C2 DE 3743591 A DE3743591 A DE 3743591A DE 3743591 A DE3743591 A DE 3743591A DE 3743591 C2 DE3743591 C2 DE 3743591C2
Authority
DE
Germany
Prior art keywords
layer
titanium
semiconductor
titanium nitride
nitride layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3743591A
Other languages
English (en)
Other versions
DE3743591A1 (de
Inventor
Hajime Itami Hyogo Jp Arai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3743591A1 publication Critical patent/DE3743591A1/de
Application granted granted Critical
Publication of DE3743591C2 publication Critical patent/DE3743591C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Kontaktes in einer Halbleiteranordnung nach dem Oberbegriff des Patentanspruches 1.
Nachfolgend wird anhand der Fig. 2A bis 2C ein Herstellungsprozeß erläutert, bei welchem eine Metallgrenzschicht, z. B. eine Ti­ tan-Nitrid-Schicht auf Halbleiterschichten mittels RTP (Rapid Thermal Process) hergestellt wird, eine Technik, bei der mit Hilfe einer Lampe hoher Intensität schnell aufgeheizt wird.
Wie in Fig. 2A gezeigt, wird zunächst ein Kontaktloch 3 für einen elektrischen Kontakt mit einem Siliziumsubstrat 1 an einer vorbestimmten Stelle eines Isolierfilms 2 auf dem Silizium­ substrat 1 gebildet, das als Halbleiterschicht eines Halb­ leiterteils wirkt. Dann wird Titan auf der Oberfläche des Isolierfilms 2 und der Innenwand des Kontaktloches 3 durch Sputtern, Bedampfen oder dergleichen gebildet, so daß eine Titanschicht 40a entsteht. In diesem Fall, der in Fig. 2A gezeigt ist, können Verunreinigungen wie Phosphor, Bor oder Arsen in der Region des Siliziumsubstrates 1 beim Boden des Kontaktloches 3 über Ionenimplantation oder thermische Diffusion eingebracht werden, um den dotierten Bereich des Siliziumsubstrates 1 zu bilden, wodurch dann eine ver­ unreinigungs-diffundierte Schicht 5 entsteht.
Als nächstes wird, wie in Fig. 2B gezeigt, die Titanschicht 40a in einer Stickstoffatmosphäre mittels RTP nitriert, um eine Titan-Nitridschicht 40 zu bilden. Zu diesem Zeitpunkt rea­ giert Titan in der Titanschicht 40a mit dem Silizium im Siliziumsubstrat 1 und bildet eine Titan-Silicid-Schicht in der Nähe der Grenze zwischen der Titan-Nitrid-Schicht 40 und dem Siliziumsubstrat 1.
Als drittes wird, wie in Fig. 2C gezeigt, eine Aluminium­ legierungsschicht 9 auf der Titan-Nitrid-Schicht 40 durch Sputtern, Bedampfen oder dergleichen gebildet. Schließlich wird auf dem Halbleiter 10 ein Muster für die Verdrahtung angebracht.
Die so gebildete Titan-Nitrid-Schicht 40 dient als Resultat ihrer Dichte dazu, das Aluminium in der Aluminium-Legierungs­ schicht 9 vor einer Reaktion mit dem Siliziumsubstrat 1 zu schützen, die einen Durchgang über die Wanderung des Alumi­ niums in das Siliziumsubstrat 1 bewirken würde. Wenn die Dicke der Titan-Nitrid-Schicht 40 am Boden des Kontaktloches 3 über 15 nm beträgt, so wirkt die Nitrid- Schicht 40 als Grenzschicht gegen diesen Durchgang. Wenn die Dicke der Titan-Nitrid-Schicht 40 gesteigert wird, so kann ein großer Grenzschichteffekt erzielt werden.
Wenn beispielsweise die Titan-Schicht 40a, die durch Titan­ ablagerung gebildet wird, eine Dicke von 100 nm hat, so hat der Abschnitt der Titan-Nitrid-Schicht 40 am Boden des Kon­ taktloches 3, die durch RTP gebildet wird, eine Dicke von etwa 30 nm und die Titan-Nitrid-Schicht 40 weist eine Dicke von 150 nm auf. In diesem Fall reagiert die Titan-Schicht 40a mit dem Siliziumsubstrat 1 in der Art, daß sie das Si­ liziumsubstrat 1 bis zu einer Tiefe von etwa 80 nm korro­ diert. Daraus resultiert, daß die Verbindungstiefe Xj im Abschnitt des Kontaktloches 3 abnimmt.
Wie oben beschrieben, wird dann, wenn Titan mit einer Dicke von etwa 100 nm abgelagert wird, das Siliziumsubstrat 1 bis zu einer Tiefe von etwa 80 nm über Silicidierung korro­ diert, jedoch schreitet diese Korrosion teilweise auch zu tieferen Schichten fort. Auch in dem Fall, in dem die Ver­ bindungstiefe Xj bei 300 nm liegt, können Fehler wie Ver­ bindungsleckagen auftreten.
Wenn die Verbindungstiefe Xj weiter abnimmt, und zwar weil man die Halbleiteranordnungen miniaturisieren will, muß man die Tiefe des Abschnittes des Siliziumsubstrates 1 vermin­ dern, das durch Silicidierung korrodiert wird. Beim her­ kömmlichen Verfahren muß jedoch, um die Dicke der Titan- Silicid-Schicht 6 zu verringern, die Dicke des abgelagerten Titans ebenfalls abnehmen. Dies wiederum führt zu dem Problem, daß die Titan-Nitrid-Schicht 40 am Boden des Kontaktloches 3 eine verringerte Dicke und damit auch eine verminderte Fähig­ keit bekommt, als Metallgrenzschicht zu wirken.
Ein Verfahren der eingangs genannten Art ist aus der JP-OS 61-1 42 739 bekannt. Dieses bekannte Verfahren weist jedoch die obengenannten Nachteile auf, wobei insbesondere keine Titan-Nitrid-Schicht mit einer hinreichenden Dicke erzielt werden, ohne daß dadurch die Dicke der Halbleiterschicht durch Korrosion abnimmt, welche durch die Reaktion der Titan-Schicht mit der Halbleiterschicht an der Grenzschicht dazwischen entsteht.
Aus der DE 31 40 669 A1 ist es bekannt, daß man elektrisch leitfähige Schichten - in diesem Fall Aluminiumleiterbahnen - in zwei Schritten erzeugen kann, jedoch werden hier bei unterschiedlichen Bedingungen lediglich Materialschichten aufeinander angebracht, um dadurch schmale und dennoch hohe Leiterbahnen rißfrei ausbilden zu können. Eine Reaktion zwischen den aufgebrachten Schichten findet nicht statt.
Ausgehend vom obengenannten Stand der Technik liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Kontaktes in einer Halbleiteranordnung aufzuzeigen, bei welchem die Dicke der Halbleiterschicht weniger als bisher abnimmt und Verbindungsleckagen sicherer als bisher vermieden werden können.
Diese Aufgabe wird durch die im Kennzeichen des Patentanspruchs 1 angegebenen Merkmale gelöst.
Bevorzugte Ausführungsformen ergeben sich aus den Unteransprüchen.
Nachfolgend wird die Erfindung anhand eines Ausführungsbeispiels mittels der Abbildungen näher erläutert. Hierbei zeigen
Fig. 1A bis 1D Querschnitte zur Erläuterung der verschiedenen Zustände der Halbleiteranordnung bei Durchführung einer Ausführungsform des erfindungsge­ mäßen Verfahrens und
Fig. 2A bis 2C Querschnitte durch eine Halbleiteranordnung zur Erläuterung eines herkömmlichen Verfahrens.
Nachfolgend wird das Verfahren anhand der Fig. 2A bis 2D näher erläutert. Diese zeigen Querschnittsansichten von Zuständen einer Halbleiteranordnung, die jeweils einem Schritt des er­ findungsgemäßen Verfahrens zur Herstellung eines Kontaktes in einer Halbleiter­ anordnung entsprechen.
Die Bezugsziffern aus den Fig. 2A bis 2C werden auch hier zur Erläuterung gleicher bzw. ähnlicher Teile verwendet.
Zunächst wird, wie in Fig. 1A gezeigt, ein Kontaktloch 3 an einer vorbestimmten Stelle eines Isolierfilms 2 gebildet, der über einem Siliziumsubstrat 1 liegt, das als Halbleiter­ schicht wirkt. Daraufhin wird Titan als Schicht auf der Oberfläche des Isolierfilms 2 und der Innenwand des Kontakt­ loches 3 durch Sputtern, Bedampfung oder dergleichen abge­ lagert, und zwar in einer Schichtdicke, die geringer ist als die nach Fig. 2A, wodurch eine erste Titan-Schicht 4a gebildet wird. In diesem Fall, der in Fig. 1A gezeigt ist, können Verunreinigungen wie Phosphor, Bor oder Arsen im Bereich des Silizium-Substrates 1 beim Boden des Kontaktloches 3 durch Ionenimplantation, thermische Diffusion oder derglei­ chen eingebracht werden, um diesen Bereich des Silizium­ substrates 1 zu dotieren und dadurch eine Verunreinigungs- Diffusionsschicht 5 zu bilden.
Als zweites wird, wie in Fig. 1B gezeigt, die erste Titan- Schicht 4a in einer Stickstoffatmosphäre mittels RTP nitriert, um eine erste Titan-Nitrid-Schicht 4 zu bilden. Zu diesem Zeitpunkt reagiert das Titan in der Titan-Schicht 4a mit dem Silizium im Silizium-Substrat 1 und bildet ein Reak­ tionsprodukt, und zwar eine Titan-Silicid-Schicht 6 in der Nähe der Grenze zwischen dem Siliziumsubstrat 1 und der er­ sten Titan-Nitrid-Schicht 4.
Als drittes wird, wie in Fig. 1C gezeigt, wieder Titan auf der ersten Titan-Nitrid-Schicht 4 abgelagert, um eine zweite Titan-Schicht 7a zu bilden.
Als viertes wird, wie in Fig. 1D gezeigt, die zweite Titan- Schicht 7a in der Stickstoffatmosphäre mittels RTP nitriert, um eine zweite Titan-Nitrid-Schicht 7 zu bilden. So wird eine dicke Titan-Nitrid-Schicht 8 geformt, die als Grenz­ metallschicht wirkt, da die zweite Titan-Nitrid-Schicht 7 auf der ersten Titan-Nitrid-Schicht 4 ausgebildet wird.
Beim oben beschriebenen Verfahren dient die Anbringung der ersten Titan-Nitrid-Schicht 4, die eingangs als dünner Film ausgebildet wird dazu, einen Kontakt der im zweiten Schritt aufgebrachten Titan-Schicht 7a mit dem Silizium­ substrat 1 oder der Titan-Silicid-Schicht 6 zu verhindern. Aus diesem Grund wird auch dann, wenn die zweite Titan- Schicht 7a mittels RTP nitriert wird, diese zweite Titan- Schicht 7a überhaupt nicht silicidiert. Dementsprechend können die zwei Titan-Schichten 4a und 7a, die jeweils dünner als eine herkömmliche Schicht sind, in eine Titan- Nitrid-Schicht 8 umgewandelt werden, welche eine Dicke auf­ weist, die zur Realisierung eines hohen Grenzschichteffektes aus­ reicht.
Wie eingangs beschrieben, benötigt das herkömmliche, in den Fig. 2A bis 2C gezeigte Verfahren eine Ablagerung einer Titan-Schicht 40a mit einer Dicke von 100 nm, um eine 30 nm dicke Titan-Nitrid-Schicht 40 zu bilden. In diesem Fall wird eine Titan-Silicid-Schicht 6 mit einer Dicke von etwa 150 nm gebildet, so daß der Abschnitt des Silizium­ substrates 1 beim Boden des Kontaktloches 3 bis zu einer Tiefe von etwa 80 nm korrodiert wird.
Im Gegensatz zur herkömmlichen Methode wird beim erfindungs­ gemäßen Verfahren bei einer Ablagerung einer ersten Titan- Schicht 4a mit einer Dicke von 50 nm und darauffolgender RTP-Nitrierung eine erste Titan-Nitrid-Schicht 4 mit einer Dicke von etwa 15 nm und eine Titan-Silicid-Schicht 6 mit einer Dicke von etwa 75 nm gebildet. Das Siliziumsubstrat 1 wird bis zu einer Tiefe von etwa 40 nm korrodiert. Wenn daraufhin die zweite Titan-Schicht 7a mit einer Dicke von etwa 15 nm abgelagert und daraufhin über RTP nitriert wird, wird die zweite 15 nm dicke Titan-Nitrid-Schicht 7 gebildet. Daraus folgt, daß die Gesamtdicke der Titan-Nitrid-Schicht 8 30 nm beträgt.
Wenn also eine 30 nm dicke Titan-Nitrid-Schicht 8 gebildet wird, so wird das Silizium­ substrat 1 lediglich bis zu einer Tiefe von etw 40 nm korrodiert. Auf diese Weise kann die Bildung und Nitrie­ rung der Titanschichten in zwei separaten Schritten so durchgeführt werden, daß man eine Titan-Nitrid-Schicht mit einer hinreichenden Dicke und somit eine Metallgrenzschicht mit einem hohen Grenzschichteffekt erzielt, während der Bereich, in dem die Titanschicht mit der Halbleiterschicht reagiert, auf einen dünnen Bereich am Boden des Kontaktloches begrenzt wird.
Bei dem oben beschriebenen Verfahren werden der Ablagerungs­ prozeß und der Nitrierungsprozeß in zwei Schritte unter­ teilt. Die Ablagerung und die Nitrierung können aber auch in drei oder mehr Schritten erfolgen, wobei man ähnliche Effekte bzw. gewisse Verbesserungen noch erzielen kann.
Darüber hinaus ist die Erfindung nicht nur auf den hier be­ schriebenen Gegenstand mit einem Siliziumsubstrat und einer Titan-Nitrid-Schicht 8 beschränkt. Beispielsweise kann die Titan-Nitrid-Schicht 8 auch in Kontakt mit einer Polysili­ zium-Verdrahtungsschicht stehen, wobei man durch das Verfahren die Korrosion des Polysiliziums verhindern bzw. verringern kann.

Claims (12)

1. Verfahren zum Herstellen eines Kontaktes in einer Halbleiteranordnung, umfassend folgende Schritte:
  • - Bilden mindestens einer ersten Titan-Schicht (4a) auf einer Halbleiterschicht (5);
  • - Nitrieren der ersten Titan-Schicht (4a) in einer Stickstoffatmosphäre über Wärmebehandlung zur Bildung einer ersten Titan-Nitrid-Schicht (4) und einer Reaktionspro­ dukt-Schicht (6) aus Titan und dem Material der Halbleiterschicht (5) in der Nähe der Grenze zwischen der Halbleiterschicht (5) und der ersten Titan-Nitrid-Schicht; (4),
gekennzeichnet durch folgende Schritte:
  • - Bilden einer zweiten Titan-Schicht (7a) auf der ersten Titan-Nitrid-Schicht; und
  • - Nitrieren der zweiten Titan-Schicht (7a) in einer Stickstoffatmosphäre über Wärmebehandlung zur Bildung einer zweiten Titan-Nitrid-Schicht, so daß eine Metallgrenzschicht auf der Halbleiterschicht (5) durch Kombination der ersten Titan-Nitrid-Schicht (4) und der zweiten Ti­ tan-Nitrid-Schicht (7) gebildet wird.
2. Verfahren nach Anspruch 1, gekennzeichnet durch die Schritte:
  • - Bilden eines Isolierfilms auf der Halbleiterschicht, bevor man die erste Titan-Schicht aufbringt, um ein Kontaktloch an einer vorbestimmten Position in dem Isolierfilm so anzubringen, daß ein Abschnitt der Halbleiteranordnung durch den Isolierfilm offen daliegt;
  • - Bilden der ersten Titan-Schicht auf der offenen Fläche der Halbleiterschicht und der Oberfläche des Isolierfilms einschließlich der Innenwände des Kontaktloches.
3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiterschicht ein Siliziumsubstrat umfaßt.
4. Verfahren nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß die Halbleiterschicht eine Polysilizium- Verdrahtungsschicht umfaßt.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Abschnitt der Halbleiterschicht unterhalb der ersten Titan-Schicht eine verunreinigungs-diffundierte Schicht umfaßt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Verunreinigung mindestens ein Element der Gruppe Phosphor, Bor und Arsen umfaßt, das in die verunreinigungs-diffundierte Schicht eingeführt ist.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jede der Wärmebehandlungen zur Bildung der ersten und der zweiten Titan-Schicht eine RTP-Behandlung ist.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Reaktionsprodukt-Schicht eine Titan-Silicid-Schicht ist.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Titan-Schicht mit einer Dicke von etwa 50 nm aufgebracht wird.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß man die zweite Titan-Schicht mit einer Dicke von etwa 15 nm aufgebracht wird.
11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Titan-Silicid-Schicht in einer Dicke von etwa 75 nm hergestellt wird.
DE19873743591 1986-12-24 1987-12-22 Verfahren zum herstellen einer halbleiteranordnung Granted DE3743591A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61309838A JPS63160328A (ja) 1986-12-24 1986-12-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE3743591A1 DE3743591A1 (de) 1988-07-07
DE3743591C2 true DE3743591C2 (de) 1992-12-17

Family

ID=17997879

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19873743591 Granted DE3743591A1 (de) 1986-12-24 1987-12-22 Verfahren zum herstellen einer halbleiteranordnung

Country Status (3)

Country Link
JP (1) JPS63160328A (de)
KR (1) KR910002452B1 (de)
DE (1) DE3743591A1 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920008842B1 (ko) * 1988-07-11 1992-10-09 삼성전자 주식회사 반도체장치의 금속배선막 도포방법
DE3930655A1 (de) * 1988-09-13 1990-03-22 Mitsubishi Electric Corp Halbleitervorrichtung mit vielschichtig gestapelter verbindungsschicht und verfahren zu deren herstellung
NL8900010A (nl) * 1989-01-04 1990-08-01 Philips Nv Halfgeleiderinrichting en werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JP2720567B2 (ja) * 1990-03-28 1998-03-04 ソニー株式会社 半導体装置の製造方法
GB2242781A (en) * 1990-04-06 1991-10-09 Koninkl Philips Electronics Nv A semiconductor device
US5236868A (en) * 1990-04-20 1993-08-17 Applied Materials, Inc. Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system
US5250467A (en) * 1991-03-29 1993-10-05 Applied Materials, Inc. Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer
JP3280803B2 (ja) * 1994-08-18 2002-05-13 沖電気工業株式会社 半導体装置及びその製造方法
US5877087A (en) * 1995-11-21 1999-03-02 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US6066358A (en) * 1995-11-21 2000-05-23 Applied Materials, Inc. Blanket-selective chemical vapor deposition using an ultra-thin nucleation layer
JPH1064902A (ja) * 1996-07-12 1998-03-06 Applied Materials Inc アルミニウム材料の成膜方法及び成膜装置
US6001420A (en) 1996-09-23 1999-12-14 Applied Materials, Inc. Semi-selective chemical vapor deposition
US6110828A (en) * 1996-12-30 2000-08-29 Applied Materials, Inc. In-situ capped aluminum plug (CAP) process using selective CVD AL for integrated plug/interconnect metallization
US6537905B1 (en) 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
US6139905A (en) * 1997-04-11 2000-10-31 Applied Materials, Inc. Integrated CVD/PVD Al planarization using ultra-thin nucleation layers
US6605531B1 (en) 1997-11-26 2003-08-12 Applied Materials, Inc. Hole-filling technique using CVD aluminum and PVD aluminum integration
KR100510465B1 (ko) * 1998-05-12 2005-10-24 삼성전자주식회사 반도체장치의 배리어 금속막 형성방법
US6797620B2 (en) 2002-04-16 2004-09-28 Applied Materials, Inc. Method and apparatus for improved electroplating fill of an aperture

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3140669A1 (de) * 1981-10-13 1983-04-28 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von halbleitervorrichtungen

Also Published As

Publication number Publication date
JPS63160328A (ja) 1988-07-04
DE3743591A1 (de) 1988-07-07
KR910002452B1 (ko) 1991-04-22
KR880008418A (ko) 1988-08-31

Similar Documents

Publication Publication Date Title
DE3743591C2 (de)
DE3901114C2 (de) Verfahren zur Herstellung einer Gateelektrode
DE69031447T2 (de) Verfahren zur Herstellung von MIS-Halbleiterbauelementen
DE69635953T2 (de) VERFAHREN ZUR HERSTELLUNG EINER Ta205 DIELEKTRISCHEN SCHICHT
DE3850624T2 (de) Verfahren zum Herstellen von Halbleiterkontakten.
DE2817430C2 (de) Verfahren zum Herstellen von Feldeffekt-Transistoren mit isolierter Gate- Elektrode
DE4010618C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE3834241A1 (de) Halbleitereinrichtung
DE2213037C2 (de) Verfahren zur Herstellung eines MOS-Feldeffekttransistors mit einer polykristallinen Silizium-Gate-Elektrode
DE3311635A1 (de) Halbleiterbauelement und verfahren zu dessen herstellung
DE3241895A1 (de) Verfahren zur passivierung der oberflaeche eines halbleiterbauteils
DE2817258A1 (de) Verfahren zur herstellung einer isolierschicht-feldeffekttransistorstruktur
DE19844451A1 (de) Sperrschicht und Herstellungsverfahren dafür
DE4140180C2 (de) Verfahren zur Herstellung einer Halbleitereinrichtung
DE3122437A1 (de) Verfahren zum herstellen eines mos-bauelements
DE10002121B4 (de) Herstellung einer Halbleitervorrichtung mit flachen Sperrschichten
DE3625860A1 (de) Halbleitervorrichtung mit einem kontakt und vorrichtung zur herstellung derselben
DE4244115C2 (de) Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
DE69022836T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit Monosiliziumgebieten und Polysiliziumleiterbahnen, die mit einer Metallsiliziddeckschicht versehen sind.
DE19741891A1 (de) Verfahren zur gleichzeitigen Bildung von Metallsalicid und einer lokalen Verbindungsstruktur in einer IC-Struktur
DE19633689B4 (de) Verfahren zum Herstellen von Kondensatoren für Halbleitervorrichtungen
DE3931127A1 (de) Mehrschichtelektrodenstruktur fuer halbleitereinrichtungen und verfahren zum herstellen einer solchen struktur
DE10158706B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE19731857C2 (de) Verfahren zur Dotierung eines Polysiliciumbereiches mit Phosphor
DE4113999A1 (de) Integrierte halbleitereinrichtung und herstellungsverfahren fuer diese

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee