DE19731857C2 - Verfahren zur Dotierung eines Polysiliciumbereiches mit Phosphor - Google Patents
Verfahren zur Dotierung eines Polysiliciumbereiches mit PhosphorInfo
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Abstract
Die Erfindung betrifft ein Verfahren zur Dotierung eines Polysiliciumbereichs einer integrierten Schaltkreisstruktur mit Phosphor, wobei sich der Polysiliciumbereich über einer Siliciumoxidschicht, die auf einem Halbleitersubstrat zwischen darin ausgebildeten Feldoxidbereichen angeordnet ist, befindet, bei dem eine Phosphoroxychlorid aufweisende Schicht über dem Polysiliciumbereich aufgebracht und hieraus Phosphor durch thermische Behandlung in den Polysiliciumbereich getrieben wird, mit folgenden Schritten: DOLLAR A (a) Amorphisieren des Polysiliciumbereichs, DOLLAR A (b) Ausbilden einer Siliciumoxidschicht über der aus Schritt DOLLAR A (a) resultierenden Struktur, DOLLAR A (c) Freilegen der Oberfläche des amorphen Polysiliciumbereichs durch mechanisch-chemisches Polieren, DOLLAR A (d) Ausbilden der Phosphoroxychlorid enthaltenden Schicht über der Struktur aus Schritt (c), DOLLAR A (e) Treiben von Phosphor aus der Schicht in den darunter befindlichen amorphen Polysiliciumbereich durch thermisches Behandeln der Schicht, und DOLLAR A (f) Entfernen der Schicht.
Description
Die Erfindung betrifft ein Verfahren zur Dotierung eines
Polysiliciumbereiches einer integrierten Schaltkreisstruktur mit Phosphor nach dem
Oberbegriff des Anspruchs 1.
Bei der Herstellung von integrierten Halbleiterschaltungen ist es üblich,
dotiertes Polysilicium zu verwenden, um leitende Gatestrukturen für MOS-
Einrichtungen zu schaffen. Das Polysiliciumgate wird in einem gewünsch
ten Leitfähigkeitsgrad dotiert, indem eine überliegende Schicht aus
Phosphoroxychlorid (POCl3) ausgebildet und dann durch Wärmebehandlung
Phosphor in das Polysilicium getrieben wird. Nach der Wärmebehandlung
wird der POCl3-Film mittels einer Ätzlösung unter Verwendung von
DI-HF (10 : 1) entfernt. Während der thermischen Behandlung, wenn
Phosphor in das Polysilicium getrieben wird, seigert die größte Menge an
Phosphor in die Polysiliciumkorngrenzen und bildet stark dotierte
Phosphoroxide, die in HF-Lösungen sehr schnell geätzt werden. Ferner
wird während des Aufbringens von POCl3 eine dünne (10-20 nm)
phosphorreiche organische Schicht auf der Oberfläche der POCl3-Schicht
ausgebildet. Diese phosphorreiche organische Schicht muß entfernt wer
den, bevor die nasse HF-Lösung wirksam verwendet werden kann, um die
darunterliegende Schicht aus POCl3 zu entfernen. Da die Oberflächen
schicht keine gleichmäßige Konsistenz hat, wird die nasse DI-HF-Lösung
die POCl3-Schicht durch Löcher, die in der phosphorreichen Schicht ge
bildet werden, erreichen. Das HF wird längere Zeit brauchen, um die
POCl3-Schicht zu entfernen, da die phosphorreiche Schicht eine Maskie
rung bewirkt. Dies ermöglicht es dem HF in einigen Bereichen, wo das Ät
zen schneller vonstatten geht, in die Korngrenzen im Polysilicium einzu
dringen, das stark dotierte Oxid zu entfernen und die darunterliegende
dünne Gateoxidschicht zu erreichen. Wenn die HF-Lösung die Polysilicium
schicht durchdringt und die dünne Gateoxidschicht erreicht, greift sie
letztere an und bildet darin Löcher, wodurch Kurzschlüsse zwischen dem
Polysilicium und dem Substrat auftreten.
Anschließend an die Entfernung des POCl3 wird eine Photomas
kierung des Gatepolysiliciums durchgeführt, die erforderlich ist, um die
Gatepolysiliciumschicht zu bemustern, um so eine bemusterte Photoresist
schicht auf dem dotierten Polysilicum zu bilden. Danach wird das Gatepo
lysilicum geätzt und die Photoresistschicht entfernt, um das Polysilici
umgate der MOS-Einrichtung zu definieren. Jedoch werden während dieses
Ätzschrittes Oxidreste in Form von Oxidsäulen oder -spießen auf den
Feld-/Source-/Drain-Oxidbereichen gebildet. Das heißt während des Bemu
sterns des Polysiliciums wird das Oxid, das an den Polysiliciumkorngren
zen in Bereichen vorhanden ist, wo die HF-Lösung nicht eingedrungen ist,
nicht durch das Polysiliciumätzen angegriffen und verbleibt daher auf
dem Feldoxid und auf den Source-/Drainbereichen. Derartige Säulen sind
jedoch unerwünscht, da sie die Zuverlässigkeit stark beeinträchtigen
können.
Dementsprechend ist zwar ein derartiges Verfahren für große
geometrische Abmessungen geeignet, bei denen das Gateoxid dick genug ist
(d. h. größer als 20 nm), um dem Angriff der HF-Ätzlösung zu widerstehen,
und da das erhaltene Produkt in bezug auf Oxidreste auf der Oberfläche
nicht empfindlich ist, ist es für kleine Abmessungen, die einen hohen
Grad an Sauberkeit und dünne Gateoxide (d. h. geringer als 10 nm) erfor
dern, ungeeignet.
Aufgabe der Erfindung ist es daher, ein Verfahren nach dem
Oberbegriff des Anspruchs 1 zu schaffen, das es ermöglicht, mit dünnen
Gateoxidschichten ohne Kurzschlußgefahr und ohne Oxidreste zu arbeiten.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des
Anspruchs 1 gelöst.
Hierbei wird das Gatepolysilicium amorphisiert, wodurch dessen
Korngrenzen beseitigt werden, so daß sich dort keine hochdotierten Be
reiche mehr bilden können, die von einer Ätzlösung besonders stark ange
griffen werden.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden
Beschreibung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand eines in den beigefügten
Abbildungen dargestellten Ausführungsbeispiels eine s Verfahrens näher
erläutert.
Fig. 1A-1I zeigen im Teilschnitt eine integrierte Halblei
terstruktur in verschiedenen Schritten des Verfahrens.
Bei dem Verfahren wird gemäß Fig. 1A von einer MOS-Struktur
ausgegangen, die ein Siliciumsubstrat aufweist, in dem zueinander beab
standete Feldoxidbereiche ausgebildet sind, zwischen denen sich ein ak
tiver Substratbereich befindet. über diesem aktiven Bereich ist eine
Schicht aus Gateoxid angeordnet, auf der sich eine Schicht aus undotier
tem Gatepolysilicium 200 befindet. Die Feldoxidbereiche sind durch Gra
benisolationstechnik anstatt durch LOCOS-Technik (lokale Oxidation von
Silicium) gebildet.
Abhängig davon, ob eine N- oder P-Kanaleinrichtung hergestellt
werden soll, wird eine N+- oder P+-Source-/Drain-Implantierung vorgenom
men, um Source- und Drainbereiche 202 zu bilden, vgl. Fig. 1B. Außerdem
wird durch diese Implantierung das Gatepolysilicium 200 amorphisiert,
wodurch die Korngrenzen in der Struktur des Gatepolysiliciums 200, die
von einer HF-Entglasungslösung angegriffen werden, zerstört werden.
Als nächstes wird eine Schicht aus Siliciumdioxid 204, bei
spielsweise durch chemische Dampfniederschlagung (CVD), ausgebildet, so
daß sich die in Fig. 1C dargestellte Struktur ergibt.
Gemäß Fig. 1D wird ein chemisch-mechanisches Polieren durchge
führt, um das Polysiliciumgate 200 freizulegen, während alle anderen Si
liciumbereiche durch die Siliciumoxidschicht 204 geschützt bleiben. Das
chemisch-mechanische Polieren planiert auch die Oberfläche der gesamten
Einrichtung und reduziert daher die Gesamtstrukturtopographie. Die an
fängliche Dicke des Materials des Polysiliciumgates 200 muß in diesem
Fall etwas dicker als bei einem konventionellen Polyprozeß sein (etwa
0,5 µm anstellte von 0,3 µm). Dies stellt sicher, daß alle Polysilicium
bereiche freigelegt werden, wenn das Polysiliciumgate 200 nach dem che
misch-mechanischen Polieren auf 0,3 µm verdünnt ist.
Gemäß Fig. 1E wird ein Film 206 aus Phosphoroxychlorid (POCl3)
über der gesamten Struktur aufgebracht. Die Bildung des Films 206 resul
tiert in der Bildung einer phosphorreichen organischen Schicht (nicht
dargestellt) auf der Oberseite des POCl3. Der Film 206 wird dann ther
misch behandelt, um den Phosphor in das Polysiliciumgate 200 zu treiben.
Die Wärmebehandlung erfolgt in bekannter Weise, wobei als Ergebnis des
Source-/Drain-Implantierens der Phosphor in amorphes Silicium anstatt in
eine Polysiliciumschicht getrieben wird. Die resultierende Struktur ist
in Fig. 1F dargestellt.
Als nächstes wird der Film 206 in einem Entglasungsschritt un
ter Verwendung von DI-HF (10 : 1) entfernt, wobei die resultierende Struk
tur in Fig. 1G dargestellt ist.
Gemäß Fig. 1H wird anschließend ein schneller thermischer Be
handlungsvorgang durchgeführt, um die Source-/Drain-Implantate als auch
die Dotierung in dem Polysiliciumgate 200 zu aktivieren.
Danach wird eine dielektrische Oxidschicht 208 aufgebracht und
Kontaktöffnungen angebracht, wonach eine Metallisierung durch Ausbildung
eines Ti/TiN/Al-Film durchgeführt wird, wodurch sich die in Fig. 11 dar
gestellte Struktur ergibt. Alternativ kann eine Silicid-Schicht auf dem
Polysiliciumgate 200 ausgebildet werden, um die Kontaktierung zu verbes
sern. Hierzu kann eine Titanschicht über der Struktur von Fig. 1H gebil
det werden. Danach wird ein schneller thermischer Prozeß bei niedriger
Temperatur durchgeführt, um auf dem Polysiliciumgate 200 eine erste Pha
se Silicid auszubilden. Unreagiertes Titan wird dann durch Naßablösen
entfernt, und ein schneller thermischer Prozeß bei hoher Temperatur wird
durchgeführt, um niederresistives Silicid zu bilden. Auf diese Weise
wird Silicid auf dem stark durch POCl3-dotierten Polysilicium ausgebil
det, während die Source-/Drainbereiche 202 durch die während der zweiten
Phase des schnellen thermischen Prozesses verwendeten hohen Temperaturen
geschützt werden.
Somit werden die Gatebereiche bemustert, bevor ein Dotieren
von Polysilicium stattfindet. Ferner wird das gering dotierte Drain-Im
plantieren (LDD) und das Durchführen des
N+/P+-Source-/Drain-Implantierens durchgeführt, bevor das Dotieren des
Polysiliciumgates mit POCl3 erfolgt. Das Source-/Drain-Implantieren amor
phisiert das Gatepolysilicium, zerstört die Korngrenzen in dem Polysili
cium und verhindert daher ein Kanalisieren von Dotierungsmittel und/oder
eine Desegregation von Dotierungsmittel zu den Korngrenzen während des
Aufbringens oder Eintreibens von POCl3. Das chemisch-mechanische Polie
ren wird durchgeführt, nachdem die erste dielektrische Schicht aufge
bracht worden ist, und zwar bis zu einem solchen Grad, daß die Polysili
ciumgates 200 überall auf dem Substrat freigelegt sind. Der POCl3-Film
206 wird aufgebraucht, nachdem die erste dielektrische Schicht
aufgebracht und das chemisch-mechanische Polieren durchgeführt worden
ist. Der Film 206 ist nun bezüglich des Polysiliciumgates 200 selbstju
stiert, so daß der POCl3-Prozeß keine anderen Bereiche auf dem Substrat,
etwa die Feldoxid- oder Source-/Drainbereiche, beeinträchtigt. Der Ent
glasungsschritt, d. h. das Entfernen des POCl3-Films 206, wird in diesem
Verfahren optional, da der POCl3-Film 206 von den aktiven Bereichen iso
liert ist und diese daher nicht beeinträchtigt. Zusätzlich werden durch
das Verfahren Oxidsäulen eliminiert, die normalerweise auf Feld-/Sour
ce-/Drain-Oxiden nach dem Polysiliciumätzen beobachtet werden. Das Ver
fahren eliminiert auch Löcher, die manchmal im Gateoxid beobachtet wer
den, weil im vorliegenden Fall das Eintreiben des Phosphors in bezug auf
korngrenzenloses, amorphisiertes Silicium vorgenommen wird, so daß bei
einem Naßätzen, das zum Entglasen verwendet wird, keine Möglichkeit be
steht, das Gateoxid zu erreichen.
Vor dem Amorphisieren des Polysiliciumgates 200 können die
Seitenwandungen des Polysiliciumgates mit Seitenwandabdeckungen SWS ver
sehen werden.
Claims (6)
1. Verfahren zur Dotierung eines Polysiliciumbereiches (200) einer integrierten
Schaltkreisstruktur mit Phosphor, insbesondere eines Gates eines MOS-Transistors,
wobei sich der Polysiliciumbereich (200) über einer Siliciumoxidschicht, die auf einem
Halbleitersubstrat zwischen darin ausgebildeten Feldoxidbereichen angeordnet ist,
befindet, bei dem eine Phosphoroxychlorid aufweisende Schicht (206) über dem
Polysiliciumbereich (200) aufgebracht und hieraus Phosphor durch thermische
Behandlung in den Polysiliciumbereich (200) getrieben wird,
gekennzeichnet durch
- a) Amorphisieren des Polysiliciumbereichs (200),
- b) Ausbilden einer Silciumoxidschicht (204) über der aus Schritt (a) resultierenden Struktur,
- c) Freilegen der Oberfläche des amorphen Polysiliciumbereichs (200) durch mechanisch-chemisches Polieren,
- d) Ausbilden der Phosphoroxychlorid enthaltendem Schicht (206) über der Struktur aus Schritt (c),
- e) Treiben von Phosphor aus der Schicht (206) in den darunter befindlichen amorphen Polysiliciumbereich (200) durch thermisches Behandeln der Schicht (206), und
- f) Entfernen der Schicht (206).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
durch Diffusion mit geringer Dichte in Source-/Drainbereiche (202) ein
erstes N-Dotierungsmittel und zum Amorphisieren mittels Ionenimplantie
rung ein zweites N-Dotierungsmittel in die Source-/Drainbereiche (202)
und den Polysiliciumbereich (200) eingebracht wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß vor dem Amorphisieren der Polysiliciumbereich (200) mit seitlichen
Abdeckungen versehen wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekenn
zeichnet, daß nach Entfernen der Schicht (206) eine dielektrische
Schicht (208) über der Struktur aufgebracht wird und an die Source-
/Drainbereiche (202) und den phosphordotierten Polysiliciumbereich (200)
reichende Kontaktöffnungen ausgebildet werden, wonach metallisiert wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß nach
dem Entfernen der Schicht (206) zunächst eine Titanschicht über der
Struktur ausgebildet wird, wonach eine Wärmebehandlung bei einer ersten
Temperatur zur Ausbildung einer ersten Phase einer Silicidschicht auf
dem phosphordotierten Polysiliciumbereich (200) vorgenommen, unreagier
tes Titan entfernt und eine zweite Wärmebehandlung bei einer zweiten
Temperatur, höher als die erste, zur Ausbildung einer zweiten Phase ei
ner Silicidschicht auf dem phosphordotierten Polysiliciumbereich (200)
vorgenommen wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekenn
zeichnet, daß die Feldoxidbereiche durch Grabenisolation gebildet wer
den.
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US5953612A (en) * | 1997-06-30 | 1999-09-14 | Vlsi Technology, Inc. | Self-aligned silicidation technique to independently form silicides of different thickness on a semiconductor device |
US6207543B1 (en) | 1997-06-30 | 2001-03-27 | Vlsi Technology, Inc. | Metallization technique for gate electrodes and local interconnects |
US6143613A (en) * | 1997-06-30 | 2000-11-07 | Vlsi Technology, Inc. | Selective exclusion of silicide formation to make polysilicon resistors |
US6074921A (en) * | 1997-06-30 | 2000-06-13 | Vlsi Technology, Inc. | Self-aligned processing of semiconductor device features |
US6051467A (en) * | 1998-04-02 | 2000-04-18 | Chartered Semiconductor Manufacturing, Ltd. | Method to fabricate a large planar area ONO interpoly dielectric in flash device |
US6150216A (en) * | 1998-12-29 | 2000-11-21 | United Microelectronics Corp. | Method for forming an electrode of semiconductor device capacitor |
US6194299B1 (en) * | 1999-06-03 | 2001-02-27 | Advanced Micro Devices, Inc. | Method for fabrication of a low resistivity MOSFET gate with thick metal on polysilicon |
JP4449076B2 (ja) * | 2004-04-16 | 2010-04-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5624863A (en) * | 1995-07-17 | 1997-04-29 | Micron Technology, Inc. | Semiconductor processing method of forming complementary N-type doped and P-type doped active regions within a semiconductor substrate |
US5637525A (en) * | 1995-10-20 | 1997-06-10 | Micron Technology, Inc. | Method of forming a CMOS circuitry |
JP2785772B2 (ja) * | 1995-11-20 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1996
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-
1997
- 1997-07-16 KR KR1019970033200A patent/KR100271265B1/ko not_active IP Right Cessation
- 1997-07-24 DE DE19731857A patent/DE19731857C2/de not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
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NICHTS ERMITTELT * |
Also Published As
Publication number | Publication date |
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US5843834A (en) | 1998-12-01 |
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DE19731857A1 (de) | 1998-02-12 |
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