DE3702810A1 - Monolithisch integrierte halbleitereinrichtung enthaltend bipolaruebergang-transistoren, cmos und dmos transistoren und niedrigleck-dioden und ein verfahren zu ihrer herstellung - Google Patents

Monolithisch integrierte halbleitereinrichtung enthaltend bipolaruebergang-transistoren, cmos und dmos transistoren und niedrigleck-dioden und ein verfahren zu ihrer herstellung

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Description

Die vorliegende Erfindung bezieht sich allgemein auf monolithisch integrierte Schaltungen, die Komponenten von verschiedener Art aufweisen und insbesondere integrierte Schaltungen des MOS/Bipolartyps, was bedeutet, daß sie Komponenten vom Bipolartyp und Komponenten vom MOS-Typ und insbesondere CMOS- und komplementäre DMOS-Komponenten enthalten.
Vielfache und ausgezeichnete Anforderungen an Analogschaltungen zur Signalverarbeitung oder an komplexe Systeme, die beispielsweise Messung, Signalverarbeitung, Berechnung, logische und andere ähnliche Funktionen, aufweisen können, können bekanntlich getrennt auf wirksame Weise mit Hilfe von Halbleitervorrichtungen erfüllt werden, die sehr verschiedene Strukturen besitzen und gewöhnlich nach technologisch unterschiedlichen Verfahren hergestellt werden. Beispielsweise werden in Analogschaltungen die nach der Bipolar-Technologie gefertigten aktiven Komponenten oft den CMOS-Komponenten vorgezogen, weil die Bipolarübergang-Transistoren einen hohen Übertragungsleitwert und einen geringen Rauschfaktor (1/f) besitzen und da die Basis-Emitter-Spannung mit hoher Präzision angepaßt werden kann. Umgekehrt erlauben CMOS Transistoren, obwohl sie nicht zu bestimmten Merkmalen von bipolaren Transistoren passen, eine höhere Dichte, eine höhere Rauschschwelle und geringen Verlust, wodurch sie insbesondere für logische Schaltungen und Speicherschaltungen geeignet sind. Darüber hinaus ergeben sich vertikale DMOS Transistoren als besonders geeignet, wo Operationen bei relativ hoher Spannung erforderlich sind und wo eine hohe Schaltgeschwindigkeit erforderlich ist.
Auf der anderen Seite beschränkt das Integrationsverfahren aller Komponenten einer bestimmten Schaltung auf einem einzigen Chip aus Einkristall-Halbleitermaterial die Einführung von Komponenten mit kompatiblen Strukturen, die daher geeignet sind, auf demselben Substrat aus Halbleitermaterial integriert zu werden. D. h., daß man alle zu integrierenden Komponenten einer Schaltung auf demselben Substrat mit Hilfe einer Abfolge von Bearbeitungsstufen herstellen können muß, von denen die entscheidenden, unter Kompatibilitätsbedingungen, durch eine bestimmte Anzahl von benützten Masken, gemäß einer bestimmten Sequenz, identifizierbar sind, um mit Hilfe von photolithographischen Techniken bestimmte Flächen auf der Oberfläche eines Wafers aus Halbleitermaterial zu definieren. Durch diese Flächen werden die nötigen Implantationen und Diffusionen der Akzeptor- oder Donor- Dotanten hergestellt, um in dem Halbleiter ebensoviele Zonen oder Regionen mit der gewünschten relativen räumlichen Anordnung, Abmessungen und elektrischen Merkmalen zu erzeugen, genauso wie zur Bildung der Elektroden und der Kontakte bestimmte Flächen, für die Bildung von passiven Elementen wie Kondensatoren, Widerständen, etc..
Daher gibt es beim Entwurf eines bestimmten Schaltungsabschnittes Begrenzungen in der Herstellung von kommerziell erhältlichen Komponenten des geeignetesten Typs für die verschiedenen Teile der Schaltung insoweit, als es notwendig ist, solche Anforderungen mit der Auswahl einer bestimmten Herstellungstechnologie für die integrierte Schaltung verträglich zu machen.
In der letzten Zeit sind Verfahren zur Herstellung von integrierten Schaltungen entworfen worden, welche die Bildung auf demselben Chip von einigen Komponenten des Bipolar-Typs zusammen mit einigen Komponenten des CMOS- Typs und, noch kürzlicher in einigen Fällen, auch von Komponenten des DMOS-Typs, die für hohe Bearbeitungsspannungen geeigneter sind, gestattet haben.
Veröffentlichungen wie: "Mixed Process Puts High Power Under Fine Control" von Thomas E. Ruggles und Gary W. Fay, "Electronic Design" vom 31. 3. 1982; "DMOS CMOS Process Points to Highest Power Rating for 'Smart' Power Control" von Stephan Ohr, erschienen in dem Beitrag "News" von "Electronic Design" vom 9. 2. 1984; "An Analog Technology Integrates Bipolar, CMOS and High Voltage DMOS Transistors" von Surinder Krishna, James Kuo und Isaura Servin Gaeta, "IEEE Transactions on Electron Devices", Vol. ED. 31, No. 1 vom Januar 1984; die europäische Patentanmeldung 8 29 02 544.4 (Veröffentlichungsnummer 01 17 867 A1) mit dem Titel "Semiconductor Device"; das europäische Patent 00 68 945 B1 mit dem Titel "Transistor Bipolaire à Commande par Effet de Champ au Moyen d'une Grille Isol´e"; die europäische Patentanmeldung 8 44 00 220.4 (Veröffentlichungsnummer 01 18 336 A1) mit dem Titel "High Voltage MOS/Bipolar Power Transistor Apparatus"; und US-Patent Nr. 45 46 370 mit dem Titel "Monolithic Integration of Logic, Control and High Voltage 0120061ce Circuitry" sind Beispiele von ebensovielen Herstellungsverfahren, welche die Bildung von bestimmten Komponenten verschiedener Struktur in derselben integrierten Schaltung mit Hilfe von per se bekannten Herstellungsoperationen gestattet haben.
Die vorliegenden Erfinder haben in den bekannten Vorschlägen wichtige Beschränkungen erkannt. Beispielsweise sind viele der bekannten Vorrichtungen auf der Basis einer Herstellungsabfolge entworfen worden, die typisch für das Metallgatter-CMOS-Verfahren ist und zu entschieden schlechteren Merkmalen der einzelnen Komponenten mit Blick auf jene, die mit Hilfe von vollkommeneren Siliciumgatter- Verfahren gewonnen werden, führen. Viele solcher Vorrichtungen, mit einem einzigen Niveau aus Metall, erlauben auf der anderen Seite nicht die Bildung von Kondensatoren mit einem hohen Grad an Reproduzierbarkeit ihres Kapazitätswerts. Darüber hinaus rührt eine ernste Begrenzung solcher bekannten Vorrichtungen von der Tatsache her, daß keine von ihnen dem Entwerfer von integrierten Schaltungen die Verfügbarkeit eines wirklich vollständigen Bereichs von Komponenten zur monolithischen Integration von Analog- oder Analog/Digital-Signale verarbeitenden Schaltungsabschnitten von hoher Qualität auf einem einzigen Chip bietet.
Eine Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrichtung zu schaffen, die geeignet ist zum Enthalten eines vollständigeren Bereichs von aktiven und passiven Komponenten verschiedenen Typs in einer integrierten Form auf demselben Substrat, als der von den bekannten Vorrichtungen gebotene, ebenso wie das Schaffen eines Verfahrens zur Herstellung einer solchen Vorrichtung, das eine festgehaltene Anzahl von Maskierungsschritten erfordert.
Die Vorrichtungsaufgabe der vorliegenden Erfindung kann in integrierter Form auf einem einzigen Chip ein oder mehrere Beispiele von jeder der Schaltungskomponenten, die zu der folgenden Gruppe gehören, aufweisen: laterale CMOS Transistoren, komplementäre vertikale DMOS Transistoren, vertikale NPN Transistoren, vertikale PNP Transistoren mit isoliertem Kollektor und Niedrigleckübergang- Dioden. Die Gatterelektrode der MOS-Komponenten ist aus polykristallinem Silicium (poly) und vorzugsweise ist die Vorrichtung mit einem zweiten Niveau aus polykristallinem Silicium versehen, was eine einfache Integration in derselben Vorrichtung von passiven Komponenten erlaubt, die eine hohe Reproduzierbarkeit haben, wie z. B. Kondensatoren (welche die beiden Niveaus aus poly als Anker benützen) und Widerstände, wobei daneben die Implementation von Feldplatten zur Verminderung der Intensität des elektrischen Feldes gestattet ist, welches lokal in Korrespondenz zu den Rändern der MOS-Strukturen verstärkt ist.
Die Vorrichtung der vorliegenden Erfindung erlaubt einen Vorteil zu ziehen aus einem Bereich von Schaltungskomponenten verschiedenen Typs auf einer einzigen integrierten Struktur, die jeweils durch besondere Eigenschaften gekennzeichnet sind, welche sie individuell geeignet machen, verschiedene Anforderungen an ausgezeichnete Schaltungsabschnitte von komplexen Systemen einzuhalten.
Zusammen mit lateralen CMOS Transistoren, die durch eine hohe Schaltgeschwindigkeit gekennzeichnet sind und daher geeignet sind zur Verwendung in Steuerungs-, Entscheidungs- (Intelligenz-) und in Signalverarbeitungs-Schaltungen, kann man also vertikale DMOS Transistoren, sowohl mit p-Kanal als auch mit n-Kanal erhalten, die insbesondere eine hohe Durchbruchsspannung insoweit besitzen als das letztere bestimmt ist, im Gegensatz zu dem, was in lateralen MOS Transistoren stattfindet, im wesentlichen durch den spezifischen Volumenwiderstand der Senkenregion und durch die Krümmung des p-n-Übergangs. Sodann besitzen vertikale DMOS Transistoren eine bemerkenswerte Schaltgeschwindigkeit und thermische Stabilität, Merkmale, die sie besonders geeignet machen für Ausgangsstufen, die Spannungen in der Größenordnung von 100 V oder sogar stark kapazitive Lasten steuern können.
Die Vorrichtung der Erfindung darf darüber hinaus vertikale NPN-Bipolartransistoren mit hoher Stromverstärkung und vertikale PNP-Bipolartransistoren mit isoliertem Kollektor aufweisen, die beide Abschneidefrequenzen in der Größenordnung von 0.5 bis 1.5 GHz zeigen und sehr nützlich zur Gewinnug von beispielsweise Breitbandverstärkern sind.
Eine weitere Schaltungskomponente, die in der Vorrichtung enthalten sein darf und welche äußerst nützlich ist in sehr häufigen Schaltungssituationen (z. B. Steuern von induktiven Lasten), ist die Niedrigleckübergang-Diode. In der Tat sind in integrierten Schaltungen die Dioden, welche von der Schaltung selbst benützt werden, oft der Hauptgrund für große Leckströme auf das Substrat wegen des Einschaltens des bezüglichen parasitären Transistors, unter Vorwärts-Vorspannungsbedingungen der Diode, was einen Leckstrom auf das Substrat verursacht. Die Niedrigleck- Diode ist im Gegenteil durch eine Struktur gekennzeichnet, die eine Abschirmung (screen) schafft, welche wirksam bei der Minimierung solcher Leckströme ist.
Die Anwesenheit einer doppelten Schicht aus "poly" (d. h. von polykristallinem Silicium) erlaubt desweiteren die Gewinnung von Kondensatoren hoher Reprodukzierbarkeit, die eine spezifische Kapazität pro Einheitsfläche bieten, welche sehr konstant und gleich etwa 0.2-0.5 pf/mil2 (wobei mil ein Tausendstel eines Inch bedeutet, d. h. 25.4 × 10-3 mm) wenn die zwei überlagerten Niveaus aus poly als Anker des Kondensators benützt werden.
Die Möglichkeiten der Implementation von Widerständen sind ebenso erweitert durch die Verfügbarkeit von zwei ausgezeichneten Schichten von poly, welche individuell mit verschiedenen spezifischen Widerständen gemacht werden können.
Die Vorrichtung nach der vorliegenden Erfindung bietet zum ersten Mal in einer monolithisch integrierten Form einen Bereich von so beschaffenen Komponenten, daß auf die beste Weise im wesentlichen jede Schaltungsanforderung erfüllt wird, die bei Implementation von komplexen Systemen zur Verarbeitung von Signalen gefunden werden können und dargestellt sind durch:
  • - Niedrigleckübergang-Dioden (LLD)-- laterale P-MOS Transistoren,d. h.CMOS
    - laterale N-MOS Transistoren,Transistoren
    - vertikale N-DMOS Tranistoren;
    - vertikale P-DMOS Transistoren.
    - vertikale NPN-Bipolar Transistoren; und
    - Isoliertkollektor, vertikale PNP-Bipolar Transistoren.
Die Verfügbarkeit von Vorrichtungen, die gemäß der vorliegenden Erfindung gemacht werden, welche die oben genannten sieben ausgezeichneten Komponenten aufweisen kann, bietet dem Entwerfer von integrierten Schaltung (C.I.) große Vorteile.
Im Prinzip kann jeder Entwurf ohne Kompromisse in Angriff genommen werden, weil für jede Schaltungssituation die geeignete Komponente existiert. Das bedeutet, daß man die richtige Komponente für jede Anforderung besitzt. natürlich müssen nicht alle diese Komponenten zu jeder Zeit benützt werden, sondern Fall für Fall entscheidet man, welche und wieviele der oben genannten sieben Komponenten zu benutzen sind. Zur besseren Erläuterung der Aspekte und Vorteile der vorliegenden Erfindung können einige Anwendungsbeispiele der gemäß der vorliegenden Erfindung gemachten Vorrichtungen wie folgt angezeigt werden.
Z. B. braucht man in einem Telefon eine Schaltung, die in der Lage ist, Tiefpegel-Audiosignale, welche die tiefstmögliche Versorgungsspannung (ungefähr 2-3 Volt) benützen, zu verstärken, Filterschaltungen und eine Ausgangsstufe mit einer großen Dynamik, die für die Spannung des Ausgangssignals charakteristisch ist, zum Schaffen des Steuerstroms der Kapsel, die als der Lautsprecher des Empfängers des Telephons dient. Komponenten, die zur Erfüllung solcher technischen Erfordernisse geeignet sind, sind: bipolare Transistoren in der Eingangsstufe wegen ihrer Niedrigrausch- und Offset-Merkmale, CMOS Transistoren für den Filterabschnitt, welche die Technik der geschalteten Kondensatoren benützen und wiederum Bipolar-Transistoren in der Ausgangsstufe (vertikale PNP's mit isoliertem Kollektor und vertikale NPN's) zur Gewinnung einer hohen Dynamik und eines hohen Ausgangsstroms.
Gemäß dem vorliegenden Stand der Technik werden diese Funktionen unter Benützung zweier "Chips" dargestellt: einen bipolaren und der andere ein CMOS. Mit einer gemäß der vorliegenden Erfindung gemachten Vorrichtung, die CMOS Transistoren, bipolare vertikale NPN und PNP Transistoren mit isoliertem Kollektor enthält, ist es möglich, die gesamte Schaltung auf einem einzigen "Chip" herzustellen.
Auf dem Gebiet der Steuerungs- und Trimmungssysteme bestehen viele Möglichkeiten für die Anwendung von "intelligenten" Schaltungen zur Steuerung von induktiven Lasten. Für diese Anwendungen ist es notwendig, Bipolar- Transistoren für die Eingangsstufe zu haben, CMOS Transistoren für den Signalverarbeitungsabschnitt und zum "Sprechen" mit dem Mikroprozessor und schließlich Bipolar- Transistoren, vorzugsweise vertikale, in der Ausgangsstufe zum Steuern der Last bei hohen Stromniveaus. Weiterhin ist es notwendig, Umlaufdioden zu benutzen um zu vermeiden, daß der Ausgang über oder unter die Versorgungsspannung durch eine V BE (der Klemmdiode) geht. In diesen Schaltungssituationen ist es unerläßlich, Niedrigleck- Dioden (LLD) zur Verminderung des Leistungsverlustes zu benutzen, welcher sich in Dioden vom normalen Typ exzessiv auswirkt wegen des parasitären PNP Transistors, welcher angeregt ist und Strom auf das Substrat verliert. In diesem Fall erlaubt ebenfalls eine gemäß der vorliegenden Erfindung gemachte Vorrichtung, die Bipolarübergang- Transistoren vertikale NPN's und vertikale PNP's mit isoliertem Kollektor, CMOS Transistoren und LLD Dioden enthält Integration der gesamten Schaltung auf einem einzigen Chip.
Auf dem Gebiet von Schaltungen zur Steuerung von Anzeigen kann die Natur der zu steuernden Lasten äußerst verschieden sein während ein ziemlich hohes Niveau an Ausgangsspannung erfordert. Für diese Anwendungen kann eine gemäß der vorliegenden Erfindung gemachte Vorrichtung laterale CMOS Transistoren aufweisen für den Signalverarbeitungsabschnitt auf eine ausschließlich digitale Weise, während die Ausgangsstufe vorteilhafterweise mit komplementären vertikalen DMOS Transistoren hergestellt werden wird, die in der Lage sind, mit Ausgangsspannungen von etwa 40-50 Volt zu arbeiten.
Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen in Verbindung mit der Zeichnung. In dieser sind die Fig. 1-12 schematische vertikale Abschnitte, welche den allgemeinen Aufbau der Vorrichtung nach der vorliegenden Erfindung zueigen, in dem sie in einer Abfolge der Art und Weise erläutern, auf welche die verschiedenen Komponenten auf einem selben Substrat integriert werden können.
Die Serie der Fig. von 1 bis 12 ist beabsichtigt um, wenn auch in einer notwendig schematischen Weise, die Abfolge von Herstellungs-Stufen oder -operationen des Herstellungsverfahrens darzustellen, das Ziel der vorliegenden Erfindung ist, in dem nach und nach, durch eine Abfolge von vertikalen Abschnitten des zu bearbeitenden Wafers, gezeigt wird, wie die sieben verschiedenen Komponenten auf einem einzigen monolithischen Substrat implementiert werden. Die abgekürzten Bezeichnungen dieser Komponenten sind angezeigt am Fuß jeder Tafel von Zeichnungen in Korrespondenz zu den jeweiligen Regionen. Die Erläuterungen sind vereinfacht und verstehen sich ohne spezielle wohlbekannten Überlegungen wie z. B. optionale Einstellung-Ionenimplantationsoperationen, besonders Techniken zur Öffnung der Kontakte, etc; darüber hinaus werden die Diffusionen von Dotierungselementen in den diesbezüglichen Querschnitten als vollständig betrachtet, obwohl in der Praxis einige Diffusionen unterbrochen werden um andere Operationen des Ionenimplantierens oder Abscheidung aus der Gasphase auszuführen und nicht vollständig sein können bis zum Ende der nachfolgenden Wärmezyklen, denen die herzustellende Vorrichtung unterworfen ist. Um die Figuren nicht mit Symbolen zu überladen, insbesondere jene, die sich auf die letzten Herstellungsstufen beziehen, ist der Typ der elektrischen Leitfähigkeit der verschiedenen Regionen nicht wiederholt angezeigt für alle Bereiche oder Regionen des Einkristalls aus Halbleitermaterial. Wo dies nicht ausdrücklich angezeigt ist, kann der Typ der Leitfähigkeit einfach aus der Beobachtung der vorangegangenen Figuren abgeleitet werden, da die Serie der Figuren als eine Abfolge des "selben" Abschnitts des Wafers durch die verschiedenen Modifikationen verwirklicht ist, denen er während des Herstellungsverfahrens unterworfen ist.
Gemäß einer gegenwärtig bevorzugten Ausführungsform der Vorrichtung nach der vorliegenden Erfindung, ist das Startmaterial eine ≦ωτ100≦λτ-Scheibe oder Wafer aus p-- Silicium mit einem spezifischen Widerstand zwischen 1 und 5 Ω × cm eines Siliciumeinkristalls, der durch das Czochralski-Verfahren gewonnen wurde.
Nachdem weiter zum Oxidieren der Oberfläche des Wafers verfahren wurde, wird die erste Maskierungsoperation nach bekannten Techniken ausgeführt, welche die Abscheidung einer Schicht aus photoempfindlichem Material (gewöhnlich "photoresist" oder noch kürzer "resist" genannt) auf der Oberfläche vorsehen, Beleuchtung dieser Schicht durch die geeignete der im voraus vorbereiteten Masken für das Herstellungsverfahren (typischerweise gemacht mit einer Glasplatte auf welcher ein undurchsichtiges Material, z. B. Chrom abgeschieden wurde, zur Bestimmung der Gestalt oder des Profils der Flächen), und Beseitigung des photoempfindlichen Materials, welches nicht beleuchtet worden ist, wenn negatives Resist benutzt wird, oder umgekehrt, wenn ein positives Resist benutzt wird, zum Freilegen bzw. Belichten der zu bestimmenden Flächen auf der Oberfläche des Wafers.
Die Schicht aus Resist stellt auf Flächen, wo sie zurückbleibt, die Maske, d. h. das Maskierungsmaterial, für die technologische Operation dar, welche folgt, z. B. Implantation von Antimon-Ionen in den Silicium-Einkristall in Korrespondenz zu den unmaskierten Flächen und die nachfolgende Diffusions-Wärmebehandlung (ausgeführt nachdem die Schicht aus übrigem Resist beseitigt worden ist) bei ungefähr 1200°C für ungefähr 60 min. zur Bildung der sog. n⁺-Senkschichten. Solch eine Operation ist in Fig. 1 gezeigt, wo die Startscheibe aus p--Silicium mit 1 angezeigt ist und wo weiterhin die auf der Oberfläche des Siliciums vorgeformte Oxidschicht (SiO2), die photoresistente Maske (resist) angezeigt sind, wobei die Antimonatome implantiert und später in den Einkristall diffundiert werden.
Sukzessive wird eine neue Schicht aus Photoresist abgeschieden und derselben oben beschriebenen Technik folgend, wird die zweite Maske vorbereitet. Danach wird der maskierte Wafer einem Plasmaangriff unterworfen bis die Oxidschicht (SiO2) vollständig beseitigt ist in Korrespondenz zu den unmaskierten Flächen, die also den Einkristall freilegen.
Wie in Fig. 2 gezeigt, werden Borionen durch die diesbezüglichen Flächen implantiert, um die p-Senkschicht und die Bodenisolationen zu bilden.
Die Reste des Photoresist und des Oxids werden dann vollständig beseitigt durch einen Plasmaangriff und eine Schicht aus n--Silicium (ebenso bezeichnet mit 2 in den Figuren) mit einem spezifischen Widerstand vorzugsweise zwischen 1 und 3 Ω × cm und eine Dicke zwischen 9 und 11 Mikrometern wird epitaxial aufgewachsen auf der Oberfläche des Start-Einkristalls aus p--Silicium. Die Oberfläche wird dann oxidiert durch Behandlung bei einer Temperatur von ungefähr 920°C in Gegenwart von Wasserdampf bis zur Bildung einer Schicht aus Siliciumoxid (SiO2) von ungefähr 1500 Angström. Die dritte Maskierungsoperation wird dann ausgeführt gemäß derselben oben beschriebenen Technik, zur Bestimmung der Flächen durch welche Regionen aus p--Silicium gebildet werden zur Bildung der sog. p--Wannen (p-well), welche die Körperregionen für P-DMOS darstellen, die Senkenregionen für N-MOS und die Kollektorregionen für ICV PNP 3D (Isolated Collector-Vertikal- PNP-Triple-Diffused-Transistoren). Wie in Fig. 3 gezeigt, darf auf dem Borimplantat, welches vorzugsweise bei 80 KeV dergestalt ausgeführt wird, daß eine Gesamtanzahl von Verunreinigungen pro Einheitsfläche in dem Kristall von ungefähr Q = 1013 cm-2 erhalten wird, und nach dem das Resist, welches die Maske während der Borimplantation für die p--Wannen darstellt, beseitigt worden ist, eine kurze Wärmebehandlung aus partieller Diffusion ausgeführt werden. Nach dieser Diffusion wird eine Schicht aus Siliciumnitrid (Si3N4) mit einer Dicke von ungefähr 3000 Angström gewöhnlich aus der Dampfphase auf der Oberfläche des zu bearbeitenden Plättchens abgeschieden. Mit Hilfe einer vierten Maskierungsoperation werden die Flächen, welche zur Bildung der sukzessiven Diffusionen bestimmt sind, durch das Resist betimmt und ein Plasmaangriff wird ausgeführt, bis das Nitrid von den durch die Resist-Maske ungeschützten Flächen vollständig beseitigt ist. Nach diesen Operationen stellt sich der Abschnitt wie in Fig. 4 gezeigt dar.
Eine fünfte Maskierungsoperation, wie in Fig. 5 gezeigt, gefolgt von einem kurzen Angriff zur Beseitigung der Schicht aus SiO2, wählt der Wafer für die Phosphorimplantation vor bzw. schirmt es ab, wie nötig ist zur Verwirklichung der tiefen n⁺-Senker (-sinker) -diffusionen für den elektrischen Kontakt mit den jeweiligen n⁺-Senkschichten. Die Implantation wird ausgeführt bei 80 KeV dergestalt, daß in der diffundierten Region eine Gesamtanzahl von Verunreinigungen pro Einheitsfläche in dem Kristall von ungefähr Q = 1015 cm-2 erhalten wird. Gleichzeitig mit diesen Operationen, neben der Vorwahl für die Senker-Diffusionen, wählt man ebenso die Bildung dessen vor, was später eine tiefe n⁺-diffundierte Region werden wird, die wie eine kontinuierliche Wand gestaltet ist, aus elektrischem Kontakt und Abschirmung von der Anodenregion von der Struktur der Niedrigleck-Dioden (LLD). Eine sechste Maskierungsoperation, wie in Fig. 6 gezeigt, bereitet der Wafer für die Bor-Implantation vor, die notwendig ist zu Herstellung von tiefen p⁺-Diffusionen im Kontakt mit den p-Senkschichten und für die Dachisolationen. Die Bor-Implantation wird ausgeführt bei 40 KeV dergestalt, daß in der Region eine spezifische Ladung von ungefähr Q = 1015 cm-2 erhalten wird.
Gleichzeitig wird der Wafer aus Bor-implantiert in Korrespondenz zu einer Region, welche die anodische Region des p⁺-Siliciums der Niedrigleck-Diode (LLD) werden wird, die die Gestalt einer Wandregion annehmen wird, die im Inneren der n⁺-Wand-Region des Kontaktes und der Abschirmung angeordnet ist, zur Herstellung dessen die diesbezügliche Phosphor-Implantation in der vorangegangenen Operation bewirkt wurde.
Nach Beseitigung des Maskierungsresist wird eine dicke Schicht aus Feldoxid in den von dem Nitrid (Si3N4) nicht bedeckten Flächen aufgewachsen durch Behandlung bei etwa 1000°C in Gegenwart von Wasserdampf bis ein Wachstum der ursprünglichen Oxidschicht (SiO2) erhalten wird, das eine Dicke von wenigstens etwa 1 Mikrometer erreicht.
Die Diffusion der während der vorangegangenen Operationen implantierten Dotanten setzt sich fort mit Gewinnung der gewünschten Ausdehnung der p⁺-Isolationsregionen, der p-- Senken, der n⁺-Senker-Diffusionen und der p⁺-Anodenwand- Region der Struktur der Niedrigleck-Diode (LLD). Danach wird ein chemischer Angriff ausgeführt, um das Nitrid vollständig zu beseitigen und fortgesetzt , um das Siliciumoxid anzugreifen, bis das Silicium in den Flächen zwischen den von der dicken Schicht aus Feldoxid bedeckten Zonen freigelegt ist. Unter besonderen Bedingungen der Freiheit von Verunreinigungen, fährt man fort, um das Gatteroxid zu bilden durch Behandlung bei ungefähr 875°C in Gegenwart von Dampf unter Bildung einer Schicht aus Siliciumoxid aus (Gatteroxid) von ungefähr 700 Angström.
Am Ende solcher Behandlungen stellt sich der Abschnitt wie in Fig. 7 dar.
Wie es beobachtet werden kann, haben sich die Dachisolation- p⁺-Diffusionen mit den p-Boden-Isolationsdiffusionen verbunden, um die gewünschte Trennungswand zwischen den verschiedenen angrenzenden Komponenten zu bilden, die hergestellt werden. Ebenso haben sich die andere tiefen Diffusionen, d. h. die Senker-n⁺-Diffusionen des Kontaktes mit den n⁺-Senkschichten, die p⁺-Kontaktdiffusionen mit der p-Senkschicht, die p--Wannen-Regionen und die wandförmige p⁺-Anodenregion der LLD-Diode zur gleichen Zeit ausgedehnt, bis sie so beschaffene Abmessungen erreichen, daß sie im wesentlichen die gewünschte räumliche Konfiguration für die Tiefendiffusionsregionen bestimmen.
Was dann folgt, sind die Operationen der Abscheidung einer Schicht aus polykristallinem Silicium mit einer Dicke von ungefähr 4500 Angström aus der Dampfphase, der sukzessiven Dotierung der Schicht aus polykristallinem Silicium mit Phosphor, der Maskierung und des Angriffs im Plasma zur Beseitigung des polykristallinen Siliciums von den unmaskierten Flächen, der Beseitigung des Maskierungsresists und der oberflächlichen Oxidierung der ersten Schicht aus polykristallinem Silicium (I poly) mit Hilfe einer Behandlung bei ungefähr 1100°C in oxidierender Atmosphäre für ungefähr 20 Min.. Solch eine erste Schicht oder erstes Niveau poly, das ebenso Gatterpoly genannte wird insoweit als Teile eines solchen ersten Niveaus von poly ebensoviele Gatterelektroden der MOS Transistoren darstellen, die hergestellt werden.
Neben der Darstellung der Gatterelektroden der MOS Transistoren, kann das I-poly- in anderen Zonen der Oberfläche des Silicium-Plättchens bzw. -würfels zur Bildung von passiven Komponenten wie z. B. Kondensatoren und Widerständen benutzt werden. In der Tat ist es möglich, durch Wiederholen der Operationen der Abscheidung, Dotierung, Maskierung (wobei offensichtlich eine geeignete vorbereitete Maske benützt wird), und des sukzessiven Plasmaangriffs, eine zweite Schicht aus polykristallinem Siliciums (II-Poly) über I-poly zu lagern (welches wie schon gesagt, absichtlich an seiner Oberfläche oxidiert wurde) in Korrespondenz zu den Flächen wo Kondensatoren zu bilden sind, mit leicht reproduzierbaren und präzisen Kapazitätswerten durch Benützung der zwei Niveaus aus poly als Anker.
Vorzugsweise wird das I-poly, d. h. das Gatterpoly, mit Phosphor dergestalt dotiert werden, daß ein spezifischer Oberflächenwiderstand von ungefähr 30-40 Ω/ gewonnen wird, während das II-poly vorteilhafterweise mit einer geringeren Menge dotiert werden kann als das I-poly und/oder eine geringere Dicke dergestalt hat, um einen größeren Wert des spezifischen Flächenwiderstandes, vorzugsweise von 80 - 90 Ω/ bestimmen. Solch ein Mittel erlaubt vergrößerte Wahlmöglichkeiten bei Entwurf und Bildung von integrierten Widerständen.
Nach Vollendung dieser weiteren Operationen, wird der Abschnitt wie in Fig. 8 gezeigt, erscheinen und das Herstellungsverfahren setzt sich fort mit den Operationen zur Bildung der flachen Diffusionen in Korrespondenz zu den "aktiven" Regionen der verschiedenen Komponenten.
Mit Hilfe einer neuen Maskierungsoperation, bestimmt man die Flächen zur Bildung der n-Körperregionen der p-DMOS Transistoren, der Senken-Verstärkungsregionen der n-DMOS Transistoren, der Kollektor-Verstärkungsregionen der NPN Transistoren und der Basisregionen der ICV PNP 3D Transistoren. Das Oxid wird angegriffen, bis das Silicium in solchen Flächen freigelegt ist und sukzessive wird Phosphor bei 100 KeV implantiert durch solche freigelegte Flächen, um eine Gesamtanzahl von Verunreinigungen pro Einheitsfläche Q = 1013 cm-2 in der diffundierten Region des Festkörpers zu erhalten, wobei weiter verfahren wird mit einer Wärmebehandlung von Diffusion wie erläutert in Fig. 9 gezeigt.
Nachdem die Maske aus Resist beseitigt und die Oberfläche des Siliciums in den Flächen reoxidiert worden ist, die mit Phosphor während der vorangegangenen Herstellungsoperationen implantiert wurden, wird eine neuen Maskierungsoperation ausgeführt, welche von einer Bor-Implantationsoperation und Wärmebehandlung von Diffusion gefolgt wird zur Bildung von p-Regionen aus Körpern für N-DMOS Transistoren, der Verstärkung für den Anodenkontakt der Niedrigleck- Dioden, der Basis der NPN Transistoren, der Quelle und Senke von p-MOS Transistoren, der Quellen- und der Senkenverstärkung von p-DMOS Transistoren, der Emitter und der Verstärkungsregion des Kollektors von ICV PNP 3D Transistoren und der Verstärkung des Kontakts der Brunnen-Region der N-MOS Transistoren, wie in Fig. 10 gezeigt. Die Bor-Implantation findet statt bei 80 KeV zur Gewinnung einer Ladung von ungefähr Q = 5 × 1013 cm-2.
Mit Hilfe einer neuen Maskierungsoperation werden Flächen für die Bildung von ebensovielen flachen n⁺-Regionen des Kanalverschlusses der p-MOS Transistoren bezogen sind (angeordnet zwischen den p-Senken- und Quellen-Regionen und dem Feldoxid, das an diese Regionen angrenzt), der Verstärkung für den Körperkontakt der P-DMOS Transistoren, der Quellen- oder Senkenregionen der N-MOS Transistoren, der Quellen- und Senken-Verstärkungsregionen von N-DMOS Transistoren, des Emitters von NPN Transistoren und auch n⁺-Regionen des Kontakts, die auf den Kollektor von NPN Transistoren bezogen sind, auf die Basis von ICV PNP 3D Transistoren, auf die Anode und die Kathode von LLD-Dioden. Das Oxid wird angegriffen im Plasma, bis das Silicium in solchen Flächen freigelegt ist und sukzessive wird Arsen durch die freigelegten Flächen bei 50 KeV auf solche Weise implantiert, daß eine Ladung erhalten wird, die einer Gesamtanzahl von Verunreinigungen pro Einheitsfläche von ungefähr Q = 5 × 1015 cm-2 im Festkörper entspricht und es wird weiter verfahren, nachdem das Maskierungsresist beseitigt worden ist, mit einer Wärmebehandlung von Diffusion wie in Fig. 11 gezeigt.
Danach wird eine Isolierschicht auf der gesamten Oberfläche abgeschieden, vorzugsweise durch Abscheidung aus der Dampfphase einer ersten Schicht aus Siliciumoxid mit einer Dicke von ungefähr 5000 Angström und einer zweiten Schicht aus mit Phosphor und Bor dotiertem Siliciumoxid (gewöhnlich bekannt unter dem abgekürzten Symbol PBSG von Phosphor-Bor-Silicium-Glas), das eine Dicke von ungefähr 5000 Angström besitzt.
Eine neue Maskierungsoperation bestimmt die Flächen, wo ebensoviele Elektroden gebildet werden und ein nachfolgender Plasmaangriff der Isolationsschicht in Korrespondenz zu den unmaskierten Flächen bis zur Freilegung des unterliegenden Siliciums stellt die gewünschten Löcher her, durch welche die Elektroden gebildet werden (Öffnung der Kontakte).
Eine Schicht aus Metall wird dann abgeschieden mit Hilfe einer Sputter-Technik, vorzugsweise eine Legierung aus Al (99%)/Si (1%) und mit Hilfe einer neuen Maskierungsoperation wird das abgelagerte Metall angegriffen und vollständig von den unmaskierten Flächen beseitigt, wodurch auf diese Weise die verschiedenen Elektroden der verschiedenen integrierten Komponenten gebildet werden.
Fig. 12 zeigt den Abschnitt der Vorrichtung an diesem Punkt des Herstellungverfahrens. Die verschiedenen Elektroden der verschiedenen Komponenten werden durch die gewöhnlichen ausgezeichneten Buchstaben angezeigt.
Das Herstellungsverfahren sieht weiter eine Hitzebehandlung vor, die die Bildung einer Al/Si-Legierung an der Grenzfläche zwischen den Elektroden und dem Silicium begünstigt, vor, sowie die Abscheidung der Dampfphase einer letzten Isolationsschicht aus mit Phosphor dotiertem Siliciumoxid oder einer Isolationsschicht aus Siliciumnitrid und die Öffnung der Anschlußkontakte, d. h. der Flächen für die elektrischen Verbindungen der verschiedenen Leitungen der integrierten Schaltung, mit Hilfe von wenigstens einer weiteren Maskierungsoperation.
Die verschiedenen Regionen, welche in dem Einkristall aus Silicium gebildet werden zur Bildung der sieben integrierten Komponenten der Vorrichtung gemäß der vorliegenden Erfindung, haben im allgemeinen die folgenden Merkmale:
Es ist beabsichtigt, daß die Behandlungsbedingungen, ebenso wie die Werte der physikalischen Parameter der Regionen und der Schichten wo immer angezeigt durch die ganze Beschreibung hindurch, auf Bedingungen und Werte bezogen sind, die insbesondere bevorzugt werden gemäß einer Ausführungsform der Vorrichtung der vorliegenden Erfindung, welche das erwähnte Substratmaterial benützt. Daher sollten sie nicht als Begrenzungen der vorliegenden Erfindung verstanden werden.
Natürlich ist das Herstellungsverfahren der Vorrichtung gemäß der vorliegenden Erfindung beschrieben worden für den besonderen Fall, daß die integrierte Schaltung alle sieben verschiedenen Komponenten aufweist. Wie schon vorausgehend und insbesondere in Beziehung auf die Erläuterung einiger praktischer Beispiele der Benutzung von gemäß der vorliegenden Erfindung gemachten Vorrichtungen gesagt, ist in vielen Anwendungen die Gegenwart von allen sieben verschiedenen Komponenten nicht durch die Schaltung erforderlich, daher müssen die Vorrichtungen, die von der vorliegenden Erfindung vorgesehen sind, nicht notwendigerweise alle sieben Komponenten aufweisen, aber sie sind durch die Tatsache gekennzeichnet, daß anders als die Vorichtungen des Standes der Technik sie wenigstens einen vertikalen Bipolar-PNP- Übergangs-Transistor mit isoliertem Kollektor und einen vertikalen Bipolar-NPN-Übergang-Transistor oder eine Niedrigleck-Diode zusammen mit wenigstens einem lateralen P-MOS oder N-MOS Transistor oder einem vertikalen N-DMOS oder P-DMOS Transistor aufweisen.

Claims (13)

1. Halbleitervorrichtung mit einer Mehrzahl von Schaltungskomponenten, die auf einem einzigen monolithischen Substrat aus Halbleitermaterial gebildet sind und ein halbleitendes Substrat mit einem geringen Dotierungsniveau einer Verunreinigung eines ersten Typs von Leitfähigkeit und eine epitaxiale Schicht von geringem Dotierungsniveau einer Verunreinigung eines zweiten Typs von Leitfähigkeit aufweisen, dadurch gekennzeichnet, daß die Vorrichtung wenigstens einen vertikalen PNP-Bipolarübergang- Transistor mit isoliertem Kollektor und einen vertikalen NPN-Bipolarübergang-Transistor und/oder eine Niedrigleck-Diode zusammen mit wenigstens einer weiteren Komponente aufweist, die zu der Gruppe gehört, welche aus lateralen P-MOS und N-MOS Transistoren sowie vertikalen N-DMOS und P-DMOS Transistoren besteht.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitermaterial-Substrat von geringem Dotierungsniveau eine Scheibe aus p--Einkristall-Silicium ist, das mit Bor dotiert ist und einen spezifischen Widerstand zwischen 1 und 5 Ω × cm besitzt, daß die epitaxial aufgewachsene Schicht aus n--Silicium besteht, das mit Antimon dotiert und einen spezifischen Widerstand zwischen 1 und 3 Ω × cm und eine Dicke zwischen 9 und 11 Mikrometern besitzt, wobei die Gatterelektroden des MOS Transistors aus polykristallinem Silicium betehen.
3. Vorrichtung nach Anspruch 1, gekennzeichnet durch wenigstens ein Exemplar von jeder der Schaltungskomponenten, die zu der Gruppe gehören, welche aus vertikalen NPN- und PNP-Bipolarübergang-Transistoren, lateralen CMOS Transistoren und vertikalen N-DMOS und P-DMOS Transistoren besteht.
4. Vorrichtung nach Anspruch 1, gekennzeichnet durch wenigstens ein Exemplar von jeder der Schaltungskomponenten, die zu der Gruppe gehören, welche aus vertikalen NPN- und PNP-Bipolarübergang-Transistoren, Niedrigleck- Dioden und lateralen CMOS Transistoren besteht.
5. Verfahren zur Herstellung einer Halbleitervorrichtung, die eine Mehrzahl von Schaltungskomponenten aufweist, welche auf einem einzigen Substrat gebildet werden und zu der Gruppe gehören, die aus lateralen P-MOS Transistoren und lateralen N-MOS Transistoren (CMOS), vertikalen p-DMOS Transistoren, vertikalen N-DMOS Transistoren, vertikalen NPN Transistoren, vertikalen PNP Transistoren mit isoliertem Kollektor und Niedrigleckübergang-Dioden (LLD) besteht, gekennzeichnet durch die folgenden Schritte:
  • (A) Bilden von n⁺-Senkschichten auf einem p--Einkristall- Siliciumsubstrat in Korrespondenz zu den Flächen wo die P-MOS, N-DMOS, P-DMOS, NPN und PNP Transistoren und die LLD Diode zu bilden sind, einer Senkschicht aus p-Silicium in Korrespondenz zu der Fläche wo die N-MOS Transistoren zu bilden sind und einer p-Silicium-Senkschicht, die den n⁺-Senkschichten überlagert ist, in Korrespondenz zu den Flächen wo die P-DMOS und PNP Transistoren und die LLD Dioden zu bilden sind, von Boden-Isolationsregionen aus p-Silicium um die Senkschichten und mit Abstand von denselben und epitaxiales Aufwachsen einer Schicht aus n--Silicium;
  • (B) dünnes Oxidieren der gesamten Oberfläche der Vorrichtung und Bilden, durch Implantation von Bor-Ionen und nachfolgender Hitzebehandlung von partieller Diffusion, von Wannen aus p--Silicium in Korrespondenz zu den Flächen, wo die N-MOS, P-DMOS und PNP Transistoren zu bilden sind;
  • (C) Abscheiden einer Schicht aus Siliciumnitrid auf den aktiven Flächen der Schaltungskomponenten, die hergestellt werden;
  • (D) Bestimmen der Flächen und Implantieren von Phosphor- Ionen für tiefe n⁺-Diffusionen zum Bilden von Kontaktregionen mit den n⁺-Senkschichten und einer Region der Anodenabschirmung von den LLD-Dioden;
  • (E) Bestimmen der Flächen und Implantieren von Bor- Ionen für tiefe p⁺-Diffusionen zum Bilden von Dachisolations-Regionen, Anodenregionen der LLD- Diode und Kontaktregionen mit den p-Silcium-Senkschichten;
  • (F) Aufwachsen einer oberflächlichen Schicht aus Oxid in den Flächen, die nicht von der Nitridschicht bedeckt sind, um eine dicke Feldoxid-Isolationstruktur zu bilden, Fortsetzung der Ausdehnung durch Diffusion von den p--Wannenregionen bis zum Verschmelzen mit dem oberen Teil der Senkschichten, Diffundieren der Phosphor- und Bor-Ionen, die während der vorangegangenen Stufen (D und E) implantiert wurden und Angreifen des Oxids und des Nitrids, bis das Nitrid und die dünne Schicht aus Oxid darunter vollständig beseitigt sind und Freilegen der Oberfläche des Siliciums;
  • (G) Bildung einer Schicht aus Gatteroxid auf den freigelegten Flächen des Siliciums, Bildung eines ersten Niveaus (Gatter) polykristallinen Siliciums wenigstens in Korrespondenz zu den Gatterelektroden- Flächen der CMOS und DMOS Transistoren;
  • (H) Bestimmung der Flächen, Implantieren Phosphor-Ionen und Wärmebehandlung zum Diffundieren von n-Körper- Regionen der P-DMOS Transistoren, von Basisregionen der PNP Transistoren und von Senkenregionen der N-DMOS-Transistoren
  • (I) Bestimmen der Flächen, Implantieren von Bor-Ionen und Wärmebehandlung zum Diffundieren von p-Körper- Regionen der N-DMOS Transistoren, von Basisregionen der NPN-Transistoren, von Quellen- und Senken-Regionen der P-MOS Transistoren und von Emitter-Regionen der PNP Transistoren;
  • (J) Bestimmen der Flächen, Implantieren von Arsen-Ionen und Wärmebehandlung zum Diffundierem von flachen n⁺-Regionen des Kanalverschlusses der P-MOS Transistoren und des Körperkontakts der P-DMOS Transistoren, der Quellen- und Senken-Regionen der N-MOS Transistoren und der Quelle und des Kontakts der Senke der N-DMOS Transistoren, des Emitters der NPN Transistoren und der Kontaktregionen, die sich auf die Kollektorregionen der NPN Transistoren beziehen, auf die Basisregionen der PNP Transistoren, auf die Anoden- und auf die Kathoden-Regionen der LLD-Dioden;
  • (K) Abscheiden einer Isolationsschicht, Bestimmen der Flächen, Öffnen der Löcher in der Isolationsschicht in Korrespondenz zu den bestimmten Flächen und Bilden auf den Flächen von Elektroden der Quelle und Senke der CMOS und DMOS Transistoren, von Basis, Emitter und Kollektor der NPN und PNP Transistoren und der Anode und der Kathode der LLD-Dioden.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß dnach Vollendung von Stufe (G) das erste Niveau aus polykristallinem Silicium oberflächlich oxidiert wird und ein zweites Niveau aus polykristallinem Silicium über das oberflächlich oxidierte erste Niveau aus polykristallinem Silicium gebildet wird, wenigstens auf Flächen, wo passive Schaltungskomponenten zu bilden sind.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß vierzehn verschiedene Masken in ebensovielen Maskierungsoperationen zur Flächenbestimmung benützt werden.
8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das p--Siliciumssubstrat eine Scheibe mit kristallographischer Orientierung ≦ωτ100≦λτ ist, die einen spezifischen Widerstand zwischen 1 und 5 Ω × cm besitzt.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die epitaxial aufgewachsene n--Siliciumschicht einen spezifischen Widerstand zwischen 1 und 3 Ω × cm besitzt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die p--Wannenregionen des Siliciums eine Gesamtanzahl von Verunreinigungen pro Einheitsfläche in dem Festkörper zwischen 8 × 1012 und 2 × 1013 cm -2 besitzen.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die n-Silicium-Regionen in Korrespondenz zu den aktiven Regionen N-DMOS, P-DMOS und PNP Transistoren, welche bei Stufe (H) des Verfahrens nach Anspruch 5 ausgebildet wurden, eine Gesamtanzahl von Verunreinigungen pro Einheitsfläche in dem Festkörper zwischen 1 × 1013 und 3 × 1013 cm-2 aufweisen.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die p-Silicium-Regionen in Korrespondenz zu den aktiven Regionen der N-DMOS, NPN, P-MOS und PNP Transistoren, welche bei der Stufe (i) des Verfahrens nach Anspruch 5 gebildet wurden, eine Gesamtanzahl von Verunreinigungen pro Einheitsfläche in dem Festkörper zwischen 4 × 1013 und 7 × 1013 cm-2 besitzen.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die n⁺-Silicium-Regionen, welche bei der Stufe (J) des Verfahrens nach Anspruch 5 gebildet wurden, eine Gesamtanzahl von Verunreinigungen pro Einheitsfläche in dem Festkörper zwischen 1015 und 1016 cm-2 besitzen.
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IT2077986U IT210852Z2 (it) 1986-01-30 1986-01-30 Dispositivo monolitico a semiconduttore contenente transistori bipolari a giunzione, transitori cmos e dmoscomplementari e diodi a bassa perdita.

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SE (1) SE502803C2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3831264A1 (de) * 1987-09-15 1989-03-30 Samsung Semiconductor Tele Verfahren zur herstellung eines bicmos-halbleiters

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374840A (en) * 1989-04-25 1994-12-20 Matsushita Electronics Corporation Semiconductor device with isolated transistors
JPH0618255B2 (ja) * 1984-04-04 1994-03-09 株式会社東芝 半導体装置
USRE34025E (en) * 1987-02-13 1992-08-11 Kabushiki Kaisha Toshiba Semiconductor device with isolation between MOSFET and control circuit
IT1232930B (it) * 1987-10-30 1992-03-10 Sgs Microelettronica Spa Struttura integrata a componenti attivi e passivi inclusi in sacche di isolamento operante a tensione maggiore della tensione di rottura tra ciascun componente e la sacca che lo contiene
US5262846A (en) * 1988-11-14 1993-11-16 Texas Instruments Incorporated Contact-free floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates
JP2509690B2 (ja) * 1989-02-20 1996-06-26 株式会社東芝 半導体装置
JPH0817179B2 (ja) * 1989-03-14 1996-02-21 株式会社東芝 半導体装置およびその製造方法
JPH0348459A (ja) * 1989-04-26 1991-03-01 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
FR2647959B1 (fr) * 1989-06-02 1991-09-20 Sgs Thomson Microelectronics Procede de fabrication simultanee de transistors mos a canal n et de transistors bipolaires verticaux pnp
IT1235843B (it) * 1989-06-14 1992-11-03 Sgs Thomson Microelectronics Dispositivo integrato contenente strutture di potenza formate con transistori ldmos complementari, strutture cmos e pnp verticali con aumentata capacita' di supportare un'alta tensione di alimentazione.
USRE37424E1 (en) * 1989-06-14 2001-10-30 Stmicroelectronics S.R.L. Mixed technology integrated device comprising complementary LDMOS power transistors, CMOS and vertical PNP integrated structures having an enhanced ability to withstand a relatively high supply voltage
US4979001A (en) * 1989-06-30 1990-12-18 Micrel Incorporated Hidden zener diode structure in configurable integrated circuit
FR2650439B1 (fr) * 1989-07-27 1991-11-15 Sgs Thomson Microelectronics Circuit integre vdmos/logique comprenant une diode
US5045492A (en) * 1989-09-25 1991-09-03 Allegro Microsystems, Inc. Method of making integrated circuit with high current transistor and CMOS transistors
IT1239497B (it) * 1990-03-29 1993-11-03 Sgs Thomson Microelectronics Disposizione circuitale per prevenire fenomeni di innesto in transistori pnp verticali con collettore isolato
US5116777A (en) * 1990-04-30 1992-05-26 Sgs-Thomson Microelectronics, Inc. Method for fabricating semiconductor devices by use of an N+ buried layer for complete isolation
US5229308A (en) * 1990-04-30 1993-07-20 Xerox Corporation Bipolar transistors with high voltage MOS transistors in a single substrate
US5057446A (en) * 1990-08-06 1991-10-15 Texas Instruments Incorporated Method of making an EEPROM with improved capacitive coupling between control gate and floating gate
US5272098A (en) * 1990-11-21 1993-12-21 Texas Instruments Incorporated Vertical and lateral insulated-gate, field-effect transistors, systems and methods
US5296393A (en) * 1990-11-23 1994-03-22 Texas Instruments Incorporated Process for the simultaneous fabrication of high-and-low-voltage semiconductor devices, integrated circuit containing the same, systems and methods
US5429959A (en) * 1990-11-23 1995-07-04 Texas Instruments Incorporated Process for simultaneously fabricating a bipolar transistor and a field-effect transistor
WO1992014262A1 (en) * 1991-02-01 1992-08-20 Sierra Semiconductor Corporation Semiconductor structure and method for making same
US5188972A (en) * 1991-02-01 1993-02-23 Sierra Semiconductor Corporation Method for making bipolar transistor by self-aligning the emitter to the base contact diffusion
US5273926A (en) * 1991-06-27 1993-12-28 Texas Instruments Incorporated Method of making flash EEPROM or merged FAMOS cell without alignment sensitivity
US5204541A (en) * 1991-06-28 1993-04-20 Texas Instruments Incorporated Gated thyristor and process for its simultaneous fabrication with high- and low-voltage semiconductor devices
JPH05226589A (ja) * 1992-02-17 1993-09-03 Mitsubishi Electric Corp Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法
JP3226053B2 (ja) * 1992-06-03 2001-11-05 富士電機株式会社 半導体装置の製造方法
US5648281A (en) * 1992-09-21 1997-07-15 Siliconix Incorporated Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate
US5374569A (en) * 1992-09-21 1994-12-20 Siliconix Incorporated Method for forming a BiCDMOS
US5439842A (en) * 1992-09-21 1995-08-08 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5328866A (en) * 1992-09-21 1994-07-12 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
EP0657995B1 (de) 1993-12-07 1999-10-13 STMicroelectronics S.r.l. Ausgangstufe mit Transistoren von unterschiedlichem Typ
US5356822A (en) * 1994-01-21 1994-10-18 Alliedsignal Inc. Method for making all complementary BiCDMOS devices
US5885880A (en) * 1994-09-19 1999-03-23 Sony Corporation Bipolar transistor device and method for manufacturing the same
US5610079A (en) * 1995-06-19 1997-03-11 Reliance Electric Industrial Company Self-biased moat for parasitic current suppression in integrated circuits
US6236084B1 (en) * 1998-06-01 2001-05-22 Seiko Instruments Inc. Semiconductor integrated circuit device having double diffusion insulated gate field effect transistor
JP3317345B2 (ja) * 1999-07-23 2002-08-26 日本電気株式会社 半導体装置
US6372595B1 (en) 1999-12-03 2002-04-16 Legerity, Inc. Lateral bipolar junction transistor with reduced parasitic current loss
US6445058B1 (en) * 1999-12-03 2002-09-03 Legerity, Inc. Bipolar junction transistor incorporating integral field plate
JP4376516B2 (ja) * 2000-10-19 2009-12-02 クォンタム セミコンダクター リミテッド ライアビリティ カンパニー Ｃｍｏｓと一体化されたヘテロ接合ホトダイオードの製造方法
US6911694B2 (en) * 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device
JP2003017603A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
US8816443B2 (en) * 2001-10-12 2014-08-26 Quantum Semiconductor Llc Method of fabricating heterojunction photodiodes with CMOS
JP2003234423A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体装置及びその製造方法
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US7019377B2 (en) * 2002-12-17 2006-03-28 Micrel, Inc. Integrated circuit including high voltage devices and low voltage devices
CN1324680C (zh) * 2002-12-26 2007-07-04 上海贝岭股份有限公司 Pmos管解决cslic1b01集成电路失效的方法
JP4437388B2 (ja) * 2003-02-06 2010-03-24 株式会社リコー 半導体装置
DE10351014B4 (de) * 2003-10-31 2008-06-05 Infineon Technologies Ag Diodenstruktur und integrale Leistungsschaltanordnung mit Low-Leakage-Diode
US7772653B1 (en) * 2004-02-11 2010-08-10 National Semiconductor Corporation Semiconductor apparatus comprising bipolar transistors and metal oxide semiconductor transistors
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US7544558B2 (en) * 2006-03-13 2009-06-09 Bcd Semiconductor Manufacturing Limited Method for integrating DMOS into sub-micron CMOS process
FR2948243B1 (fr) 2009-07-17 2011-10-07 Valeo Equip Electr Moteur Pont redresseur de courant pour alternateur polyphase et alternateur polyphase comportant un tel pont
US8796767B1 (en) * 2011-06-06 2014-08-05 Maxim Integrated Products, Inc. Low-noise, high-gain semiconductor device incorporating BCD (bipolar-CMOS-DMOS) technology
US9214457B2 (en) 2011-09-20 2015-12-15 Alpha & Omega Semiconductor Incorporated Method of integrating high voltage devices
JP2013187263A (ja) * 2012-03-06 2013-09-19 Canon Inc 半導体装置、記録装置及びそれらの製造方法
US9722041B2 (en) 2012-09-19 2017-08-01 Vishay-Siliconix Breakdown voltage blocking device
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2541161A1 (de) * 1974-09-19 1976-04-01 Western Electric Co Verfahren zur herstellung monolithischer komplementaerer transistoren
US4054899A (en) * 1970-09-03 1977-10-18 Texas Instruments Incorporated Process for fabricating monolithic circuits having matched complementary transistors and product
EP0118326A1 (de) * 1983-01-28 1984-09-12 Rhone-Poulenc Chimie Stabile amphotere Latices aus konjugierten Dienen
EP0068945B1 (de) * 1981-06-16 1985-01-23 Thomson-Csf Mit isoliertem Gate fieldeffektgesteuerter bipolarer Transistor
US4546370A (en) * 1979-02-15 1985-10-08 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
US4225877A (en) * 1978-09-05 1980-09-30 Sprague Electric Company Integrated circuit with C-Mos logic, and a bipolar driver with polysilicon resistors
DE3029553A1 (de) * 1980-08-04 1982-03-11 Siemens AG, 1000 Berlin und 8000 München Transistoranordnung mit hoher kollektor-emitter-durchbruchsspannung
JPS57162359A (en) * 1981-03-30 1982-10-06 Toshiba Corp Semiconductor device
DE3361832D1 (en) * 1982-04-19 1986-02-27 Matsushita Electric Ind Co Ltd Semiconductor ic and method of making the same
US4441249A (en) * 1982-05-26 1984-04-10 Bell Telephone Laboratories, Incorporated Semiconductor integrated circuit capacitor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4054899A (en) * 1970-09-03 1977-10-18 Texas Instruments Incorporated Process for fabricating monolithic circuits having matched complementary transistors and product
DE2541161A1 (de) * 1974-09-19 1976-04-01 Western Electric Co Verfahren zur herstellung monolithischer komplementaerer transistoren
US4546370A (en) * 1979-02-15 1985-10-08 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
EP0068945B1 (de) * 1981-06-16 1985-01-23 Thomson-Csf Mit isoliertem Gate fieldeffektgesteuerter bipolarer Transistor
EP0118326A1 (de) * 1983-01-28 1984-09-12 Rhone-Poulenc Chimie Stabile amphotere Latices aus konjugierten Dienen

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3831264A1 (de) * 1987-09-15 1989-03-30 Samsung Semiconductor Tele Verfahren zur herstellung eines bicmos-halbleiters

Also Published As

Publication number Publication date
NL8700242A (nl) 1987-08-17
NL193918B (nl) 2000-10-02
SE502803C2 (sv) 1996-01-15
FR2593640B1 (fr) 1990-11-30
GB2186117A (en) 1987-08-05
SE8700351D0 (sv) 1987-01-29
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NL193918C (nl) 2001-02-05
GB2186117B (en) 1989-11-01
FR2593640A1 (fr) 1987-07-31
US4887142A (en) 1989-12-12
SE8700351L (sv) 1987-07-31
GB8701769D0 (en) 1987-03-04

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