DE3855775T2 - Integrierte Schaltung mit kombinierten komplementären bipolaren und MOS-Transistoren auf gemeinsamem Substrat und Verfahren zu ihrer Herstellung - Google Patents

Integrierte Schaltung mit kombinierten komplementären bipolaren und MOS-Transistoren auf gemeinsamem Substrat und Verfahren zu ihrer Herstellung

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Description

    Hintergrund der Erfindung
  • Diese Erfindung betrifft im allgemeinen Haibleiterbauelemente und insbesondere eine verbesserte Einrichtung und ein Verfahren zum Schaffen von integrierten, komplementär-bipolar- und komplementär-MOS-Bauelementen in einer integrierten Schaltung. Wie im folgenden verwendet soll sich der Ausdruck "CBICMOS" auf integrierte komplementär-bipolar und komplementär-MOS-Bauelemente beziehen.
  • MOS-Bauelemente (MOSFETS) und bipolare Bauelemente haben wünschenswerte aber verschiedene Charakteristika. Die Wafer, Masken und Prozeßsequenzen zur Bildung von MOS- und Bipolar- Bauelementen sind im allgemeinen verschieden. Prozeßstrukturen zum Bilden komplementärer MOS-Bauelemente (CMOS) auf demselben Halbleiterwafer sind im Stand der Technik wohl bekannt. Außerdem sind Prozesse und Strukturen zur Bildung von BIMOS- Bauelementen, d.h. CMOS- und NPN-Bipolar-Bauelementen auf demselben Wafer bekannt. Andere Prozesse und Strukturen zur Bildung komplementärer (NPN und PNP) bipolarer Bauelemente auf demselben Wafer sind ebenfalls bekannt. Allerdings sind im Stand der Technik zufriedenstellende Prozesse und Strukturen zur Bildung komplementärer MOS- und komplementärer bipolar- Bauelemente (CBICMOS) auf demselben Wafer nicht bekannt. Es ist insbesondere schwierig, CBICMOS-Bauelemente auf demselben Wafer räumlich ökonomisch und auf prozesskompatible Weise zu bilden. Ein Erfordernis nach integrierten CBICMOS-Bauelementen besteht nach wie vor aufgrund des großen Vorteils, daß solche Bauelemente eine Implementierung komplexer integrierter Schaltungen, die mit hoher Geschwindigkeit und niedriger Leistung betreibbar sind, schaffen.
  • Auf den Seiten 3558-3561 des IBM Technical Disclosure Bulletin Band 28, Nr.8, Januar 1986 ist eine integrierte Bipolar- und CMOS-Schaltung offenbart, in welcher sich die Basis und die Senke anstelle getrennter Elemente dieselbe Diffusion teilen.
  • Die japanische Patentanmeldung Nr. JP-A-61121354 beschreibt ein Integrieren eines isolierten Gatetransistors vom komplementären Typ und eines bipolaren Transistors auf demselben Substrat. Die Struktur umfaßt eine tiefe Furche, die mit Polysilicium zur Isolierung eines NMOS- und eines PMOS- Transistors gefüllt ist, aufweist.
  • Die japanische Patentanmeldung Nr. JP-A-60141018 offenbart eine integrierte bipolare CMOS-Hybridschaltung.
  • Demgemäß ist eine Aufgabe der vorliegenden Erfindung, eine verbesserte Einrichtung und ein Verfahren zu schaffen, um komplementäre bipolare und komplementäre MOS-Bauelemente auf einem gemeinsamen Substrat vorzusehen, wobei die Bauelemente auf räumlich ökonomische Weise integriert sind.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine verbesserte Einrichtung und ein Verfahren zur Bildung von CBICMOS-Bauelementen auf einem gemeinsamen Substrat durch eine gemeinsame Sequenz von Masken und Prozeßschritten zu schaffen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine verbesserte Einrichtung und ein Verfahren zur Bildung von CBICMOS-Bauelementen auf einem gemeinsamen Substrat zu schaffen, wobei die Bauelemente vom N- und P-Typ lateral isoliert sind, aber so angeordnet sind, daß sie sofort durch eine einzelne Leiterschicht miteinander verbindbar sind.
    • Zusammenfassung der Erfindung
  • Die vorangegangenen und andere Aufgaben und Vorteile werden geschaffen durch die Struktur und das Verfahren der vorliegenden Erfindung, wie sie in Anspruch 1 bzw. 4 definiert sind.
  • Die Quelle des MOS-Transistors in jedem Bereich ist vorzugsweise auf einen Kollektorkontakt in demselben Bereich verkürzt, und die Senke eines jeden MOS-Transistors ist vorzugsweise mit der Basis des bipolaren Transistors in demselben Bereich gekoppelt oder integriert. Ein erster Leiter wird vorzugsweise verwendet, um die Gates des ersten und des zweiten MOS-Transistors miteinander zu verbinden, ein zweiter Leiter verbindet die Emitter des ersten und des zweiten bipolaren Transistors, und ein dritter Leiter verbindet die integrierte Basis-Senke in dem ersten Bereich mit der integrierten Basis-Senke in dem zweiten Bereich. Der erste Leiter bildet vorzugsweise einen Eingang und der dritte Leiter bildet vorzugsweise einen Ausgang. Mehrfache Eingänge werden beispielsweise als Dualeingangs-NOR-Gatter, dadurch erhalten, daß parallele MOS-Eingangsbauelemente (beispielsweise P-Kanal) in einem Bereich und serielle MOS-Eingangsbauelemente (beispielsweise N-Kanal) in dem anderen Bereich vorgesehen werden, und wobei beispielsweise das Gate von jedem N- Kanalbauelement mit dem Gate eines entsprechenden P-Kanal- Bauelementes verbunden werden, wobei jedes derartige N-P-Paar einen Eingang bildet.
  • Die oben beschriebene und andere Strukturen werden gebildet durch Schaffen eines Substrats mit einem ersten und zweiten Halbleiterbereich, die durch eine laterale dielektrische Isolationswand voneinander getrennt sind, wobei der erste und der zweite Halbleiterbereich intrinsisch oder von einem leicht dotierten ersten Leitfähigkeitstyp sind und sich zur Halbleiteroberfläche erstrecken, wobei der erste Bereich einen etwas stärker dotierten ersten Abschnitt des ersten Leitfähigkeitstyps, getrennt von der Oberfläche, aufweist und der zweite Bereich einen stärker dotierten ersten Abschnitt eines entgegengesetzten zweiten Leitfähigkeitstyps, getrennt von der Oberfläche, aufweist; dann in beliebiger Reihenfolge
  • (i) Bilden eines zweiten Abschnitts vom zweiten Typ, der sich zur Oberfläche erstreckt, in dem zweiten Bereich und (ii) Lokalisieren von zweiten und dritten Abschnitten des ersten Typs in dem ersten Bereich, in Kontakt mit dem ersten Abschnitt des ersten Bereichs und sich zur Oberfläche erstreckend und durch einen Teil des ersten Bereichs voneinander getrennt, und eines dritten Abschnitts vom ersten Typ in dem zweiten Bereich, in Kontakt mit dem ersten Abschnitt des zweiten Bereichs und sich zur Oberfläche erstreckend, wobei, wenn der erste und der zweite Abschnitt intrinsisch sind, der zweite und dritte Abschnitt des ersten Bereichs und der dritte Abschnitt des zweiten Bereichs durch Dotieren geschaffen werden, wobei, wenn der erste und der zweite Bereich vom ersten Typ sind, der zweite und dritte Abschnitt des ersten Bereichs und der dritte Abschnitt des zweiten Bereichs entsprechend ein Teil des ersten und zweiten Bereichs sind; Bilden, sowohl im ersten als auch im zweiten Bereich von vierten und fünften voneinander räumlich getrennten Abschnitten vom zweiten Typ, die sich zu der Oberfläche erstrecken, wobei der fünfte Abschnitt eines jeden Bereichs von dem ersten Abschnitt eines jeden Bereichs durch einen Teil des dritten Abschnitts eines jeden Bereichs getrennt ist; Bilden, sowohl in dem ersten als auch in dem zweiten Bereich, von sechsten und siebten voneinander räumlich getrennten Abschnitten des ersten Typs, die sich zu der Oberfläche erstrecken, wobei sich in dem ersten Bereich der sechste und der siebte Abschnitt in den Teil des ersten Bereichs erstrecken, wodurch der zweite und der dritte Abschnitt des ersten Bereichs getrennt werden, und wobei sich im zweiten Bereich der sechste und der siebte Abschnitt in den zweiten Abschnitt des zweiten Bereichs erstrecken; und Schaffen eines ersten Leiters auf oder über der Oberfläche, der den fünften Abschnitt des ersten Bereichs und den siebten Abschnitt des zweiten Bereichs verbindet, und eines zweiten Leiters, der den fünften Abschnitt des zweiten Bereichs und den siebten Abschnitt des ersten Bereichs miteinander verbindet.
  • Die Isolationseinrichtung ist vorzugsweise durch das Ätzen eines Grabens in dem Substrat zwischen dem ersten und dem zweiten Abschnitt und durch Füllen des Grabens mit einem Material, das den ersten und den zweiten Abschnitt des Substrats elektrisch isoliert, ausgebildet.
  • In einer bevorzugten Ausführungsform werden der zweite und der dritte Abschnitt des ersten Bereichs und der dritte Abschnitt des zweiten Bereichs gleichzeitig entweder durch Dotieren gebildet, wobei der erste und der zweite Bereich anfänglich aus intrinsischem Material gebildet sind, oder als Teil des ersten und zweiten Bereichs, wobei diese Bereiche anfänglich aus leicht dotiertem Material des ersten Typs gebildet sind. Es ist weiterhin vorteilhaft, sowohl den vierten als auch den fünften Abschnitt in sowohl dem ersten als auch dem zweiten Bereich gleichzeitig auszubilden. Zusätzlich ist es vorteilhaft, sowohl den sechsten als auch den siebten Abschnitt von sowohl dem ersten als auch dem zweiten Bereich gleichzeitig auszubilden. Die Isolationswand wird vorzugsweise vor Bildung der zweiten Abschnitte geschaffen.
  • Ein vollständigeres Verständnis der vorliegenden Erfindung zusammen mit weiteren Vorteilen derselben kann aus der folgenden Beschreibung, in Zusammenhang mit den beigefügten Zeichnungen, erlangt werden.
    • Kurze Beschreibung der Zeichnungen
  • Fig. 1A ist ein elektrisches Schaltungsschema einer Einzeleingangs-CBICMOS-Schaltung und Fig. 1B ist ein elektrisches Schaltungsschema einer Dualeingangs- CBICMOS-Schaltung.
  • Fig. 2 zeigt einen vereinfachten Querschnitt durch einen Abschnitt eines Halbleitersubstrats, das die Einzeleingangs-CBICMOS-Schaltung aus Fig. 1A gemäß der vorliegenden Erfindung enthält.
  • Fig. 3A-J zeigen vereinfachte Querschnittsansichten, die ähnlich zu Fig. 2 sind, allerdings verschiedene Herstellungsstufe darstellen.
  • Fig. 3K ist eine Querschnittsansicht, ähnlich zu der in Fig. 3J, allerdings gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
  • Fig. 4 zeigt in vereinfachter schematischer Draufsicht eine Zusammensetzung der verschiedenen Maskenöffnungen, die in den Querschnitten in den Fig. 3A-J dargestellt sind.
  • Fig. 5A-B sind Draufsichten, ähnlich zu Fig. 4, die allerdings weiter vereinfacht sind und die Leiter zeigen, die zur Zwischenverbindung verschiedener Bereiche der Bauelementquerschnitte der Fig. 2 und 3J-K gemäß zwei Ausführungsformen der vorliegenden Erfindung verwendet werden.
  • Fig. 6A ist eine Draufsicht, ähnlich zu der in Fig. 5B, und Fig. 6b ist eine Querschnittsansicht, ähnlich zu der in Fig. 2, allerdings für eine Dualeingangs-CBICMOS Schaltung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • Detaillierte Beschreibung der Zeichnungen
  • Die CBICMOS-Strukturen und Prozesse der vörliegenden Erfindung werden in bezug auf die Bauelementebereiche bestimmter Leitfähigkeitstypen beschrieben. Dies soll allerdings lediglich zur Erklärung dienen und nicht beschränkend sein. Der Fachmann wird erkennen, daß z.B. die Bauelemente und Schaltungen vom entgegengesetzten Typ durch Ändern von N in P und umgekehrt in den verschiedenen Figuren und Beschreibungen aufgebaut werden können. Der Fachmann wird außerdem erkennen, daß, obwohl bestimmte Kombinationen von P und N dargestellt sind, basierend auf der hierin gegebenen Lehre andere Kombinationen von P und N, die mit den Aufgaben der Implementierung von CBICMOS-Schaltungen konsistent sind, ebenfalls verwendet werden können.
  • Die Fig. 1A-B zeigen elektrische Schaltungsschemata von einer Einzeleingangs-CBICMOS-Anordnung (Schaltung 20) und einer Dualeingangs-CBICMOS-Anordnung (Schaltung 20'). Die Schaltung 20 in Fig. 1A umfaßt einen Eingang 30, einen P-Kanal-MOSFET 22, einen N-Kanal-MOSFET 24, einen NPN-Bipolartransistor 26, einen PNP-Bipolartransistor 28, einen Ausgang 32, eine Stromschiene 34 und eine Erdungsschiene 36. Die gestrichelten Umrißlinien 42, 44 zeigen, wie die Komponenten der Schaltung 20 innerhalb zwei isolierter Halbleiterbereiche gruppiert sind. Diese Gruppierung innerhalb der isolierten Halbleiterbereiche 42, 44 verhindert die Wechselwirkung zwischen den nah benachbart integrierten Bauelementen, die ein Latch-up und andere Schwierigkeiten bewirken würde.
  • Die Schaltung 20' von Fig. 1B ist ähnlich der Schaltung 20 aus Fig. 1A aufgebaut, allerdings für zwei Eingänge ausgelegt. Dieselben Bezugszeichen werden für dieselben Komponenten verwendet. Die Schaltung 20' hat einen zusätzlichen P- Kanaltransistor 22' parallel mit dem Transistor 22 und einen zusätzlichen N-Kanaltransistor 24' in Reihe mit dem Transistor 24. Die Gates der P- und N-Kanalbauelemente sind in Paaren gekoppelt, wobei die Gates des ersten P-N-Paars (d.h. 22, 24) den Eingang 30 bilden und die Gates des zweiten P-N-Paars (d.h. 22', 24') den zweiten Eingang 30' bilden. Die gestrichelten Umrißlinien 42', 44' zeigen, wie die Komponenten der Schaltung 20' in isolierten Halbleiterbereichen gruppiert sind. In beiden Schaltungen sind der N-Kanal-MOSFET oder die MOSFETS mit den PNP-Bauelementen gruppiert, und der P-Kanal- MOSFET oder die MOSFETS sind mit den NPN-Bauelementen gruppiert. Die Schaltung von Fig. lB liefert ein NOR-Gatter mit zwei Eingängen. Der Fachmann wird erkennen, daß basierend auf der hierin gegebenen Lehre die NOR-Gatterschaltung mit zwei Eingängen lediglich als Beispiel dienen soll und daß Gates mit mehr als zwei Eingängen und anderen logischen Funktionen mit zwei oder mehr Eingängen ebenfalls implementiert werden können.
  • Fig. 2 ist ein vereinfachter Querschnitt eines Abschnitts eines Halbleiterwafers oder Chips gemäß der vorliegenden Erfindung, der zeigt, wie verschiedene Bauelementebereiche vorgesehen sind, um die Schaltung 20 aus Fig. 1A zu implementieren. Ein Substrat 40 aus beispielsweise P&supmin;-Silicium oder einem anderen Halbleiter hat einen ersten Bereich 42 und einen zweiten Bereich 44, welche von lateralen bzw. seitlichen Isolationswänden 70-72 umgeben und getrennt sind. Die Isolationswände 70-72 schaffen eine seitliche elektrische Isolation der Bereiche 42 und 44 von dem Rest des Substrats 40. Obwohl das Substrat 40 herkömmlicherweise ein Einkristallwafer ist, ist dies nicht erforderlich. Es ist lediglich notwendig, daß die Bereich 42, 44 aus hinreichend kristalliner Qualität sind, um zu ermöglichen, daß aktive Bauelemente darin aufgebaut werden, und der Rest des Substrats 40 kann aus beliebigem Material sein. Isolationswände oder Einrichtungen 70-72 sind herkömmlicherweise aus einem Dielektrikum, so daß die Isolationsbereiche 42, 44 (und die darin enthaltenen Bauelementebereiche) voneinander und von anderen interferierenden Bauelementbereichen, die in naher Umgebung in oder auf dem Substrat 40 seitlich außerhalb der Bereiche 42, 44 vorgesehen sind, isoliert sind.
  • Im Bereich 42 weist das P&supmin;-Substrat 40 einen N&spplus;-Bereich 47 auf, der von der Bauelementoberfläche getrennt ist. Der N&spplus;-Bereich 47 dient als vergrabener Kollektorkontakt für den NPN- Transistor 26, der durch die Bereiche 64 (Emitter), 56 (Basis) und 52 (Kollektor) gebildet ist. Der Abschnitt des Bauelementebereichs 42 über der vergrabenen Schicht 47 besteht aus N&supmin;-Bereichen 51, 52, die optional durch einen im wesentlichen intrinsischen (Pi) Bereich 49 getrennt sind. N&supmin;- Bereiche 51, 52 können kreuzen. P-Bereiche 54, 56 sind vorgesehen, die sich in den Pi-Bereich 49 und die N&supmin;-Bereiche 51, 52 erstrecken. P-Bereiche 54, 56 bilden entsprechend die Quelle und die Senke des P-Kanalbauelements 22 aus Fig. 1A. Der P-Kanal ist zwischen den P-Bereichen 54, 56 und unter dem Gate 76' gebildet. Der P-Kanal kann entweder in dem Pi-Bereich 49 oder in dem kombinierten N&supmin;-Bereich 51, 52 lokalisiert sein, wobei der Pi-Bereich 49 fehlt oder zum Teil in jedem liegt. Ein P-Bereich 56 dient außerdem als Basis des NPN- Transistors 26. N&spplus;-Bereiche 64, 65 sind, wie gezeigt, im Bereich 42 vorgesehen. Der N&spplus;-Bereich 64 dient als Emitter des NPN-Transistors 26 und der N&spplus;-Bereich 65 dient als Kollektorkontakt für den Kollektor 52 des Transistors 26. Der Kollektorbereich 52 kontaktiert die vergrabene Schicht 47. Der N&supmin;-Bereich 51 verbindet die vergrabene Schicht 47 und den Kollektorkontaktbereich 65.
  • Im Bereich 44 weist das P&supmin;-Substrat 40 einen P-Bereich 57 auf, der von der Bauelementoberfläche beabstandet ist. Der P- Bereich 57 dient als Kollektor und vergrabene Schicht für den bipolaren PNP-Transistor 28, der durch die Bereiche 55 (Emitter), 53 (Basis) und 57 (Kollektor) gebildet ist. Der Abschnitt des Bereichs 44 über der P-Schicht 57 umfaßt einen N&supmin;-Bereich 53, einen P&supmin;-Bereich 59 und einen Pi-Bereich 50. Obwohl der Pi-Bereich 50 als in dem Bereich 44 zwischen den Bereichen 53 und 59 liegend dargestellt ist, ist dies nicht wesentlich. Der N&supmin;-Bereich 53 und der P&supmin;-Bereich 59 können sich direkt schneiden. Der N&supmin;-Bereich 53 dient als Basis des PNP- Transistors 28.
  • P-Bereiche 55, 60 sind in dem Bereich 44 vorgesehen. Der P- Bereich 55 ist zwischen dem N&supmin;-Bereich 53 lokalisiert, um als Emitter des PNP-Transistors 28 zu dienen, und der P-Bereich 60 ist innerhalb des P&supmin;-Bereichs 59 lokalisiert, um als Kollektorkontakt für den Transistor 28 zu dienen. Der P&supmin;- Bereich 59 verbindet den Kollektorkontaktbereich 60 mit der vergrabenen Schicht und dem Kollektor 57. N&spplus;-Bereiche 62, 63 sind wenigstens teilweise innerhalb des P&supmin;-Bereichs 59 lokalisiert und dienen entsprechend als Quelle und Senke des N-Kanaltransistors 24. Der N-Kanal des Transistors 24 erstreckt sich zwischen der N&spplus;-Quelle 62 unter einem Gate 86' zur N&spplus;-Senke 63.
  • Obwohl die Bereiche 46, 47, 52, 53, 55, 56 und 57 so dargestellt sind, daß sie die Isolationswand 71 schneiden, ist es für einen Fachmann offensichtlich, daß sie davon getrennt sein können. Dies erhöht allerdings den Bereich, der durch die resultierende Struktur eingenommen wird. Analog ist es, obwohl der Bereich 64 so dargestellt ist, daß er von der Isolationswand 71 getrennt ist, für den Fachmann klar, daß das eingenommene Gebiet etwas verringert werden kann, wenn man erlaubt, daß der Bereich 64 die Wand 71 schneidet. Dies ist so aufgrund der verringerten Ausrichtungstoleranz, wenn die Maskenkanten für solche Bereiche über der Isolationswand lokalisiert werden.
  • Fig. 2 zeigt außerdem die Zwischenverbindungen, welche die Elemente, die innerhalb der Bereiche 42, 44 des Substrats 40 vorgesehen sind, koppelt, um so die Schaltung 20 zu implementieren. Eine Leitung 74 schließt den Quellenbereich 54 und den Kollektorkontakt 65 kurz und verbindet beide mit der Stromschiene 34. Leitungen 76, 86 verbinden die Gates 76', 86' miteinander und mit dem Eingang 30. Leitungen 78, 84 verbinden die Basis/Senke 56 im Bereich 42 mit der Basis/Senke 53, 63 im Bereich 44. Leitungen 80, 82 verbinden die Emitter 64 und 65 miteinander und mit dem Ausgang 32. Eine Leitung 88 schließt die Quelle 62 und den Kollektorkontakt 60 kurz und verbindet sie mit der Erdungsschiene 36. Für den Fachmann ist es offensichtlich, daß die Beschreibung der Leitungen 34 und 36 als Verbindung zu Strom bzw. Erde beliebig ist, da jede Leitung als Referenz oder Stromleitung für elektrische Zwecke verwendet werden kann, wobei die andere der entgegengesetzten Funktion dient.
  • Die Fig. 3A-J in Zusammenhang mit Fig. 4 stellen dar, wie die CBICMOS-Struktur und die Schaltung von Fig. 2 gemäß einer ersten Ausführungsform gebildet wird. Die Fig. 3A-J sind Querschnitte, ähnlich zu Fig. 2, zeigen aber verschiedene Herstellungsstufen. Fig. 4 ist eine Draufsicht, welche die Überlagerung der Maskenöffnungen, die zur Herstellung der Struktur der Fig. 2 und 3J verwendet werden, zeigt. Dieselben Maskenöffnungen sind im Querschnitt in den Fig. 3A-J dargestellt. Aus Gründen eines bequemen Verständnisses von Fig. 4 sind die Umrißlinien der Isolationswände 70-72 als stark ausgezogene Linien und die anderen Maskenöffnungen als leicht ausgezogene oder gepunktete Linien dargestellt.
  • Bezug nehmend auf Fig. 3A wird das Substrat 40 zweckmäßigerweise mit einer P-Schicht 45 versehen. Während das Substrat 40 als P dargestellt ist, ist dies zwar zweckmäßig aber nicht erforderlich. Die P-Schicht 45 ist durch epitaxiales Wachstum oder thermische Diffusion oder Ionenimplantation oder eine Kombination daraus gebildet. Thermische Diffusion hat sich als geeignet erwiesen, aber jede andere Methode kann ebenfalls verwendet werden. Eine Maskierung ist für diesen Schritt nicht erforderlich.
  • Eine Maske 90 mit einer Öffnung 90A wird verwendet und der N&spplus;- Bereich oder die vergrabene Schicht 47 wird durch die Öffnung 90A (Fig. 3B und 4) gebildet. Eine geeignete Einrichtung kann zur Bildung der Schicht oder des Bereichs 47 verwendet werden. Sowohl Diffusion als auch Ionenimplantation sind geeignet. Die Maske 90 kann aus einem allgemein im Stand der Technik verwendeten Maskenmaterial bestehen und zur Maskierung gegen das Dotiermittel, das zur Bildung der Schicht 47 verwendet wird, geeignet sein. Derartige Materialien und Dotierstoffe sind dem Fachmann wohl bekannt.
  • Die Schicht 47 ist als hinreichend dünn dargestellt, damit sie sich nicht durch die Schicht 45 erstreckt, so daß das Substrat 40 kontaktiert wird. Der Abschnitt 46 der P-Schicht 45 verbleibt unter der N&spplus;-Schicht 47, dies ist allerdings nicht wesentlich. Wie in Fig. 2 gezeigt, kann die Schicht 47 direkt das P&supmin;-Substrat 40 kontaktieren. Außerdem, wie der Fachmann basierend auf der hier gegebenen Beschreibung erkennen wird, kann das Substrat 40 getrennt dotiert werden, um einen Bereich 57 vom P-Typ in dem Substrat 40 im Bereich 44 und einen Bereich 47 vom N-Typ im Substrat 40 im Bereich 42 und in anderer Reihenfolge zu bilden. Dies gibt ebenfalls die in Fig. 2 dargestellte Anordnung. Allerdings ist dies weniger zweckmäßig als die oben beschriebene Prozedur. Es ist lediglich wichtig, daß eine vergrabene Schicht vom N-Typ im Bereich 42 und eine vergrabene Schicht vom P-Typ im Bereich 44 vorhanden ist, um den Kollektorkontaktwiderstand in diesen Bereichen zu verringern. Dies ermöglicht außerdem, daß die Kollektorkontakte lateral an einander gegenüberliegenden Enden der isolierten Bereiche und der Emitter lokalisiert sind. Dies führt zu einem kompakten Layout.
  • Die Maske 90 wird entfernt und die Halbleiterschicht 48 auf dem Substrat 40 über den vergrabenen Schichten 47, 57 gebildet (Fig. 3C). Die Schicht 48 ist vorteilhafterweise im wesentlichen eine intrinsische Schicht oder vom leicht dotierten N-Typ, beispielsweise N&supmin;. Die Fig. 2, 3D-J und 6B zeigen die Anordnung, in der die Schicht 48 im wesentlichen intrinsisch ist, im folgenden als "Pi"-Schicht bezeichnet, d.h. ursprünglich ohne eine signifikante Menge an einem die Leitfähigkeit ändernden Dotierstoff gebildet ist. Da ein Bißchen eines die Leitfähigkeit ändernden Dotierstoffs, wenn auch nur in sehr kleiner Menge, nicht vermeidbar ist, ist es genauer zu sagen, daß, wenn die Schicht 48 intrinsisch sein soll, die Menge an dem die Leitfähigkeit ändernden Dotierstoff in Schicht 48 (und in den Bereichen 49, 50, die daraus gebildet werden, siehe beispielsweise Fig. 2) hinreichend niedrig sein sollte, so daß die Pi-Schicht 48 (und die Bereiche 59, 50) eine niedrigere Dotierstoffkonzentration haben als die vergrabenen Schichten 47, 57, die bereits unter der Schicht 48 gebildet worden sind, und als die Bereiche 51, 52, 53 und 59, die nachfolgend in den Abschnitten 49, 50 der Schicht 48 gebildet werden (Fig. 2). Die Fig. 3K stellt die Situation dar, in der die Schicht 48 N ist. In diesem Fall sollte die Schicht 48 leichter dotiert sein als die Bereiche 47, 59, 54-56 und 62-65.
  • Isolationswände 70, 71, 72 werden, wie in den Fig. 3D und 4 dargestellt, unter Verwendung einer Maske 92 mit Öffnungen 92A-C geschaffen. Die Maskenöffnungen 92A-C sind als stark ausgezogene Linien in Fig. 4 dargestellt. Obwohl es zweckmäßig ist, die Isolationswände 70-72 zu diesem Zeitpunkt zu bilden, können sie auch zweckmäßigerweise zu beliebiger Zeit nach Bildung der Epi-Schicht 48 (Fig. 3C) gebildet werden.
  • Die Isolationswände 70-72 werden zweckmäßigerweise mittels Ausätzen und dielektrischem Wiederauffüllen, das im Stand der Technik wohl bekannt ist, gebildet. Es kann jede geeignete Technik verwendet werden. Die Isolationswände 70-72 teilen die Schicht 45 in einen Abschnitt 46 in dem Bereich 42 und einen Abschnitt 57 in dem Bereich 44 und teilen die Pi-Schicht 48 in einen Abschnitt 49 im Bereich 42 und einen Abschnitt 50 im Bereich 44. Es ist vorteilhaft, daß die Isolationswände 70-72 von der Oberfläche aus in wenigstens die P-Schicht 45 dringen, und sie können durch die P-Schicht 45 in das Substrat 40 dringen. Ein Stoppen der Isolationswände 70-72 in der P- Schicht 45 ist dahingehend vorteilhaft, daß das Erfordernis eines Vorsehens von Kanalstoppern unter den Isolationswänden 70-72, wie es erforderlich wäre, wenn sie durch die Schicht 45 in das leichter dotierte Substrat 40 treten würden, nicht erforderlich ist.
  • Eine Maske 94 mit Öffnungen 94A wird verwendet (Fig. 3E und 4). Der P&supmin;-Bereich 59 wird in dem Bereich 50 der Schicht 48 in dem Bereich 44 in Kontakt mit der P-Schicht 57 gebildet. Eine Ionenimplantation ist ein vorteilhaftes Verfahren hierfür, aber jede geeignete Dotiertechnik kann hierfür dienen. Der Bereich 42 verbleibt bedeckt und gegenüber dem zur Bildung des Bereichs 59 verwendeten Dotierstoffs geschützt.
  • Wenn die Schicht 48 intrinsisch ist, wird eine Maske 96 mit Öffnungen 96A-B verwendet und in Zusammenhang mit im Stand der Technik wohl bekannten Dotiereinrichtungen verwendet, um die N&supmin;-Bereiche 51, 52 und den Bereich 53 in der Schicht 48 in den Bereichen 42 bzw. 44 zu bilden (siehe Fig. 3F und 4). Eine Ionenimplantation ist ein vorteilhaftes Dotierverfahren, andere Dotierverfahren, die im Stand der Technik wohl bekannt sind, können allerdings auch verwendet werden. Es ist vorteilhaft, daß die Bereiche 51, 52, 53 gleichzeitig während eines einzelnen Dotierschritts und unter Verwendung einer einzelnen Maske mit mehreren Öffnungen gebildet werden.
  • Wenn die Schicht 48 N&supmin; ist, ist eine Maskenschicht 96 nicht erforderlich. Pi-Bereiche 49, 50 sind nicht vorhanden. N&supmin;- Bereiche 51, 52 laufen zusammen und stellen lediglich den Abschnitt der Schicht 48 im Bereich 42 dar. Der N&supmin;-Bereich 53 ist lediglich der Abschnitt der Schicht 48, der im Bereich 44 nach der Bildung des P&supmin;-Bereichs 59 verbleibt.
  • Die Schritte, die in den Fig. 3E und 3F dargestellt sind, können in beliebiger Reihenfolge durchgeführt werden.
  • Es ist wichtig, daß, den Schritten 3E oder 3F folgend, eine dielektrische Schicht 97 auf der Oberfläche der Struktur an den Orten, die unter den Gates 76', 86' liegen (Fig. 3G und 4) vorhanden ist. Eine dielektrische Schicht 97 kann zu jeder Zeit nach Fertigstellung der Schicht 48 oder gerade vor Bildung der Gates 76' und 86' gebildet werden. Obwohl die Schicht 97 als die Oberfläche kontinuierlich bedeckend darstellt ist, ist dies nicht erforderlich. Die Schicht 97 soll das Gatedielektrikum der MOSFETS bilden und muß lediglich in den Bereichen vorhanden sein, in denen die Gates gebildet werden sollen. Sie kann außerdem anderswo vorhanden sein, dies ist allerdings nicht wesentlich. Die Schicht 97 unter den Gates 76', 86' ist typischerweise in dem Dickenbereich von 0,01-0,1 Mikrometer, wobei 0,016, 0,025 und 0,04 Mikrometer typische Werte sind. Im allgemeinen werden dünnere Gatedielektrika bei Bauelementen mit feinerer Linienbreite verwendet.
  • Die Gates 76' und 86' werden mit im Stand im Technik wohl bekannten Mitteln gebildet. Polysilicium ist ein geeignetes Material für die Gates 76', 86', allerdings kann jedes leitende Material, das in der Lage ist, die nachfolgenden Prozeßschritte zu überstehen, verwendet werden. Beispiele für andere geeignete Materialien sind Metalle und Intermetalle und insbesondere leitende Silicide und Nitride. Die Gates 76' und 86' werden zweckmäßigerweise durch Deposition einer im wesentlichen gleichförmigen Leiterschicht und dann mittels einer Maske, wobei das umgebende Material mit Ausnahme der Abschnitte 76', 86' weggeätzt wird, gebildet. Der Maskenumriß zur Herstellung der Gates 76' und 86' ist als gepunktete Linie in Fig. 4 gezeigt. Die Gates 76' und 86' können sich, wie in Fig. 4 angedeutet, über die Isolationswände 70-72 erstrecken, dies ist allerdings nicht wesentlich. Die Gates 76', 86' sollten dick genug sein, um als Maske für nachfolgende Dotierschritte, wie im folgenden erklart wird, zu dienen. Dicken in dem Bereich von 0,2 bis 0,5 Mikrometer sind geeignet, wobei ungefähr 0,35 Mikrometer vorteilhaft sind, allerdings können auch andere Dicken, abhängig von der Konduktanz und der erforderlichen Maskenfähigkeit, verwendet werden. Ein Fachmann wird verstehen, wie diese Dicken zu variieren sind.
  • Eine Maske 98 mit Öffnungen 98A-B wird nach Bildung der Gates 76', 86' an einer Stelle über dem Dielektrikum 97 (Fig. 3G und 4) verwendet. Unter Verwendung der Kombination der Öffnungen 98A-B und der durch die Gates 76' und 86' geschaffenen Blockierung, werden P-Bereiche 54, 56 im Bereich 42 und P- Bereiche 55, 60 im Bereich 44 geschaffen. Es ist vorteilhaft, daß alle vier Bereiche 54, 55, 56, 60 gleichzeitig in einem Maskierungs- und Dotierungsschritt geschaffen werden. Eine Ionenimplantation ist ein vorteilhaftes Verfahren zur Bildung der Bereiche 54, 55, 56 und 60, allerdings können andere, im Stand der Technik wohl bekannte Verfahren, ebenfalls verwendet werden.
  • Eine Maske 99 mit Öffnungen 99A-C wird verwendet (Fig. 3H und 4) und N&spplus;-dotierte Bereiche 62, 63 werden im Bereich 44 und N&spplus;- dotierte Bereiche 64, 65 im Bereich 42, vorzugsweise gleichzeitig, gebildet. Eine Ionenimplantation ist ein bevorzugtes Dotierverfahren, allerdings können andere, im Stand der Technik wohl bekannte Verfahren, ebenfalls verwendet werden. An diesem Punkt sind abgesehen von Aktivierungssschritten, die internen Bauelementebereiche für die CBICMOS-Struktur und -Schaltung fertiggestellt.
  • Eine dielektrische Schicht 100 (Fig. 31) wird durch im Stand der Technik wohl bekannte Mittel geschaffen, und sie kann aus mehreren Schichten oder Bereichen, die während früherer Prozeßstufen geschaffen wurden und in nachfolgenden Maskierschritten belassen worden sind, geschaffen werden. Eine Schicht 100 passiviert die Oberfläche und isoliert elektrisch die Zwischenverbindungen der Halbleiter mit Ausnahme von den Stellen, an denen ein Kontakt erwünscht ist. Sie sollte hinreichend dick und aus einem Material sein, das für diesen Zweck geeignet ist. Solche Materialien sind im Stand der Technik wohl bekannt. Beispielsweise sind Dicken in dem Bereich von 0,4 bis 1,0 Mikrometer von aufgebrachtem Oxid oder Glas geeignet, wobei ungefähr 0,6 Mikrometer vorteilhaft sind, dickere oder dünnere Schichten allerdings ebenfalls verwendet werden können, solange die Leiter, die zur Kopplung der verschiedenen Bauelementeabschnitte verwendet werden von dem Substrat isoliert sind, mit Ausnahme dort, wo eine Verbindung erwünscht ist.
  • Kontaktöffnungen und leitende Kontakte 74', 76", 78', 80', 82', 84', 86" und 88' werden, wie in den Fig. 3J und 4 gezeigt, vorgesehen, um Kontakte zu den verschiedenen dotierten Bereichen der Struktur herzustellen. Es ist vorteilhaft, daß die Kontaktmetallisierung auch die Bauelement-Elemente miteinander verbindet, um die erwünschte Schaltung zu implementieren. Die Begriffe "Metall" und "Metallisation", wie sie hier verwendet werden, sollen im allgemeinen aufleitende Materialien, einschließlich beispielsweise Halbleiter, Intermetalle und Zusammensetzungen verweisen, und nicht nur auf Metalle beschränkt sein. Die Metallisation kann ein einzelnes Material oder eine Zusammensetzung sein. Außerdem kann eine Mehrschichtanordnung verwendet werden, beispielsweise dort, wo ein erstes Metall zur Bildung eines Kontakts zu verschiedenen Halbleiterbereichen erwünscht ist und ein anderes überlagertes Metall zur Zwischenverbindung der Halbleiterbereiche erwünscht ist, um die erwünschte Schaltung zu bilden.
  • Fig. 3K zeigt eine Querschnittsansicht, die der in Fig. 3J ähnlich ist, mit der Ausnahme, daß die Schicht 48 anfänglich nicht intrinsisch sondern N&supmin; ist. Pi-Bereiche 49, 50 sind nicht vorhanden. N&supmin;-Bereiche 51 und 52 laufen zusammen und stellen den Abschnitt der N&supmin;-Schicht 48 zwischen den Isolationswänden 70-71 im Bereich 42 dar. N -Bereiche 53 stellen den Abschnitt der Schicht 48 zwischen den Isolationswänden 71-72 dar, welche nicht gegendotiert worden sind, um den P&supmin;-Bereich 59 zu bilden. Für den Fachmann ist es offensichtlich, daß basierend auf der hierin gegebenen Beschreibung die Herstellungssequenz zur Bildung der Struktur der Fig. 3K dieselbe wie in den Fig. 3A-J ist, mit der Ausnahme, daß, da die Schicht 48 und die Bereiche 51, 52, 53 bereits N sind, die Maske 96 mit den Öffnungen 96A-B nicht wesentlich ist und weggelassen werden kann. Wenn es allerdings erwünscht ist, die Leitfähigkeit der Bereiche 51, 52, 53 zu erhöhen, dann können die Maske 96 und die korrespondierenden N-Dotierschritte beibehalten werden.
  • Die Fig. 5A-B zeigen Draufsichten auf zwei Bauelementetopologien und Metallisationsanordnungen zur Ausbildung der Schaltung 20 gemäß verschiedener Ausführungsformen der vorliegenden Erfindung. Die Fig. 5A-B sind der Fig. 4 ähnlich, allerdings wurden aus Gründen der Einfachheit nur die Maskenöffnungen für die Isolationswände (stark ausgezogene Linien), die Gates (gepunktete Linien) und die Kontaktöffnungen (stark ausgezogene Linien) gezeigt. In den Fig. 5A-B werden dieselben Bezugszeichen wie in den vorangegangenen Figuren für dieselben Bereiche oder Verbindungen gezeigt, so daß die verschiedenen Teile der Fig. 5A-B zu den Bauelementebereichen und Verbindungen, die in den Querschnitten in den Fig. 2 und 3J-K gezeigt sind, in bezug gesetzt werden können. Die schraffierten Bereiche in den Fig. 5A-B zeigen die Topologie der Zwischenverbindungen (schematisch in Fig. 2 dargestellt) zur Implementierung der Schaltung 20 aus den Bauelement-Elementen in den Fig. 2 und 3J-K.
  • Fig. 5A entspricht genau der Anordnung der Fig. 2 und 3J dahingehend, daß die Bereiche 42 und 44 in Fig. 5A Seite an Seite auf dieselbe Weise, wie in den Fig. 2 und 3J dargestellt, angeordnet sind. Die schraffierten Zwischenverbindungen in Fig. 5A zeigen, daß die Schaltung 20 unter Verwendung einer einzelnen Metallschicht implementiert werden kann, wobei alle Verbindungen an einer einzigen Kante der Struktur (untere Seite in Fig. 5A) und einige an beiden Kanten, beispielsweise die Schienen 34, 36, vorhanden sind. In Fig. 5A sind die Schienen 34, 36 und entsprechende Kontaktbereiche 74', 88' an einander gegenüberliegenden (beispielsweise linksseitigen und rechtsseitigen) Enden der CBICMOS-Struktur lokalisiert.
  • Fig. 5B zeigt eine andere Ausführungsform, in der der Bereich 44 um einhundertachtzig Grad gedreht und entlang des Bereichs 42 plaziert worden ist, so daß Kontaktbereiche 74' und 88', Kontaktbereiche 78' und 84', Kontaktbereiche 80' und 82', und die Gates 76' und 86' nebeneinander in Reihe liegen und über dazwischenliegenden Isolationswänden zueinander benachbart sind. Dies schafft eine kompakte Struktur mit weiterer Verschaltungsflexibilität, wie durch die schraffierten Bereiche angezeigt. Eingabe und Ausgabe laufen nun kontinuierlich über die Struktur, so daß sie entweder von der Oberseite oder der Unterseite zugänglich sind.
  • Wenn das Layout für eine komplexe integrierte Schaltung erstellt wird, können die Anordnungen der Fig. 5A-B alternativ verwendet werden, in Abhängigkeit davon, welche Leitungen (d.h. Strom und Erde oder Eingabe und Ausgabe) an welcher Kante erwünscht sind und/oder welche kontinuierlich durch die Struktur laufen sollen. Diese Flexibilität ermöglicht es insbesondere kompakte komplexe Schaltungen unter Verwendung der integrierten CBICMOS-Anordnung und des Prozesses der vorliegenden Erfindung zu realisieren.
  • Die Fig. 6A-B zeigen eine weitere Ausführungsform der vorliegenden Erfindung, in der eine Schaltung mit zwei Eingängen, beispielsweise ein NOR-Gatter dargestellt ist. Basierend auf der hierin gegebenen Beschreibung ist es für einen Fachmann offensichtlich, wie die Prinzipien der vorliegenden Erfindung verwendet werden können, um Schaltungen zu implementieren, die eine beliebige Anzahl von Eingängen und Ausgängen haben und eine Vielfalt von logischen Funktionen liefern
  • Fig. 6A ist eine ähnliche Darstellung wie Fig. 5B und die Fig. 6B ist eine ähnliche Darstellung wie Fig. 2 und 3J-K, wobei allerdings die Schaltung 20' von Fig. 1B implementiert wird. Dieselben Bezugszeichen sind verwendet worden, um dieselben Bereiche zu bezeichnen. Die Fig. 6A-B unterscheiden sich von den Fig. 5B und 2, 3J-K dahingehend, daß zusätzliche Transistoren 22' und 24' vorgesehen und wie in Fig. 1B gezeigt miteinander verbunden worden sind.
  • Der Transistor 22' ist parallel zu dem Transistor 22. Er wird dadurch implementiert, daß ein zusätzliches Gate 761' und ein Gatekontakt 761", analog zu dem Gate 76' und dem Gatekontakt 76" geschaffen wird, welche in dem Bereich 42, wie in Fig. 6A gezeigt ist, lokalisiert sind. Der Quellen- und Senkenbereich des Transistors 22', der mit dem Gate 761' assoziiert ist, sind mit dem Quellen- und Senkenbereich 54, 56 für das Gate 76' gemeinsam ausgebildet, wobei sie hinter den Bereichen 54, 56 in Fig. 68 lokalisiert sind und sich vertikal entlang des Gates 761' in Fig. 6A erstrecken.
  • Der Transistor 24' ist in Reihe mit dem Transistor 22 vorgesehen. Er ist dadurch implementiert, daß ein zusätzlicher N&spplus;-Bereich 621, der gleichzeitig mit dem Bereich 62 gebildet wird, im Bereich 44, wie in den Fig. 6A-B gezeigt, vorgesehen ist, und von den Bereichen 62 und 63 durch Abschnitte des P- Bereichs 59 getrennt ist. Der Bereich 62 dient als Quelle des Transistors 24, der Bereich 621 dient als Senke des Transistors 24 und als Quelle des Transistors 24' und der Bereich 63 dient als Senke des Transistors 24'. Außerdem ist ein zusätzliches Gate 861', wie in den Fig. 6A-B gezeigt, vorgesehen.
  • Die Fig. 6A-B zeigen wie die verschiedenen Bauelementebereiche miteinander verbunden sind, um die Schaltung 20' mit einer einzelnen Metallisierungsschicht zu implementieren. Keine zusätzlichen Prozeßschritte sind erforderlich, um die Bauelementebereiche und Zwischenverbindungen für die Schaltung 20' zu schaffen. Die Schaltung 20' wird in den Fig. 6A-B unter Verwendung derselben Bauelementeintegrationsanordnungen von Fig. 2, 3J-K und 5A-B für die Schaltung 20, implementiert. Eine besonders kompakte Struktur mit flexiblen Verdrahtungsfähigkeiten wird erhalten. Es ist für den Fachmann offensichtlich, daß diese Prinzipien verwendet werden können, um kompakte integrierte CBICMOS-Strukturen für andere Schaltungen herzustellen.
  • Weitere Prozeßschritte können hinzugefügt werden, um die Bauelementecharakteristika zu verfeinern. Beispielsweise können die Kanalbereiche unter den Gates durch Implantation oder andere Mittel dotiert werden, um den Schwellwert der N- und P-Kanaltransistoren auf die erwünschten Werte einzustellen. Mittel zur Durchführung derartiger Dotierungen sind im Stand der Technik wohl bekannt.
  • Typische Schichtdimensionen und Bauelementebereichscharakteristika werden im folgenden dargestellt. Die Schicht 45 und der Bereich 57 haben vorzugsweise einen Flächenwiderstand im Bereich von 50-500 Ohm pro Quadrat, wobei ungefähr 200 Ohm pro Quadrat bevorzugt sind. Andere Schichtwiderstandswerte können für die Schicht 45 und den Bereich 57 verwendet werden. Wenn es beispielsweise erwünscht ist, die Dotierung in dem Bereich 57 über die, die durch die P-Schicht 45 geschaffen wird, zu erhöhen, kann dies beispielsweise durch ein maskiertes Implantat am Ort der Schicht 44 vor Bildung der Epi-Schicht 48 erreicht werden.
  • Die Schicht 48 hat zweckmäßigerweise eine Dicke in dem Bereich von ungefähr 0,8 bis 3,0 Mikrometer, wobei ungefähr 1,2 Mikrometer Dicke bevorzugt sind. Allerdings können auch andere Dicken für die Schicht 48 verwendet werden. Die Schicht 48 ist vorzugsweise intrinsisch (d.h. im wesentlichen frei von die Leitfähigkeit ändernden Dotiermitteln, welche aufgebracht werden) oder N&supmin;. Wenn die Schicht 48 N&supmin; ist, ist kein Dotierungs- oder Maskierungsschritt für die Bereiche 51, 52 und 53 erforderlich, da sie automatisch durch die Schicht 48 geschaffen werden. Pi-Bereiche 49, 50 existieren in dieser Situation nicht. Die N-Dotierung der Schicht 48 ist gering, so daß der P -Bereich 59 beispielsweise durch Gegendotierung gebildet werden kann. Verwenden von N&supmin;-epi für die Schicht 48 vermeidet das Erfordernis einer Maske 96 (Fig. 3F und 4). Die resultierende Struktur ist in Fig. 3K dargestellt. Allerdings kann, falls es erwünscht ist, die Dotierung in den Bereichen 51, 52, 53 zu erhöhen, die Maske 96 beibehalten werden.
  • Für eine Struktur mit einem Bereich 57 von ungefähr 200 Ohm pro Quadrat vom P-Typ und einer Schicht 48 von ungefähr 1,2 Mikrometer aus im wesentlichen intrinsischem Material, hat die Schicht 47 vorzugsweise einen Schichtwiderstand in dem Bereich von 30-80 Ohm pro Quadrat vom N-Typ, typischerweise ungefähr 40 Ohm pro Quadrat, und die Bereiche 51, 52, 53 und 59 haben ungefähr dieselbe Dicke wie die Schicht 48. Die Bereiche 54, 55, 56 und 60 sind ungefähr 0,2-0,6 Mikrometer tief in bezug auf die Oberfläche, wobei ungefähr 0,4 Mikrometer typisch sind. Die Bereiche 62, 63, 64 und 65 sind ungefähr 0,1-0,5 Mikrometer in bezug auf die Oberfläche tief, wobei ungefähr 0,2 Mikrometer typisch sind.
  • Die Basisbreite des PNP-Bauelements wird durch den Unterschied in der Dicke zwischen dem Bereich 53 und dem Bereich 55 gesteuert, und die Basisbreite des NPN-Bauelements wird durch den Unterschied in der Dicke der Bereiche 56 und 64 gesteuert. Es ist offensichtlich für den Fachmann, wie diese Basisbreiten eingestellt werden müssen, um die erwünschten Bauelementeeigenschaften zu erhalten.
  • Die lateralen Bauelementedimensionen sind im wesentlichen durch die kleinsten auf lösbaren Linienbreiten und die Maske- zu-Maske-Ausrichtungstoleranz beschränkt. Im allgemeinen haben die Gates 76', 86' und die Kontaktöffnungen 78', 80', 82' und 84' minimale Breite und Trennung voneinander und befinden sich alle auf einer einzigen Maske. Dies ermöglicht eine kompakte Struktur. Typische minimale Maskenöffnungsbreiten und Abstände sind zweckmäßigerweise in dem Bereich vonungefähr 0,5 bis 2, Mikrometer, wobei ungefähr 1,0 Mikrometer typisch für die Fähigkeiten der derzeitigen optischen Lithographiewerkzeuge sind. Allerdings können kleinere Öffnungen und Abstände unter Verwendung von E-Strahl- und Röntgenstrahltechniken realisiert werden. Für den Fachmann ist es offensichtlich, wie basierend auf der hierin gegebenen Lehre die Maskenöffnungen und Abstände für die verschiedenen Bauelementebereiche einzustellen sind, um das Gesamtgebiet zu minimieren. Während die Gates 76' und 86' Öffnungen minimaler Breiten haben, sind die Gatekontaktöffnungen 76" und 86" von derselben oder von größerer Breite, d.h. breiter als in den Fig. 3J-K, 5A-B und 6A gezeigt.
  • Durch die Beschreibung der Erfindung ist es für den Fachmann offensichtlich, daß die vorliegende Erfindung verbesserte Mittel und ein Verfahren zur Bildung von CBICMOS-Bauelementen auf einem gemeinsamen Substrat durch eine gemeinsame Reihe von Prozeßschritten und Masken mit einer großen Flexibilität schafft, daß die resultierenden Strukturen sehr kompakt und intern voneinander isoliert sind, so daß unerwünschte Wechselwirkungen zwischen den Bauelementen vom N- und P-Typ vermieden werden, ohne daß die Gesamtleistungsfähigkeit der Schaltung darunter leidet.
  • Weiter können basierend auf der hierin gegebenen Beschreibung die erfundenen Mittel und Verfahren auf eine große Vielfalt von Halbleitermaterialien und Substraten angewendet werden und trotzdem die Kombination von N- und P-Bereichen geschaffen werden, die erforderlich ist, um eine große Vielfalt von integrierten CBICMOS-Schaltungen zu implementieren, und solche Abwandlungen sind, basierend auf der hierin gegebenen Lehre, für den Fachmann offensichtlich.

Claims (6)

1. Eine integrierte komplementär-bipolar und komplementär- MOS(CBICMOS)-Bauelementstruktur mit verbundener Senke und Basis (56), umfassend:
ein Substrat (40) mit einem ersten (42) und einem zweiten (44) Halbleiterbereich, die lateral voneinander beabstandet sind;
einen ersten MOS-Transistor mit einer Quelle (54), einer Senke (56) und einem Kanal eines ersten Leitfähig keitstyps, der in dem ersten Bereich (42) lokalisiert ist;
einen ersten Bipolartransistor mit einer Basis (56) vom ersten Leitfähigkeitstyp und einem Emitter (64) und einem Kollektor (47, 52) eines zweiten dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigskeitstyps, der in dem ersten Bereich (42) lokalisiert ist,
einen zweiten MOS-Transistor mit einer Quelle (62), einer Senke (63) und einem Kanal vom zweiten Leitfähigkeitstyp, der in dem zweiten Bereich (44) lokalisiert ist; und
einen zweiten Bipolartransistor mit einer Basis (53) vom zweiten Leitfähigkeitstyp und einem Emitter (55) und einem Kollektor (57) vom ersten Leitfähigkeitstyp, der in dem zweiten Bereich (44) lokalisierüist, wobei die Bauelementstruktur dadurch gekennzeichnet ist, daß der erste (42) und der zweite (44) Bereich durch eine dielektrische Isolationswand (71) lateral isoliert sind, und daß die Basis (56) und der Kollektor (47, 52) des ersten Bipolartransistors und der Emitter (55), die Basis (53) und der Kollektor (57) des zweiten Bipolatransistors die dielektrische Isolationswand (71) schneiden.
2. Das Bauelement nach Anspruch 1, in welchem die Quelle (54) des ersten MOS-Transistors mit dem Kollektor (47, 51, 65) des ersten Bipolartransistors verbunden ist, die Quelle (62) des zweiten MOS-Transistors mit dem Kollektor (57, 59, 60) des zweiten Bipolartransistors verbunden ist, der Emitter (64) des ersten Bipolartransistors mit dem Emittter (55) des zweiten Bipolartransistors verbunden ist, die Basis (56) des ersten Bipolartransistors mit der Basis (53, 63) des zweiten Bipolartransistors verbunden ist und ein Gate (76') des ersten MOS-Transistors mit einem Gate (86') des zweiten MOS-Transistors verbunden ist.
3. Eine Einrichtung nach Anspruch 1, in welcher die Quelle (54) und die Senke (56) des ersten MOS-Transistors und der Emitter (55) und ein Kollektorkontakt (60) des zweiten Bipolartransistors dotierte Bereiche mit einer ersten Tiefe, ausgehend von einer Hauptoberfläche der Einrichtung, sind, und in welcher die Quelle (62) und die Senke (63) des zweiten MOS-Transistors und der Emitter (64) und ein Kollektorkontakt (65) des ersten Bipolartransistors dotierte Bereiche mit einer zweiten Tiefe, ausgehend von der Hauptoberfläche der Einrichtung, welche sich von der ersten Tiefe unterscheidet, sind.
4. Ein Verfahren zur Bildung einer Haibleiterbauelementstruktur gemäß Anspruch 1, umfassend:
Schaffen eines Substrats (40), in dem ein erster (42) und ein zweiter (44) Halbleiterbereich lateral zueinander beabstandet vorgesehen sind, welche sich zu einer Hauptoberfläche erstrecken, wobei der erste Bereich (42) einen ersten von der ersten Oberfläche getrennten Abschnitt (47) vom zweiten Leitfähigkeitstyp aufweist, und der zweite Bereich (44) einen ersten von der Oberfläche getrennten Abschnitt (57) vom ersten, dem zweiten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp aufweist; wobei der erste Abschnitt in dem zweiten Bereich als Kollektor dient;
dann in beliebiger Reihenfolge die Schritte (i) Bilden, eines zweiten Abschnitts (59) vom ersten Leitfähigkeitstyp im zweiten Bereich (44), der den Kollektor (57) des zweiten Bereichs (44) kontaktiert und sich zur Oberfläche erstreckt, und (ii) Bilden eines zweiten (51) und dritten (52) Abschnitts vom zweiten Leitfähigkeitstyp in dem ersten Bereich (42), die in Kontakt mit dem ersten Abschnitt (47) des ersten Bereichs (42) stehen und sich zur Oberfläche erstrecken und durch einen Teil (49) des ersten Bereichs (42) voneinander getrennt sind, und eines dritten Abschnitts (53) vorn zweiten Leitfähigkeitstyp, in dem zweiten Bereich (44), der in Kontakt mit dem Kollektor (57) des zweiten Bereichs (44) steht und sich zur Oberfläche erstreckt;
Bilden eines vierten (54, 60) und eines fünften (56, 55) Abschnitts vom ersten Leitfähigkeitstyp, die voneinander räumlich beabstandet sind, sowohl im ersten (42) als auch im zweiten (44) Bereich, welche sich zur Oberfläche erstrecken, wobei der fünfte Abschnitt (56, 55) jedes Bereichs (42, 44) von dem ersten Abschnitt (47, 57) eines jeden Bereichs durch einen Teil des dritten Abschnitts (52, 53) jedes Bereichs (42, 44) getrennt ist; wobei im ersten Bereich der vierte räumlich beabstandete Abschnitt (54) als Quelle dient und der fünfte räumlich beabstandete Bereich (56) als integrierte Basis und Senke dient, wobei im ersten Bereich der erste Abschnitt (47) und der dritte Abschnitt (52) als Kollektor dienen, wobei in dem zweiten Bereich der fünfte räumlich getrennte Abschnitt (55) als Emitter dient; wobei in dem zweiten Bereich der dritte Abschnitt als Basis dient;
Bilden eines sechsten (65, 62) und eines siebten (64, 63) Abschnitts vom zweiten Leitfähigkeitstyp, die räumlich voneinander getrennt sind, sowohl in dem ersten (42) als auch in dem zweiten (44) Bereich, die sich zur Oberfläche erstrecken, wobei sich im zweiten Bereich (44) der sechste (62) und der siebte (63) Abschnitt in den zweiten Abschnitt (59) des zweiten Bereichs (44) erstrecken und durch einen Teil des zweiten Abschnitts (59) des zweiten Bereichs (44) getrennt sind, wobei in dem ersten Bereich der siebte räumlich beabstandete Abschnitt (64) als Emitter dient, wobei im zweiten Bereich der siebte räumlich beabstandete Abschnitt (63) als Senke dient und der sechste räumlich beabstandete Abschnitt (62) als Quelle dient; und
Schaffen eines ersten Leiters über der Oberfläche, der den fünften Abschnitt (56) des ersten Bereichs (42) und den siebten Abschnitt (63) des zweiten Bereichs (44) miteinander verbindet, und eines zweiten Leiters, der den fünften Abschnitt (55) des zweiten Bereichs (44) und den siebten Abschnitt (64) des ersten Bereichs (42) miteinander verbindet,
Bilden, zu beliebiger Zeit nach dem Schaffen des Substrats, einer dielektrischen Isolationswand (71) zwischen dem ersten (42) und dem zweiten (44) Bereich, um so die Bereiche lateral zu isolieren, wobei die Basis (56) und der Kollektor (52, 47) des ersten Bereichs die dielektrische Isolationswand (71) schneiden, und wobei der Emitter (55), die Basis (53) und der Kollektor (57) des zweiten Bereichs die dielektrische Isolationswand (71) schneiden.
5. Das Verfahren nach Anspruch 4, in welchem die Schritte des Bildens des zweiten (51) und des dritten (52) Abschnitts vom zweiten Leitfähigkeitstyp in dem ersten Bereich (42) und das Bilden der Basis (53) vom zweiten Leitfähigkeitstyp in dem zweiten Bereich (44) simultan durchgeführt werden
6. Das Verfahren nach Anspruch 5, in welchem die Schritte des Bildens des vierten (54) und des fünften (56) Abschnitts in dem ersten (42) und dem zweiten (44) Bereich simultan durchgeführt werden.
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