DE2203183A1 - Integrierte Halbleiterschaltungsanordnung - Google Patents

Integrierte Halbleiterschaltungsanordnung

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DE2203183A1
DE2203183A1 DE19722203183 DE2203183A DE2203183A1 DE 2203183 A1 DE2203183 A1 DE 2203183A1 DE 19722203183 DE19722203183 DE 19722203183 DE 2203183 A DE2203183 A DE 2203183A DE 2203183 A1 DE2203183 A1 DE 2203183A1
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Description

Die Erfindung bezieht sich auf Halbleiteranordnungen, und sie bezieht sich insbesondere auf integrierte Halbleiterschaltungsanordnungen, bei denen im Vergleich zu den bisher bekannten Halbleiterschaltungsanordnungen geringere Abmessungen, höhere Arbeitsgeschwindigkeiten und höhere Packungsdichten erreichbar sind. Die Erfindung bezieht sich auch auf Verfahren zur Herstellung von Halbleiterschaltungsanordnungen dieser Art.
Zur Lösung des Problems der elektrischen Isolierung mehrerer Taschen aus Halbleitermaterial, in denen jeweils ein oder mehrere Schaltungselemente ausgebildet werden können, sind zahlreiche Vorschläge gemacht worden. So ist es beispielsweise durch US-PS 3 117 260 (Noyce), die am 7.1.1964 ausgegeben wurde, bekannt geworden, in geeigneter Weise vorgespannte
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pn-Übergänge zu verv/enden. Gemäß US-PS ^ 150 299 (iioyce), ausgegeben am 22.9.1964, können Kombinationen von pn-übergängen und Zonen von Eigenhalbleiter- und Störstellenhalbleitermaterial verwendet werden. Gemäß US-PS 3 391 023 (Frescura), ausgegeben am 2.7.1968, werden dielektrische Isolierungen verwendet, und in US-PS 3 489 961 (Frescura et al), ausgegeben am 13.1.1970, ist eine Hesa-Ätzung vorgesehen. In der USA-Patentanmeldung Ser. No. 845.822 (Tucker und Barry), angemeldet am 29.7.19691 wird die Verwendung von selektiv dotiertem polykristallinem Silizium zur Isolierung von Inseln aus Einkristallsilizium vorgeschlagen, in denen Schaltungselemente ausgebildet werden können.
Nachdem elektrisch isolierte Taschen aus Halbleitermaterial hergestellt sind, werden aktive und passive Schaltungselemente in oder auf den Taschen ausgebildet. Viele dieser Schaltungselemente können in vorteilhafter Weise nach dem Verfahren der Planardiffuslonstechnik ausgebildet werden, wie es von Hoerni in den USA-Patentschriften 3 025 589 und 3 064 167 der Fachwelt bekanntgegeben wurde. Bei Anwendung des Planarverfahrens werden die Gebiete jeder Halbleitertasche, in welche Schaltungselemente eindiffundiert werden, dadurch begrenzt, daß eine Diffusionsmaske aus einer isolierenden Schicht auf der Oberfläche des Halbleitermaterials ausgebildet wird. Nachdem die gewünschten Elemente in dem Halbleitermaterial ausgebildet sind, wird ein leitfähiges Leitungsmuster auf der Isolation hergestellt und zur selektiven Verbindung aktiver und passiver Schaltungselemente derart verwendet, daß man die gewünschte Schaltungsanordnung erhält. Zusätzliche passive Schaltungselemente können auch auf der Isolation angeordnet und in geeigneter Weise in die Schaltung einbezogen werden. Eine Anordnung dieser Art ist in der USA-Patentschrift 2 981 877 (Noyce), ausgegeben am 25.4.1961, beschrieben·
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Bei der Herstellung integrierter Schaltungen treten Probleme vielfältiger Art auf.
1. Der Flächenraum des Halbleiterplättchens, welcher für die Anordnung der IsolationsgeMete zwischen benachbarten Taschen aus Halbleitermaterial erforderlich ist, stellt einen erheblichen Teil des gesamten Flächenraums aes Halbleiterplättchens dar. Eine Isolation mit hohem Bedari an Γlächenraum setzt daher in unerwünschter »eise die Zahl der Elemente herab, welche in einem Halbleiterpläxtchen untergebracht werden können, so daß die Packungsdichte der in dem Halbleiterplättchen angeordneten Schaltungselemente herabgesetzt wird.
2. Die Leitungen, die auf der Isolation auf der Überfläche des Halbleiterplättchens ausgebildet sind und an ihr halten, haben den Nachteil, daß sie mitunter ..isce ;.u bereich von Stufen in der Isolation auf der Oberfläche uos lialbleiterplättchens bilden. Diese Stufen heben oft eine recht unerwünschte steile oder scharie iorrac
3. Bei vielen der bisher verwendeten Isolationsverlahren v/erden erhebliche Kapazitäten in die integrierte Schaltungsanordnung hineingebracht. Während diese Kapazitäten bei niedrigen Frequenzen die Arbeitsweise der Schaltungsanordnung nicht wesentlich beeinträchtigen, können sie bei hohen Irequenzen die Schaltung in sehr unerwünschter V eise beeinilussen.
4. Die nach dem Stande der Technik benutzten Schaltun^sanordnungen werden gewöhnlich in verhältnisuäßig dicken epitaktischen Schichten (dicker als 5 Mikrometer) ausgebildet;, welche auf tragenden unterlagen angeordnet sind. Ein solches Vorgehen
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iiat die Folge, daß die Arbeitsgeschwindigkeiten der so hergestellten Anordnungen vielfach niedriger als gefordert sind»
5ο Die Verfahren,, durch die nach dem Stande der Technik bekannte integrierte Schaltungen hergestellt v/erden, sind verhältnismäßig empfindlich gegenüber Defekten in der Maskierung und gegenüber kleinen Ungenauigkeiten, welche auitreten können, wenn Masken in bestimmter Folge während der verschiedenen Verfallrens stuf en auf das Halbleiterbauelement aufgebracht werden. Masken mit möglichst geringen Defekten, Maskierungsverfahren mit möglichst wenig Fehlern und eine sehr genaue Anordnung der Masken sind wesentliche Voraussetzungen für gute Ergebnisse bei der Herstellung von Anordnungen der beschriebenen Art.
Um das Auftreten von Rissen oder Brüchen in den Verbindungsleitungen bei Veriahrensschritten in der Isolation zu beheben, ist in US-PS 3 404 451 (J.S. So), ausgegeben am 8.10.1968, vorgeschlagen worden, Teile dieser Isolation während der Bearbeitung von der Halbleiteroberfläche zu entfernen„ Es ist auch schon vorgeschlagen worden, die Ränder der Isolation bei den Kontaktfenstern geneigt auszubilden. Eine andere Lösung wurde von J.A. Appels u.a. in einem Aufsatz "Local Oxidation of Silicon and its Application in Semiconductor-Device Technology" in Philips Research Reports 25, S. 118 (1970) angegeben. In diesem Aufsatz wird vorgeschlagen, Nuten oder kinnen in das Halbleittrplättchen bei solchen Gebieten einzuätzen, in denen pn-Übergänge auszubilden sind. Das durch die Nuten freigelegte Material wird dann thermisch oxydiert«, Wenn das Verfahren sorgfältig durchgeführt und überwacht wird, sind die Oxidfläche und die Oberfläche des Halbleitermaterials praktisch komplanar. Ein zusätzlicher Vortej] dieses von Appels u.a0 angegebenen Verfahrens ist, da/3
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der Teil des Halbleiterplättchens, in den der Störstoff eindiffundiert ist, eine mesaartige form hat. Der pn-Basis-Kollektor-Übergang, den man bei diesem Vorgehen erhält, ist im wesentlichen flach und hat eine höhere Durchbruchsspannung als ein schüsseiförmig ausgebildeter pn-übergang, jedoch steht er nach wie vor im Kontakt mit passivierendein Oxid, wie es beim Planarverfahren der ball ist.
Zur Lösung der beschriebenen Probleme ist gemäß der Erfindung vorgesehen, eine dünne epitaktische Schicht aus Silizium, welche auf einer SiIiζtumunterläge ausgebildet ist, durch ein Gitter oxydierter Gebiete aus epitaktischem Siliziummaterial (nachfolgend auch als "oxydierte Isolationsgebiete" bezeichnet) in elektrisch isolierte Taschen aufzuteilen; dabei werden die oxydierten Isolatiorisgebiete durch die epitaktische Schicht zu einem sich seitwärts erstreckenden isolierenden pn-übergang (nachfolgend auch als "isoiierender pn-übergang" bezeichnet) oxydiert.
Wenigstens eine Seite dieses isolierenden pn-Übergangs hat einen spezifischen Widerstand und einen Leitfähigkeitstyp, die durch Dotierungsmittel von der Unterlage bestimmt sind. Im allgemeinen fällt dieser übergang nicht mit der metallurgischen Zwischenschicht zwischen der epitaktischen Siliziumschicht und der darunter befindlichen Siliziumunterlage zusammen. Vielmehr wird die Lage des isolierenden pn-Übergangs während der Ausbildung der epitaktischen Schicht durch Üotierungskonzentrationen, Diffusionskonstanten und Verfahronsparainetern bestimmt. Seine endgültige Lage wird auch durch die anschließende Behandlung des Halbleiterplättchens beeinflußt.
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Der isolierende pn-übergang kann gebildet sein durch eine Folge von pn-Übergängen einschließlich solcher pn-Übergänge, welche zwischen in der Unterlage angeordneten (verdeckten) Schichten und der Unterlage selbst gebildet sind,, Der isolierende pn-übergang beschreibt eine fläche, welche sich sowohl in die epitaktische Schicht als auch in die Unterlage erstrecken kann. Jede Siliziumtasche wird durch einen Teil des isolierenden pn-Übergangs und Teile der oxydierten Isolationsgebiete isoliert,,
Jede der so gebildeten Taschen kann aktive Elemente, passive Elemente oder Elemente beider Art enthaltene In der Unterlage können auch unterkreuzende Gebiete geringen spezifischen Widerstands ausgebildet werden, um solche Gebiete zu verbinden, die durch wenigstens eines der oxydierten Isolationsgebiete getrennt sind. Die oberen Flächen der epitaktischen Schicht und der oxydierten Isolationsgebiete sind im wesentlichen komplanar, und es werden auf diese V/eise unerwünschte Höhendifferenzen oder "Stufen" zwischen dem isolierenden Oxid und anderen Teilen der Oberfläche des Halbleiterplättchens weitgehend vermieden oder jedenfalls reduziert.
Um isolierte Taschen aus epitaktischem Silizium herzustellen, werden Nuten oder Rinnen, die auch als Aussparungen bezeichnet werden können, in dem Silizium dort ausgebildet, wo Isolationsgebiete herzustellen sind. Während der Ausbildung der Nuten wird der übrige Teil der Siliziumoberfläche, in dem keine Nuten auszubilden sind, durch eine isolierende Schicht geschlitzt, welche von der Siliziumätzung, die zur Ausbildung der Nuten durchgeführt wird, im wesentlichen unbeeinflußt bleibt. Die Nuten werden unter Anwendung bekannter Verfahren bis zu einer Tiefe von etwa 50 % der gewünschten Tiefe der oxydierten Isolationsgebiete ausgeätzt. Das durch die Nuten freigelegte epitaktische Silizium
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wird bis zu dem darunter liegenden isolierenden pn-übergang herunteroxydiert. Wenn der isolierende pn-übergang in der Unterlage liegt, wird der Oxydationsvorgang in die Unterlage fortgesetzt, so daß die oxydierten Isolationsgebiete in die Unterlage eindringen und entsprechend große Teile cies isolierenden pn-Übergangs schneiden und aufteilen. Zum ,'.Schul:-: von oilizium gegen Oxydation ist Siliziumnitrid ein geeignetes Inolationsmittel.
Es können verschiedene geeignete kombinnticnen epitaktischer Schichten und Unterlagen verwendet werden. Wenn die Unterlage einen ersten Leitfähigkeitstyp hat (p- oder η-Leitfähigkeit), so kann eine epitaktische Schicht vom entgegengesetzten Leitfähigkeit styp unmittelbar auf der Unterlage aufwachsen. Zusätzlich können verdeckte Schichten vom entgegengesetzten Leitfähigkeitstyp in der oberen Fläche der Unterlage ausgebildet werden, und es kann dann eine epitaktische Schichl vom einen oder anderen Leitfähigkeitstyp auf der Unterlage über (Jen verdeckten Schichten ausgebildet werden. In allen diesen l-aülen müssen sich jedoch die oxydierten Isolationsgebiete bis zu dem isolierenden pn-Ubergang hinab erstreckenc
Bei einer bevorzugten Ausführungsform der Erfindung sind nur drei Schritte der Diffusionsmaskierung erforderlich, und zwar einer zur Ausbildung der verdeckten Schicht , einer zur Ausbildung der oxydierten Isolationsgebiete und der dritte zur Ausbildung der Emittergebiete und der Kollektorsenken in der r>o erzeugten Anordnung. Die Basismaske i ällt fort, und es wird außerdem ohne Maskierungsvorkehrungen eine Diffusion zum j'irzcu/ en einer durchgehenden Schicht ausgeführt. Die Ausrichtung uer Kontaktmaske ist im Vergleich zu den bisher verwendeten Verfahren erheblich vereinfacht, da die elektrischen Kontakte so hergestellt werden können, daß sie an Teile des Üxid-Isolnfionsgebiets anstoßen, ohne daß die Gefahr von Kurzschlüssen bnrieht.
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Die vorliegende Erfindung ermöglicht, einen großen Teil der den bekannten integrierten Schaltungsanordnungen anhaltenden Nachteile zu beheben, und sie ermöglicht bessere, einfachere und zuverlässigere Herstellungsverfahren.
Die elektrisch isolierten Transistoren in integrierten Schaltungen, welche gemäß der Erfindung hergestellt sind, sind mehr als 65 % kleiner als vergleichbare Transistoren, welche unter Verwendung bekannter Diffusions-Isolationsverfahren isoliert sind. Überraschenderweise führt diese Verringerung des Platzbedarfs nicht zu einer Verschlechterung, sondern im Gegenteil zu einer erheblichen Verbesserung der Eigenschaften.
Ein wesentlicher Teil des Silizium-Oberflächenbereichs einer repräsentativen integrierten Schaltung, welche gemäß der Erfindung hergestellt ist, wird nicht von den Schaltelementen selbst eingenommen, sondern von den oxydierten Isolationsgebieten« Wenn irgendwelche Defekte in den Masken auftreten, welche zur Herstellung der Schaltung verwendet werden, besteht daher eine sehr hohe Wahrscheinlichkeit dafür, daß diese Defekte sich über den Isolationsgebieten befinden, und nicht über den Schaltungselementen. Ein Maskendefekt, welcher über einem solchen Isolationsgebiet liegt, hat überhaupt keinen ungünstigen Einfluß auf die Wirkungsweise der Schaltung und ist dadurch unschädlich. Da Maskendefekte eine wesentliche Ursache von Verlusten und sonstigen Beeinträchtigungen der Eigenschaften integrierter Schaltungen sind, werden durch diese Neutralisation von Maskendefekten bei dem erfindungsgemäßen Verfahren die Eigenschaften integrierter Schaltungen sehr erheblich verbessert.
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Schließlich werden durch die Verwendung der oxydierten Isolationsgebiete gemäß der Erfindung unerwünschte Kapazitäten zwischen benachbarten Halbleitertaschen wirksam herabgesetzt, und die zulässigen Toleranzen werden erhöht, innerhalb derer die Ausrichtung der Masken gehalten werden muß. In bestimmten Fällen kann sogar bei Anwendung der Erfindung ein vollständiger Verfahrensschritt der Maskierung entfallen.
Die Erfindung wird nachfolgend anhand mehrerer Beispiele und Ausführungsformen näher beschrieben.
Figur 1 zeigt im Schnitt eine übliche integrierte "Schaltung, wie sie nach dem Stande der Technik bekannt ist und bei der die Diffusionsisolation angewandt wurde.
Figur 2 zeigt eine Draufsicht auf einen Teil der in Figur 1 dargestellten Schaltungο
Figur* 3a - 3d zeigen das selektive Oxydationsverfahren, wie es von Appels u,a. in dem aufgeführten Aufsatz beschrieben ist.
Figur 4 zeigt einen isolierten npn-Transistor und weitere Elemente, bei deren Herstellung das erfindungsgemäße Verfahren der selektiven Oxydationsisolation angewandt wurde·
Figur5 zeigt eine integrierte Schaltung mit einem isolierten, doppelt diffundierten Transistor, einem isolierten Epitaxialwiderstand, einem isolierten Basiswiderstand und einer isolierten Schottky-Sperrdiode, welche auf einem Halbleiterplättchen ausgebildet sind, das unter Anwendung des erfindungsgemäßen Verfahrens selektiv oxydiert ist.
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Figur 6 zeigt einen isolierten pnp-Transistor, welcher unter Verwendung des erfindungsgemäßen Verfahrens der selektiven Oxydation hergestellt ist.
Figuren 7a und 7b zeigen einen unter Verwendung des erfindungsgemäßen Verfahrens der selektiven Oxydation hergestellten npn-Transistor mit wandförmigem Emitter.
Figur 8 zeigt einen npn-Transistor mit wandförmigem Emitter und andere Elemente, welche unter Verwendung des erfindungsgemäßen Verfahrens der selektiven Oxydation hergestellt sind.
Figur 9 zeigt eine besondere Ausbildung einer Kollektorsenke, welche durch die erfindungsgemäße Anordnung ermöglicht wurde.
Figuren 10a - 10e zeigen den Ablauf des Verfahrens gemäß der Erfindung·
Figur 11 zeigt die Zunahme der Packungsdichte, welche durch die Erfindung ermöglicht wird, und zwar in einer Draufsicht auf einen Teil der Anordnung gemäß Figur 7a, welche einen Vergleich mit der Anordnung gemäß Figur 2 ermöglicht.
In den Figuren 1 und 2 ist eine integrierte Schaltungsanordnung dargestellt, wie sie nach dem Stande der Technik bekannt ist. Um eine klarere Darstellung zu ermöglichen, sind Oxidschichten, Kontaktfenster durch das Oxid und Verbindungsleitungen nicht in die Zeichnung aufgenommen. Ein Halbleiterplättchen 10 enthält eine p-Unterlage 11 aus Halbleitermaterial, auf welcher eine
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epitaktische Schicht 12 aus n-Halbleitermaterial ausgebildet ist. In der Unterlage 11 ist zwischen der Unterlage 11 und der epitaktischen Schicht 12 eine verdeckte Kollektorscliicht 13 ausgebildet. Ein Isolationsgitter 14 aus p+ Halbleitermaterial ist in der Schnittdarstellung in zwei Bereiche unterteilt, die Bereiche 14a und 14b. Jede Tasche 15a, 15b und 15c aus Halbleitermaterial hat einen Leitfähigkeitstyp, welcher dem Leitfähigkeitstyp des Isolationsgebiets 14 und der Unterlage entgegengesetzt ist. Jede Tasche ist gegenüber benachbarten Taschen aus Halbleitermaterial elektrisch isoliert, und zwar durch einen isolierenden pn-übergang, welcher um diese Tasche herum ausgebildet ist.
Innerhalb der Tasche 15b ist ein stark dotiertes p+ Basisgebiet 16 ausgebildet. In dem Basisgebiet 16 ist wiederum ein n-Emittergebiet 17 vorhanden. Der Kontakt zu dem Teil der Tasche 15b, welcher aus n-epitaktischem Material besteht und unterhalb des Basisgebiets 16 liegt, wird durch ein n+ Kollektor-Senkengebiet 1Θ gebildet. Die verdeckte Schicht 13 stellt sicher, daß die meisten Teile des Kollektorgebiets 15b durch einen Weg niedrigen Widerstands kontaktiert werden können; dies ist an sich bekannt, beispielsweise durch US-PS 3 260 902 (Porter).
Bei der in Figur 1 dargestellten Anordnung ist das Basisgebiet 16 von dem diffundierten Isolationsgebiet 14 durch wenigstens den Abstand d^ getrennt, und zwar abhängig von Maskierungstoleranzen und den Abmessungen der Verarmungsschichten. Aui3erdem ist es zweckmäßig, das verdeckte n+ Gebiet 13 von dem diffundierten Isolationsgebiet 14 durch einen angemessenen Abstand dp zu trennen. In bestimmten Fällen darf das Gebiet 13 mit dem Isolationsgebiet 14 in Berührung stehen, jedoch hat dies zur Folge, daß die Durchbruchsspannung sinkt und außerdem eine erhebliche
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Erhöhung der Kapazität eintritt. Anordnungen dieser Art sind daher nicht geeignet für den Betrieb bei hohen Frequenzen. Außerdem ist es zweckmäßig, einen Abstand d^ zwischen Kollektorsenke 18 und dem Isolationsgebiet 14 einzuhalten. Falls erforderlich, ist es auch möglich, daß die Kollektorsenke 18 mit dem Isolationsgebiet 14 in Berührung steht. In solchen Fällen ist jedoch die Durchbruchsspannung zwischen den beiden Gebieten erheblich niedriger, und auch die Kapazität ist erheblich höher als es der Fall wäre, wenn zwischen diesen beiden Gebieten der Abstand d^ besteht.
Außer der in Figur 1 dargestellten bekannten Bauart ist auch noch ein Transistor bekannt, bei dem das Basisgebiet so ausgebildet ist, daß es an Kollektorsenken anstößt, welche mit einem darunter befindlichen verdeckten Kollektorgebiet Kontakt bilden. Eine solche Ausführungsform ist von B.T. Murphy u.a. in einem Aufsatz "Collector Diffusion Isolated Integrated Circuits" in Band 57, Proceedings of the IEEE, No. 9, S. 1523, 1527 (September 1969) beschrieben worden. Auch bei einer solchen Bauart darf jedoch das Basisgebiet keinen Kontakt mit dem p-Gebiet bilden, welches die Kollektorsenken benachbarter Transistoren trennt.
Außerdem ist es zweckmäßig, einen gewissen Abstand zwischen dem Kollektor-Senkengebiet 18 und dem p+ Basisgebiet 16 einzuhalten, um sicherzustellen, daß der Kollektor-Basis-Übergang eine hohe Durchbruchsspannung und eine niedrige Kapazität hat. Wenn man die niedrigere Durchbruchsspannung und die höhere Kapazität in Kauf nimmt, wie es der Fall ist, wenn das Kollektorsenkengebiet 18 in engem Kontakt mit dem Basisgebiet 16 steht, kann der zwischen dem Kollektorsenkengebiet 18 und dem Basisgebiet 16 erforderliche Abstand verringert werden oder sogar ganz entfallen. Man wird dabei aber zu berücksichtigen haben, daß der Abstand,
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der im allgemeinen zwischen diesen beiden Gebieten eingehalten wird, zusätzlich die Abmessungen der Anordnung erhöht, die unter Anwendung dieser nach dem Stande der Technik bekannten Verfahren hagestellt ist. Um die erwünschte Trennung zwischen dem Senkengebiet 18 und dem Basisgebiet 16 und auch zwischen dem Basisgebiet 16 und dem diffundierten Isolationsgebiet 14 zu erhalten, müssen sehr strenge Maskierungstoleranzen eingehalten werden. Es ist nicht nur erforderlich, daß die Maske sehr genau auf die exakte Dimension des Kollektor-Senkengebiets 18 geschnitten ist, sondern die Maske muß auch sehr genau auf die Anordnung ausgerichtet sein.
Ein p-Widerstandsgebiet 23 in der Tasche 15c des n-epitaktischen Halbleitermaterials enthält entweder einen Basiswiderstand oder den Emitter eines pnp-Transistors, bei dem die Unterlage 11 den Kollektor bildet. Ein Teil der Tasche 15c kann ein Basisgebiet dieses Transistors sein, mit dem in üblicher Weise ein Kontakt hergestellt wird. Ein Gebiet 22, welches in p-Gebiet 21 nestförmig eingefügt ist, bildet eine Emitter-Basisdiode mit Gebiet 21.
Kontakte 24a und 24b und das zwischen ihnen liegende epitaktische Material bilden einen Epitaxialwiderstand. Die Eigenschaften dieses Epitaxialwiderstands hängen ab von (nicht dargestellten) Isolationsgebieten, welche ähnlich wie das Gebiet 14 aufgebaut sind, und von dem Abstand zwischen den Kontakten 24a und 24b.
Nach dem Stande der Technik wird bei der Herstellung der isolierten Taschen aus Halbleitermaterial, welche npn-Transistoren enthalten, im Regelfall in folgender Weise vorgegangen:
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1. Oxydieren einer p-Unterlagej
2. Maskieren und DiffundJa?en eines verdeckten n+ Kollektors?
3. Entfernen von Oxid, und Aufwachsen einer epitaktischen n-Siliziumschicht;
4. Oxydieren der Oberfläche der epitaktischen Schicht;
5. Maskieren, Diffundieren und Oxydieren von Isolationsgebieten;
6. Maskieren, Diffundieren und Oxydieren von Basisgebieten;
7. Maskieren, Diffundieren und Oxydieren von Emitter- und Kollektor-Senkengebieten ;
8. Maskieren von Gebieten für Metall-Siliziumkontakte;
9. Aufbringen und Maskieren von Metallverbindungen.
Bei dem beschriebenen Verfahren sind sechs Maskierungsschritte vorhanden· Jeder Maskierungsschritt außer dem letzten schließt auch die Öffnung von Fenstern in der Oxidschicht ein, welche das behandelte Halbleiterplättchen bedeckt. Die übrige Oxidschicht dient als Sperre gegenüber der Diffusion dotierender Atome in das Halbleiterplättchen.
Figur 2 zeigt in Draufsicht die räumliche Lage der Kollektorsenke 18 gegenüber dem Emittergebiet 17 und dem Basisgebiet 16, welche gemäß der Schnittdarstellung in Figur 1 in der Halbleitertasche 15b angeordnet sind« Die geschlossene Form des diffundierten Isolationsgebiets 14, welches Tasche 15b umgibt, ist in Figur 2 erkennbar.
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Basisgebiet 16 muß von Isolationsgebiet 14 getrennt seine Die Trennung ist für die elektrische Isolation dieser beiden Gebiete erforderlich.
Figuren 3a - 3d zeigen das von Appels u.a. in der oben angegebenen Literaturstelle benutzte Verfahren zur Ausbildung eines diskreten Transistors« Auf einer n-Unterlage 31 (Figur 3a) ist eine Siliziumnitridschicht 33 angeordnet,, In einigen Fällen wird bei Appels u.a. eine dünne Schicht 33a eines Oxids des Halbleitermaterials verwendet, welche sich zwischen Unterlage 31 und Siliziumnitridschicht 33 befindet. Auf die Nitridschicht 33 wird eine Schicht 34 aus einem Oxid des Halbleitermaterials aufgebracht.
Anschließend werden in der Oxidschicht 34 Fenster ausgebildet, und zwar an denjenigen Stellen, die in Figur 3a durch die gestrichelten Linien bei 34a und 34b wiedergegeben sind. Das durch diese Fenster freigelegte Nitrid wird fortgeätzt. Das für SiIiziumnitcLd verwendete Ätzmittel (vorzugsweise Phosphorsäure) wirkt sich auf die Oxidschichten nur geringfügig aus. Wenn das Nitrid unter den Fenstern entfernt worden ist, wird ein neues Ätzmittel (z.B. gepufferte HF) zur Entfernung des Oxids verwendet. Dieses Ätzmittel hat auf das Nitrid nur eine geringe Wirkung, und die verbleibenden Teile der Nitridschicht 33 (Figur 3b) maskieren das darunter befindliche Oxid 33a, falls vorhanden, und das Silizium. Die Teile 35a und 35b der Unterlage 31, die durch die Fenster 34a und 34b durch Oxidschicht 33a (falls vorhanden) und Nitridschicht 33 freigelegt sind, werden bis zu einer gewählten Tiefe fortgeätzt und bilden flache Nuten.
Das Halbleiterplättchen wird dann thermisch oxydiert (Figur 3c). Auf der Oberfläche der Unterlage 31 wächst unter dem vorhandenen
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Nitrid 33 kein Oxid auf. In denjenigen Teilen 35a und 35b des Halbleiterplättchens 30, wo Nitrid entfernt worden ist, wächst jedoch Oxid in dem Halbleitermaterial auf „ Diese lokale Oxydation von Silizium, die von Appels u.a. als "LOCOS" bezeichnet wird, füllt die Nuten 35a und 35b mit einem Oxid des Halbleitermaterials.
Von Appels u.a. erwähnte Untersuchungen zeigen, daß das Silizium mit erheblich höherer Geschwindigkeit oxydiert als es bei dem Siliziumnitrid der Fall ist. Auf diese Weise erhält man die in Figur 3c dargestellte Ausbildung, bei der die Nuten 35a und 35b mit Siliziumoxid gefüllt sind, durch Einbringen des Halbleiterplättchens 30 in eine oxydierende Umgebung. Der oxydierte obere Teil der Nitridschicht 33 ist von dem in Figur 3c dargestellten Halbleiterplättchen entfernt worden.
Nach Ausbildung der oxydierten Gebiete 35a und 35b wird das Nitrid 33 durch eine Nitridätzung entsprechend der Darstellung in Figur 3d fortgeätzt. Anschließend wird das Oxid 33a (falls vorhanden) von der Unterlage 31 entfernt, und es wird ein p-Störstoff in das Gebiet 36 der Unterlage 31 eindiffundiert. Oxidgebiete 35a und 35b maskieren den p-Störstoff und begrenzen dadurch die seitliche Ausdehnung des pn-Übergangs 36a auf dasjenige Gebiet der Unterlage 31, welches sich zwischen den oxydierten Gebieten 35a und 35b befindet.
Anschließend wird eine Oxidschicht 37 (Figur 3d) wieder auf der Oberfläche der Unterlage 31 ausgebildet, und es wird ein Fenster 38a in dieser Oxidschicht ausgespart. Dann wird ein n-Störstoff durch dieses Fenster eindiffundiert, und es wird dadurch ein n-Bmittergebiet 38 in dem p-Basisgebiet 36 gebildet. Appels u.a. beschreiben dementsprechend im wesentlichen ein Verfahren zur
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Ausbildung eines flachen Basis-Kollektor-Übergangs. Da dieser Übergang flach ist, ist seine Durchbruchsspannung höher als die Durchbruchsspannung, welche sich in der Regel bei einem schüsseiförmigen Basis-Kollektor-Übergang üblicher Ausbildung ergibt. Der Emitter-Basis-Übergang ist jedoch in der dargestellten Weise schüsseiförmig ausgebildet.
Figur 4 zeigt demgegenüber ein Ausführungsbeispiel der Erfindung, bei der in neuer und erfinderischer Weise eine Oxidisolation bei einer epitaktischen Siliziumstruktur verwendet wird, welche einen isolierenden pn-übergang aufweist, so daß die epitaktische Siliziumschicht in voll isolierte Taschen unterteilt ist„ Wenn in dieser Beschreibung angegeben ist, daß eine Tasche ais Halbleitermaterial durch ein ringförmiges Isolationsgebiet aus oxydiertem Halbleitermaterial isoliert ist, so ist darunter zu verstehen, daß sich im einfachsten Fall ein isolierender pn-übergang unter der Tasche aus Halbleitermaterial befindet und das Isolationsgebiet aus oxydiertem Halbleitermaterial schneidet, so daß die Schnittlinie einen geschlossenen Weg bildet. Diese Definition umfaßt auch eine Struktur, welche sich ergibt, wenn sich eine verdeckte Kollektorschicht in der Unterlage von einer Tasche zu einer anderen Tasche erstreckt, so daß in Taschen angeordnete Gebiete, welche andernfalls elektrisch isoliert wären, gewollt miteinander in Verbindung stehen. In diesem Fall soll die Bezeichnung "isolierte Tasche aus Halbleitermaterial" so zu verstehen sein, daß sie alle Taschen aus Halbleitermaterial einschließt, welche durch die verdeckte Schicht elektrisch verbunden sind. Dabei können eine oder mehrere geschlossene Schnittwege zwischen dem oxydierten Halbleitermaterial und den isolierenden pn-Übergängen auftreten bei der Isolierung des verbundenen Halbleitermaterials gegenüber anderen Taschen aus Halbleitermaterial. Die Bezeichnung "ringförmig" wird in dem Sinne verwendet werden, daß
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sie jeden geschlossenen Weg beliebiger Form bezeichnet, unabhängig beispielsweise davon, ob gleichmäßige oder ungleichmäßige Breiten auftreten. Die Bezeichnung "ringförmiges Isolationsgebiet" wird daher in der Beschreibung in dem Sinne gebraucht, daß unter diese Bezeichnung alle möglichen Formen oxydierter Isolationsgebiete fallen, welche die seitlichen Begrenzungen einer Tasche aus Halbleitermaterial vollständig darstellen.
Das Verfahren gemäß der Erfindung liefert eine Anordnung, bei der ein beachtlicher Teil der epitaktischen Siliziumschicht durchoxydiert ist zu einem isolierenden pn-übergang. Jedes ringförmige Isolationsgebiet umfaßt das gesamte oxydierte Silizium, welches an eine Tasche aus isoliertem epitaktischem Silizium angrenzt. Ein bestimmtes Gebiet aus oxydiertem Silizium kann aber als Teil des ringförmigen oxydierten Isolationsgebiets von mehr als einer isolierten Tasche aus Silizium dienen.
Ein Halbleiterplättchen 40 enthält eine p-Siliziumunterläge 41, in welche n+ Gebiete 43a und 43b eindiffundiert sind. Das Gebiet 43a dient als verdeckter Kollektor, und es ist zugleich derjenige Materialteil, der das erfindungsgemäß vorgesehene oxydierte Isolationsgebiet 44b unterkreuzt. Auf der oberen Fläche der Unterlage 41 ist eine epitaktische p-Siliziumschicht 42 ausgebildet. In Nuten, welche in die epitaktische Schicht 42 eingeätzt sind, befinden sich Oxid-Isolationsgebiete 44a, 44b, 44c und 44d. Diese oxydierten Isolationsgebiete werden dadurch ausgebildet, daß zunächst die Oberfläche der epitaktischen Schicht 42 mit einer Nitridschicht bedeckt wird, vorzugsweise Siliziumnitrid, und das Nitrid wird anschließend über denjenigen Teilen der epitaktischen Schicht 42 entfernt, in denen die Nuten auszubilden sind. Diese Nuten werden zunächst eingeschnitten und anschließend zur Bildung der Isolationgebiete oxydiert.
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Während nach einer bevorzugten Ausführungsform der Erfindung eine Siliziumnitridschicht verwendet wird, um diejenigen Teile des epitaktischen Halbleitermaterials darzustellen» in denen keine Nuten auszubilden sind, können im Rahmen der Erfindung auch andere geeignete Isolierschichten, welche eine Maskierung des darunter befindlichen Halbleitermaterials gegen thermische Oxydation bilden und deren Ätzgeschwindigkeit erheblich niedri ger als die des Oxids des Halbleitermaterials und des Halbleitermaterials selbst ist, anstelle von Siliziumnitrid verwendet werden·
Die epitaktische Schicht 42 ist eine genau bemessene Dünnschicht, und ihre Schichtdicke beträgt weniger als 5 Mikrometerj vorzugsweise beträgt die Stärke etwa 1,25 Mikrometer. Da die Schicht stärke haftender Oxidschichten aus praktischen Gründen begrenzt ist, kann die Stärke des aus dem Silizium gebildeten Oxids nicht mehr als etwa 3 Mikrometer betragen. Stärkere Oxidschichten nei gen zum Reißen und Ablösen. Eine aus praktischen Gründen gegebene untere Grenze der Stärke der epitaktischen Siliziumschicht 42 ist die Mindeststärke, unterhalb derer keine Transistorwirkung mehr erreichbar ist. Venn die epitaktische Schicht 42 eine Stärke von 1,25 Mikrometer hat, werden die Nuten etwa 7 000 Angström tief in die Schicht 42 eingeätzt. Anschließend werden die geätzten Nuten oxydiert. Das Siliziumoxid, welches man dabei erhält, er streckt sich sowohl über als auch unter die ursprünglich freige legte Oberfläche jeder Nut. Bei einer epitaktischen Schicht von 1,25 Mikrometer wird normalerweise ein Oxid von etwa 1,2 Mikro meter aufwachsen· Das Oxid erstreckt sich etwa 1 500 Angström Über den darunter liegenden isolierenden pn-übergang hinaus. Venn die epitaktische Siliziumschicht 42 eine andere Schicht stärke hat, wird die Tiefe der Nut in geeigneter Weise so gewählt, daß sich das Oxid über den isolierenden pn-Ubergang hinaus er streckt, also im Gegensatz zu den Lehren des Standes der Technik.
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Anschließend wird das Nitrid von der epitaktischen Schicht 42 entfernt. (Bei bevorzugten weiteren Ausbildungen des Verfahrens gemäß der Erfindung kann eine p-Basiskontakt-Diffusion durch Fenster 48b bis zu einer durch Linie 45d dargestellten Tiefe an diesem Punkt des Verfahrens zusätzlich vorgenommen werden.) Anschließend wird die Oberfläche der epitaktischen Siliziumschicht 42 oxydiert, über dem Gebiet 45a wird das Oxid entfernt. Anschließend werden n-StÖrstoffe in das Gebiet 45a eindiffundiert, so daß eine Kollektorsenke gebildet wird, welche sich zu der verdeckten Kollektorschicht 43a erstreckt. Die seitliche Ausdehnung der Senke 45a ist begrenzt durch ein ringförmiges oxydiertes Gebiet, dessen geschnittene Teile 44a und 44b in Figur 4 im Schnitt dargestellt sind«, Unter bestimmten Bedingungen kann es auch zweckmäßig sein, die Reihenfolge umzukehren, so daß die Diffusion des Kollektor-Senkengebiets 45a vor der Basiskontakt-Diffusion erfolgt.
Anschließend werden n-Störstoffe in das Gebiet 45b der epitaktischen p-Schicht 42 durch ein in Oxidschicht 46 vorhandenes Fenster 48a eindiffundiert, so daß Emittergebiet 47 gebildet wird. Der verdeckte Kollektor 43a, die epitaktische Basis 45b und der diffundierte Emitter 47 bilden nun einen npn-Transistor. Die Basis 45b dieses Transistors ist gegenüber benachbarten Gebieten der epitaktischen Schicht 42 durch ein ringförmiges oxydiertes Isolationsgebiet, das im Schnitt unter den Bezugszeichen 44b und 44c dargestellt ist und sich bis zu dem oder unter den isolierenden pn-übergang erstreckt, vollständig isoliert. Die Gebiete 45a und 45b bilden zusammen mit der verdeckten Schicht 43a eine Isolierte Tasche, deren Isolation gebildet ist durch ringförmige oxydierte Isolationsgebiete, von denen die Teile 44a und 44c dargestellt sind, und einen isolierenden pn-übergang, also den pn-übergang zwischen der verdeckten Schicht 43a und der Unterlage 41. Ein Fenster 48b, welches in die Oxidschicht 46 eingeschnitten ist, ermöglicht die Kontaktgabe zu der epitaktischen Basis 45b.
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In Teil 45c der epitaktischen Schicht 42 ist ein Widerstand dargestellt. Dieser Widerstand kann entweder ein Basiswiderstand oder ein epitaktischer Widerstand sein, abhängig davon, ob eine zusätzliche Basisschicht-Diffusion (Linie 45e) in diesem Bereich vorgenommen wurde oder nicht. Der Widerstand wird durch eine Oxidschicht 49 bedeckt, in die Fenster eingeschnitten werden können, um eine Kontaktgabe zu dem Widerstand zu ermöglichen. Das Material 45c ist gegenüber der Unterlage 41 durch ein n+ Gebiet 43b isoliert, und die seitliche Isolation ist durch ein ringförmiges oxydiertes Isolationsgebiet (Teile 44c und 44d) gebildet.
Gebiet 45c kann durch die pn-Diode, welche durch Gebiet 45c und die verdeckte Schicht 43b gebildet ist, mit einer anderen verdeckten Schicht in derselben Unterlage 41 durch eine unterkreuzende Verbindung verbunden werden, ähnlich wie es bei der Unterkreuzungsverbindung 43a der Fall ist, welche ein oxydiertes Isolationsgebiet 44b, 44c verlängert.
Anschließend wird auf der Oberfläche des Halbleiterplättchens ein verbindendes Leitungsmuster ausgebildet, welches bestimmte aktive und passive Komponenten derart verbindet, daß sich die gewünschte Schaltung ergibt. Die Leitungen bestehen vorzugsweise aus einem geeigneten Metall, insbesondere Aluminium, jedoch kann auch leitfähiges Halbleitermaterial oder ein anderes geeignetes leitendes Material verwaidet werden.
Die Herstellung der in Figur 4 dargestellten Anordnung erfolgt also vorzugsweise in folgenden Schritten:
1. Oxydieren der p-Unterlage.
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2. Maskieren und Diffundieren von n-Gebieten, welche als verdeckte Kollektoren, Unterkreuzungen und Isolationsgebiete dienen (Figur 10a, Gebiete 43a, 43b).
3. Entfernen von Oxid und Aufwachsen einer dünnen epitaktischen p-Siliziumschicht (Figur 10b,,Schicht 42).
4. Aufbringen und Maskieren einer Siliziumnitridschicht (Figur 10b, Schichten 141a, 141b, 141c).
5. Ätzen und Oxydieren von Isolationsgebieten (Figur 10c, Geüete 44a, 44b, 44c, 44d).
6. Entfernung des Nitrids, und zwar entweder teilweise oder vollständig nach den folgenden Verfahrensregeln:
a) Wenn keine vorherige Basiskontakt-Aufbringung erfolgt und wenn keine epitaktischen Widerstände in dem epitaktischen Material auszubilden sind, wird das Nitrid ohne einen Verfahrensschritt der Maskierung vollständig entfernt (Figur 10c, Schicht 141b).
b) Wenn epitaktische Widerstände, Kanalgebiete für MOS-Bauelemente oder Transistoren für hohe hfe herzustellen sind, bleibt das Nitrid als Maske gegen Diffusion erhalten (Figur 10c, Schichten 141a, 141c), und es wird Nitrid von anderen Gebieten entfernt.
7. Durchführen der Basiskontakt-Aufbringung und Diffusion falls vorgeschrieben (Figur 10c, Gebiet 142) Maskierung mit Fotoresist 145a und 145b.
8. Entfernen des restlichen Nitrids, falls vorhanden, und Oxydieren des Halbleiterplättchens (Figur 1Od, Schichten 143» 46, 49).
9. Maskieren (Figur 1Od, Schicht 143 entfernen), Kollektorsenken eindiffundieren (Figur 1Od, Gebiet 45a) und wieder oxydieren falls erforderlich (Figur 1Od, Ersetzen der Schicht 143).
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tO. Maskieren (Figur 1Od, Einschneiden von Fenster 48a in Oxidschicht 46) und Diffundieren der Emitter (Figur 1Od, Gebiet 47).
11. Maskieren von Kontakteinschnitten (Figur 10e, Kontaktfenster 48« und 48b, und Entfernen der Schicht 143).
12. Aufbringen einer Metall-Verbindungsschicht, Maskieren des Verbindungsmusters (Figur 1Oe, Metall 144a, 144b und 144c) und Legieren· Insgesamt sind sechs oder sieben maskierende Verfahrensschritte erforderlich.
In den beiden Fällen, in denen kein Verfahrensschritt der Maskierung bei der Entfernung des Nitrids unter Verfahrensschritt 6a vorgesehen ist, wird bei dem Verfahren gemäß der Erfindung ein Verfahrensschritt der Maskierung eingespart im Vergleich zu solchen üblichen Verfahren, bei denen eine getrennte Kollektorsenken-Maskierung und Diffundierung erfolgt.
Wie Figur 4 zeigt, werden durch dieses Verfahren hegesteilt:
1. npn-Transistoren (Gebiete 43a, 45b, 47)
2. Dioden (Gebiete 45b, 47 und 43a, 45b)
3· lipitaktische Widerstände (etwa 5 KOhm/sq entsprechend etwa 0,8 K0hm/cm2) (Gebiet 45c)
4. Basiswiderstände (etwa 600 Ohm/sq entsprechend etwa 100 Ohm/cm ) (Gebiet 45b und 45c mit Voraufbringen des Basiskontakt B )
5. Verdeckte unterkreuzende Kollektorgebiete unter der Isolation (Gebiet 43a)
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Der oben beschriebene Verfahrensschritt 6, der Verfahrensschritt der Basismaskierung, zeigt besonders deutlich den Vorteil der Oxidisolation gemäß der Erfindung. Die Maskierung der Basis bringt die Entfernung des Nitrids mit sich. Das Nitrid kann bei sehr geringer Ätzung der Oxidisolation entfernt werden, so daß eine überdimensionierte Basismaske (Fotoresist I45a und 145b in Figur 1Oc) verwendet werden kann. Die genauen Abmessungen des Basisgebiets werden dann durch Isolationsgebiete 44b, 44c festgelegt. Die Maske kann vollständig entfallen, wenn eine Schicht-Basisdiffusion angewendet wird.
In entsprechender Weise können die mit einer dünnen Oxidschicht bedeckten Gebiete, z.B. das Gebiet der Kollektorsenke 45a (Figur 1Od) durch eine überdimensionierte Maske geätzt werden, ohne daß dabei eine nachteilige Wirkung auf die benachbarte Oxidisolation eintritt. Die Kollektorsenke 45a steht im Kontakt mit dem verdeckten Kollektor 43a unter der epitaktischen p-Siliziumschicht. Zum Freilegen der Oberfläche der Kollektorsenke 45a dient ein getrennter Verfahrensschritt der Maskierung. Die Grenzen der Senke werden gebildet durch die Oxidisolation 44a, 44b, so daß die Senke auf die Basis 45b, das oxydierte Isolationsgebiet 44a, 44b und den verdeckten Kollektor 43a eingerichtet wird. Die Kollektorsenke 45a kann entweder vor oder nach der Bildung des Basisgebiets 45b ausgebildet werden.
Durch den beschriebenen Verfahrensschritt 8, nämlich Entfernung des Nitrids und Oxydation, wird eine schützende Oxidschicht auf diejenigen Bereiche aufgebracht, die keine Senken- oder Emitterdiffusion erhalten sollen. Verdeckte Kollektorwiderstände werden in üblicher Weise ausgebildet. Basiswiderstände und epitaktische Widerstände können durch die Ränder der Oxidisolation begrenzt
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werden, und der auf die Flächeneinheit bezogene ohmsche Widerstand wird in geeigneter Weise dadurch eingestellt, daß die Dotierungskonzentration, die Tiefe der Basisdiffusion und der spezifische Widerstand der epitaktischen Schicht in geeigneter Weise überwacht und beeinflußt werden.
Die Emittergebiete, die Kontakte, die Metallisierung und die Metallbegrenzung werden in üblicher Weise vervollständigt bzw. ausgeführt.
Durch das beschriebene erfindungsgemäße Verfahren und die erfindungsgemäß vorgesehene Anordnung werden im Vergleich zu den bisher bekannten technischen Maßnahmen überraschende Vorteile gewonnen:
1· Die oxydierten Isolationsgebiete begrenzen die seitliche Erstreckung der Kollektorsenken, der Transistor-Basisgebiete sowie der epitaktischen und Basiswiderstände, so daß in vielen Fällen die Gesamtzahl der Verfahrensschritte der Maskierung, die zur Herstellung einer integrierten Schaltung erforderlich sind, herabgesetzt werden kann.
2„ Der enge Kontakt des Basiswiderstands und der Kollektorsenkengebiete mit dem oxydierten Silizium ermöglicht eine wesentlich höhere Packungsdichte. Bei Anwendung der nach dem Stande der Technik bekannten Verfahren der Diffusionsisolation war dies nicht möglich, da die Isolationsgebiete leitend waren und daher unerwünschte Kurzschlüsse zwischen den Basis- und Widerstandsgebieten einerseits und dem leitfähigen Isolationsgebiet andererseits bestanden. Da erfindungsgemäß ein isolierendes Oxid für wesentliche Teile der Isolation verwendet
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wirdι kann sich die Basis bis zu dem Isolationsgebiet erstrecken, ohne daß die Gefahr von Durchschlägen oder eines Kurzschlusses zwischen dem Basisgebiet und dem Isolationsgebiet auftritt. Aus den gleichen Gründen kann in entsprechender Weise der Emitter so ausgebildet sein, daß er unmittelbar an der Oxidisolation anliegt.
3β Die Verwendung dünnerer epitaktischer Schichten, als es bisher nach dem Stande der Technik üblich war, reduziert den unerwünschten Verbrauch von Oberfläche durch seitliches Hinausschieben der Isolation während ihrer Ausbildung. Die Oxydation der Halbleiterschicht ist im wesentlichen abgeschlossen, wenn die Oxydation den sich seitlich erstreckenden isolierenden pn-übergang erreicht. Bei Anwendung dünner epitaktischer Schichten können die Packungsdichten höher werden als bei dicken epitaktischen Schichten, da weniger Oberflächenbereich durch seitliche Ausdehnung der Isolation verbraucht wird. Diese seitliche Ausdehnung beträgt etwa den zweifachen Wert der Tiefe der Isolation, welche ihrerseits ungefähr gleich der Stärke der epitaktischen Siliziumschicht ist.
4. Die Anordnung gemäß der Erfindung ermöglicht eine Herabsetzung der Kapazität und ermöglicht eine Steigerung der Durchbruchsspannung gegenüber der Seitenwand (also der vertikalen Wandung der Halbleitertasche).
5. Ein weiterer Vorteil der Erfindung ist, daß Defekte in der Maskierung und Fehler bei den Maskierungsverfahren, beispielsweise Risse, Nadellöcher usw., sich auf die fertige Schaltung erheblich geringer auswirken, als es bisher der Fall war. Beispielsweise führen Defekte in der Isolationsmaske bei den
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bekannten Verfahren zur Ausbildung unerwünschter diffundierter Isolationsgebiete an denjenigen Stellen, wo sich Nadellöcher oder sonstige Defekte befinden. Bei Anwendung der Erfindung führen Defekte dieser Art jedoch lediglich zur Ausbildung zu sätzlichen Oxids· Bei anderen Masken besteht bei Defekten der beschriebenen Art eine hohe Wahrscheinlichkeit, daß sie auf ..oxydierte Isolationsgebiete des Halbleitermaterials fallen, wo sie keine wesentliche nachteilige Wirkung auf die herzu stellende Schaltung haben. Beispielsweise haben Defekte in der Basis-Diffusionsmaske, durch welche die Basis mit den Isolationsgebieten verbunden wird, keinerlei Wirkung auf die Arbeitsweise der Schaltung. In entsprechender V/eise haben Defekte bei Kontaktmasken nur eine sehr geringe oder überhaupt keine nachteilige Folge, da das unerwünschte teilweise Ein-• dringen von Metall in ein oxydiertes Isolationsgebiet der An ordnung ohne Auswirkung auf das Betriebsverhalten ist. Auch ein Defekt bei einer Emittermaske, welcher bei Anwendung des Standes der Technik zu einem Kurzschluß zwischen einem Emittergebiet und einem Kollektorgebiet führen konnte, hat auf eine erfindungsgemäß ausgebildete Anordnung keinen Einfluß. Schließlich haben auch solche Defekte, durch die das Emitter gebiet mit einem Isolationsgebiet verbunden wird, nur eine sehr geringe oder Überhaupt keine Wirkung auf die Arbeitsweise der erfindungsgemäßen Anordnung.
Figur 5 zeigt die Verfahrensmaßnahmen der Isolation durch oxy dierte Gebiete gemäß der Erfindung in der Anwendung auf eine integrierte Schaltung, welche doppelt diffundierte Transistoren aufweist· Ein Halbleiterplättchen 50 enthält eine p-Unterlage 51» auf der sich eine epitaktische n-Siliziumschicht 52 befindet. In der oberen Fläche der Unterlage 51 ist an der Trennfläche dieser Unterlage gegenüber der epitaktischen Schicht 52 ein verdecktes
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η+ Kollektorgebiet 53a angeordnet. In der epitaktischen Schicht 52 befinden sich oxydierte Gebiete, die in Figur 5 geschnitten dargestellt sind und die Bezugszeichen 54a, 54b, 54c, 54d, 54e und 54f aufweisen. Die oberen Flächen der oxydierten Gebiete 54 liegen etwa in der gleichen Fläche wie die obere Fläche der epitaktischen Schicht 52. Eine n+ Kollektorsenke 56a, welche in der epitaktischen Schicht 52 ausgebildet ist, bildet Kontakt mit der verdeckten n+ Kollektorschicht 53a durch epitaktisches n-Materiai 55a. Senke 56a kann gleichzeitig mit Emittergebiet 57a ausgebildet werden. Die Kollektorsenke 56a ist von benachbarten Gebieten der epitaktischen Schicht 52 durch ein ringförmiges Isolationsgebiet aus oxydiertem Silizium getrennt, welches durch die geschnittenen Teile 54a und 54b dargestellt ist. Eine verdeckte n+ Kollektorschicht 53a liegt unter einem Teil des oxydierten Gebietes 54b und steht in Kontakt mit epitaktischem n-Material 55b. Das Gebiet 55b dient als Kollektor eines Transistors. Unmittelbar über dem Gebiet 55b und durch einen im wesentlichen ebenen pn-übergang 55f von diesem getrennt befindet sich ein p+ Basisgebiet 56b, welches durch ein Diffusionsverfahren Üblicher Art gebildet ist. Während der Basisdiffusion begrenzt das oxydierte ringförmige Gebiet (Schnittbereiche 54b und 54c) die seitliche Ausdehnung der Basis.
Die ringförmigen Isolationsgebiete 54 ermöglichen, daß die Masken auf dem Halbleiterplättchen mit geringerer Genauigkeit aufgebracht werden können, als es sonst der Fall wäre. Dieser Vorteil wird dadurch erreicht, daß obwohl einige der verbleibenden Teile des epitaktischen Materials 52 zur Verhinderung der Eindiffundierung von Störstoffen maskiert sein müssen, die oxydierten Gebiete 54 die seitliche Ausdehnung der Basisdiffusion verhindern,, Die Toleranzen der Maskierung zur Ausbildung der Basis 56b sind daher im Vergleich zum Stande der Technik weniger kritisch, und es wird dennoch eine sehr genaue Ausbildung des Basisgebiets 56b erreicht.
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Nachdem das Basisgebiet 56b ausgebildet ist, wird eine Oxidschicht 58 auf den Oberflächen des epitaktischen Halbleitermaterials 52 gebildet, und es wird durch diese Oxidschicht 58 ein Fenster 59a geschnitten. Durch das Fenster 59a wird dann eine η-Dotierung eindiffundiert, und es bildet sich das Emittergebiet 57a des Transistors. Zwischen den oxydierten Gebieten 54b und 54d ist auf diese Weise ein doppelt diffundierter, oxid-isolierter npn-Tramstor entstanden. Der Basiskontakt zu diesem Transistor, der durch Fenster 59b in der Oxidschicht 58 hergestellt wird, kann erforderlichenfalls das angrenzende oxydierte Isolationsgebiet 54c überlappen.
Im Gebiet 55c der epitaktischen Schicht 52 wird ein epitaktischer Widerstand ausgebildet. Der intakt zu diesem Widerstand wird hergestellt durch hochdotierte η+ Gebiete 57b und 57c, welche in Öffnungen in der Oxidschicht 58 ausgebildet sind. Der Widerstand 55c ist gegenüber den benachbarten Gebieten der integrierten Schaltung durch ein ringförmiges Oxydationsgebiet 54c, 54d getrennt. Alternativ kann dieser Widerstand auch kontaktiert werden durch einen oder mehrere hochleitfähige darunter befindliche Leitungsgebiete ähnlich dem n+ Gebiet 53a.
In Gebiet 55d der epitaktischen Schicht 52 wird ein Basiswiderstand ausgebildet. Zu diesem Zweck wird ein p-Störstoff in das epitaktische η-Gebiet 55d eindiffundiert, und es bildet sich p-Gebiet 56d. Kontakt zu diesem Basiswiderstand wird hergestellt durch Fenster 57d und 57e, welche auf beiden Seiten des Oxids 58 am p-Halbleitermaterial 56d angeordnet sind. Dieser Widerstand wird als Basiswiderstand bezeichnet in Anbetracht der Tatsache, daß der Leitfähigkeitstyp und das Dotierungsniveau des Widerstands im wesentlichen die gleichen sind wie es beim Basisgebiet 56b des npn-Transistors der Fall ist, welcher in dem Teil 55b der
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epitaktischen Schicht 52 ausgebildet ist. Die geschnittenen Teile 5^d und 5^e gehören zu einem ringförmigen oxydierten Isolationsgebiet, welches die Schichten 55d und 56d umgibt, um diese Schichten gegenüber der übrigen epitaktischen Schicht 52 zu isolieren. Falls erforderlich, kann eine verdeckte n+ Schicht 53b, welche gestrichelt dargestellt ist, unterhalb des Materials 55d angeordnet sein und Kontakt bilden mit dem oxydierten Isolationsgebiet 54d, 54e, um die Durchbruchsspannung dieses Widerstands gegenüber der Unterlage 51 zu erhöhen.
An der oberen Fläche des Gebiets 55e des epitaktischen Materials ist eine Metallschicht 59c befestigt. Die Schicht 59c bildet zusammen mit dem darunter befindlichen epitaktischen Material eine Schottky-Sperrdiode„ Diese Diode ist gegenüber den benachbarten Gebieten der epitaktischen Schicht 52 durch ein ringförmiges Gebiet 5^e, 54f getrennt, welches das epitaktische n-Material 55e umgibt. Eine (gestrichelt dargestellte) verdeckte n+ Schicht 53c kann ebenfalls unter dieser Diode angeordnet sein, um die Durchbruchsspannung der Anordnung zu erhöhen und den Serienwiderstand herabzusetzen.
Die epitaktische η-Schicht kann verwendet werden, um epitaktische η-Widerstände zu bilden, wie durch Gebiet 55c in Figur 5 wiedergegeben ist. Diese Gebiete können als Kollektorwiderstände verwendet werden, ohne daß eine besondere Metallverbindung von dem V/iüerstand zum Kollektor erforderlich ist.
Figur 6 zeigt als weiteres Ausführungsbeispiel einen pnp-Transistor, welcher unter Anwendung des erfindungsgemäßen Verfahrens der Oxid-Isolation hegestellt ist. Ein Halbleiterplättchen 60 enthält eine p-Siliziumunterlage 61, welche als Kollektor des pnp-Transistors dient«, In der p-Uhterlage 61 befindet sich eine verdeckte n+ Schicht 63. Die Schicht 63 erstreckt sich unter ein
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oxydiertes Isolationsgebiet 64b, welches in einer epitaktischen n-Siliziumschicht 62 ausgebildet ist. Die epitaktische Siliziumschicht 62 liegt auf der oberen Fläche der Unterlage 61. Das n+ Gebiet 63 verbindet epitaktisches η-Material 65a, welches von einem ringförmigen oxydierten Isolationsgebiet 64a, 64b umgeben ist, mit einem epitaktischen η-Gebiet 65b, welches von einem ringförmigen oxydierten Isolationsgebiet 64b, 64c umgeben ist. Mit n-Basisgebiet 65b wird Kontakt gebildet durch Gebiet 66a aus n+ Material, das epitaktische η-Gebiet 65a und die verdeckte n+ Schicht 63· In das Gebiet 66b ist ein p-Störstoff eindiffundiert, um den Emitter des pnp-Transistors zu bilden. Der Emitter-Basis-Übergang zwischen den Gebieten 66b und 65b ist im wesentlichen flach.
Da das Emittergebiet 66b den gesamten Oberflächenbereich einnimmt, welcher von dem einen ringförmigen oxydierten Isolationsgebiet 64b, 64c umgeben ist, sind die Maskierungstoleranzen bei der Ausbildung des Emittergebiets weniger kritisch als dies bei Anordnungen bekannter Art der gleichen Größe der Fall ist.
Im Zusammenhang mit den in den Figuren 5 und 6 dargestellten Anordnungen ist hervorzuheben, dai3 die epitaktischen Schichten 52 und 62 den n-Leitfähigkeitstyp, nicht aber den p-Leitfähigkeitstyp haben. Das bedeutet, daß unter Widerständen keine verdeckte Schicht notwendig ist, unü die Kollektorsenken-Diffusion kann ersetzt werden durch eine flachere Emitterdiffusion, wobei die Maskierung durch den Verfahrensschritt der Emittermaskierung erfolgt. Die Basis v/ird durch die Basisdiffusion ausgebildet, und die epitaktische Schicht dient nun als Kollektor des npn-Transistors (Figur 5).
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Die epitaktische η-Schicht ist auch vorteilhaft für die Herstellung von pnp-Substrattransistoren, bei denen diep-Basis eines npn-Transistors den Emitter eines pnp-Transistors bildet. Die epitaktische η-Schicht bildet die pnp-Basis- und die p-Unterlage arbeitet als Kollektor des pnp-Transistors. Bei einer solchen Anordnung wird bei dem in Figur 5 dargestellten Transistor die verdeckte Schicht 53a auf diejenige Größe verkleinert, wie sie durch die gestrichelte Linie 56e angedeutet ist. Ein solches Bauelement wird auch als substrat-gesteuerter Schalttransistor (SCST = substrate controlled switching transistor) bezeichnet.
Die Figuren 7a und 7b zeigen eine Halbleiterschaltung, bei der die allgemeine Anordnung des Kollektors, des Emitters und der Basis geändert worden sind, so daß man eine andersartige Emitterisolation erhält. Zur Herstellung können diejenigen Verfahren angewendet werden, wie sie im Zusammenhang mit Figur 4 bzw. Figuren 5 und 6 beschrieben sind. Die in den Figuren 7a und 7b dargestellte Bauart kann auch als Wandemitter-Transistor bezeichnet werden, da der Emitter in diesem Fall in Berührung mit der Oxidisolation stehen darf. Wie aus Figur 7a hervorgeht, enthält ein Halbleiterplattchen 70 eine p-Siliziumunterlage 71, in welche eine verdeckte n+ Kollektorschicht 73 eindiffundiert ist„ Eine epitaktische n-Schicht 72 ist auf der oberen Fläche der Unterlage aufgewachsen (diese Schicht könnte auch p-Leitfähigkeit haben). Oxydierte Isolationsgebiete 74a, 74b und 74c sind in der epitaktischen- Schicht 72 ausgebildet, und zwar unter Anwendung derjenigen Verfahrensschritte, wie sie bereits beschrieben wurden. In der epitaktischen Schicht 72 wird ein Kollektor-Kontaktgebiet 75a ausgebildet; es ist von einem ringförmigen oxydierten Isolationsgebiet 74a, 74b umgeben. In Gebiet 76 der epitaktischen Schicht 72 wird ein Störstoff eindiffundiert, um ein p+ Basisgebiet 75c zu bilden. Ein pn-übergang 74f zwischen
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ρ+ Basisgebiet 75c und dem epitaktischen Gebiet 76 ist im wesentlichen flach und erstreckt sich zu einem ringförmigen Isolationsgebiet 74b, 74c. Anschließend wird eine Oxidschicht 77 auf der oberen Fläche der epitaktischen Schicht 72 ausgebildet, und es wird ein Fenster 77a in diese Oxidschicht eingeschnitten. Durch das Fenster 77a wird ein n-Störstoff eindiffundiert, so daß man Emittergebiet 75b erhalte Zu dem Basisgebiet 75c wird Kontakt durch Fenster 77b in der Oxidschicht 77 gebildet. Das Emittergebiet 75b stößt an einen Teil des oxydierten Isolationsgebiets 74b an. Die Draufsicht gemäß Figur 7b zeigt bei der Schaltung die Lagen der Kollektor-, Basis- und Emitterkontakte und der oxydierten Isolationsgebiete. Die Kollektor-, Basie- und Emitterkontakte können jeweils über die benachbarten oxydierten Isolationsgebiete hinüberragen, so daß die Schwierigkeiten, die bei dem Ausrichten der Kontaktmaske auftreten, erheblich herabgesetzt sind.
Bei der Herstellung des in Figur 7a dargestellten Transistors muß sorgfältig darauf geachtet werden, daß die Störstoffkonzentration im Teil 75d des Basisgebiets 75c hoch genug ist, um eine unerwünschte Ausbildung von Inversionsgebieten, Verarmungsgebieten oder Kanalgebieten, insbesondere in der Nähe des Oxidgebiets 47b, zu verhindern.
Figur 8 zeigt ein anderes Ausführungsbeispiel eines npn-Wandemitter-Transistors, bei dem ebenfalls die erfindungsgemäß vorgesehenen oxydierten Isolationsgebiete verwendet werden. Ein HaIbleiterplättchen 80 enthält eine p-Siliziumunterlage 81, auf der eine epitaktische n-Siliziumschicht 82 ausgebildet ist. In der Unterlage 81 ist ein verdecktes n+ Kollektorgebiet 83 angeordnet. Oxydierte Isolationsgebiete 84a - 84d erstrecken sich zu
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dem isolierenden pn-übergang oder durchdringen ihn. Der Kontakt zum Kollektorgebiet 8?b wird hergestellt durch Kollektorkontakt 88a, welcher mit Kollektorsenke 8?a in Verbindung steht, die in Teil 8.5a der ep iak jschen .Schicht 82 ausgebildet ist. Basisgebiet 86a ist in das epitaktische η-Gebiet 85b der epitaktischen Schicht 82 eindiffundiert. Der pn-übergang zwischen Basisgebiet 86a und Kollektorgebiet 85b ist im wesentlichen flach. Emittergebiet 87b ist an einer Seite des Bas%ebiets 86a an dem ringförmigen oxydierten Isolationsgebiet 84b, 84c ausgebildet. Kontakte zu Emittergebiet 87b und Basisgebiet 86a werden gebildet durch Kontakte 88b und 88c, welche über Fenstern in Oxidschicht 89 liegen. In diesem Fall kann sowohl die Emitter-Diffusionsmaske und die Emitter-Kontaktmetallmaske, falls verwendet, über dem benachbarten Isolationsoxid liegen, so daß auf diese Weise eine erhebliche Freiheit hinsichtlich der Maskierungstoleranzen besteht. Ein epitaktischer η-Widerstand ist im Halbleitergebiet 85c der epitaktischen Schicht 82 ausgebildet, und er wird umgeben von einem ringförmigen oxydierten Isolationsgebiet 84c, 84d. Kontakt zu diesem epitaktischen Widerstand wird hergestellt
durch Metallschichten 88d und 88e9 welche mit Gebieten aus epitaktischem Material 85c durch Fenster in Oxidschicht 89 in Verbindung stehen.
Ein p+Schutzring, von dem in Figur 8 die geschnittenen Teile
86b - 86g gezeigt sind, umgibt Basisgebiet 86a, Kollektorsenke 87a und Epitaxialwiderstand 85c, und er stößt an die oxydierten Isolationsgebiete, welche diese Gebiete umgeben. Bei bestimmten Ausführungsformen können diese Schutzringe an dem isolierenden pn-übergang anliegen. Die Schutzringe können bei dner bevorzugten Ausführungsform dadurch hergestellt werden, daß die Oberflächen der oxydierten Isolationsgebiete vor dem Entfernen des
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Nitrids und unmittelbar nach der Ausbildung der oxydierten Isolationsgebiete geätzt werden, und es wird dann ein p-Störstoff in das so freigelegte Siliziummaterial eindiffundiert. Auf diese Yfeise ist das Problem gelöst, das im Zusammenhang mit Gebiet 75d der Basis 75c in Figur 7a erörtert wurde. Die Diffusion des Schutzrings kommt ohne besonderes Zutun in die richtige Lage gegenüber dem oxydierten Isolationsgebiet und erfordert keinen zusätzlichen Verfahrensschritt der Maskierung. Es können auch alle anderen Elemente, welche im Zusammenhang mit der Erfindung beschrieben sind, mit einem solchen hinsichtlich seiner Ausrichtung unproblematischen Schutzring geeigneter Leitfähigkeit hergestellt werden, und zwar bei Anordnungen mit Wand-Emitter.
Ferner ist zu beachten, daß bei dem in Figur 5 dargestellten Ausführungsbeispiel ein Nadelloch in der Isolationsmaske leicht die Folge haben kann, daß ein Teil der epitaktischen Schicht 72 oxydiert wird, der dann von einem Emittergebiet umgeben ist. Selbst wenn in einem solchen Fall das Emittergebiet nicht an ein oxydiertes Isolationsgebiet anstoßen sollte, stößt der Emitter dann tatsächlich doch an einen Teil des oxydierten Isolationsgebietes an, welches unbeabsichtigt durch das Nadelloch gebildet wurde. Bei der Ausführung der Diffusion des p+ Schutzringes, wie im Zusammenhang mit Figur 8 beschrieben, wird der Ring auch um diesen schädlichen Teil oxydierten Isolationsmaterials herumdiffundiert, und es wird dadurch der Effekt von Inversionsschichten, Verarmungsgebieten und Kanalgebieten auf die Arbeitsweise der Anordnung stark herabgesetzt oder ganz eleminiert.
Figur 9 zeigt eine bevorzugte Ausführungsiorm einer Kollektorsenke, wie sie in Anwendung der Erfindung hergestellt werden kann. In der oberen Fläche einer p-Siliziumunterlage 91 ist eine
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verdeckte η+ Schicht 93 ausgebildet. Daran anschließend ist an der oberen Fläche der Unterlage 91 eine epitaktische Siliziumschicht 92 aus noch höher dotiertem η-Material ausgebildet. Oxydierte ringförmige Gebiete aus epitaktischem Silizium, deren Querschnitte 94a und 94b in der Zeichnung erkennbar sind, begrenzen seitlich isolierte Siliziumtaschen. In Tasche 96a ist eine Kollektorsenke 96f ausgebildet. Um diese Senke herzustellen, wird ein Teil des oxydierten Halbleitermaterials 94b neben der Senke fortgeätzt, und es wird ein Teil der Seite des benachbarten epitaktischen Siliziums freigelegt. Anschließend werden n-Störstoffe in das freigelegte epitaktische Halbleitermaterial eindiffundiert, so daß eine hohe Konzentration an Störstoffen im Teil 96f des epitaktischen Siliziums gebildet wird, welcher durch Fortätzen des Teils 96e des oxydierten Isolationsgebiets 94b freigelegt wurde. Dieses hochleitfähige Halbleitermaterial bildet unmittelbar Kontakt mit dem darunter befindlichen n-Kollektor 93. Aussparung 96e, welche durch Fortätzen eines Teils des oxydierten Isolationsgebiets gebildet wurde, ist in ihrer Abmessung derart begrenzt, daß sie die kollektorsenke nicht vollständig umgibt, sondern nur einen kleinen Teil des Umfangsbereichs der Kollektorsenke einnimmt. Aul diese Weise ist es möglich, daß zu der Kollektorsenke ein metallischer Kontakt gebildet wird, ohne daß man in den Teil 96e hinunterzugehen braucht, welcher durch die Ätzung entfernt ist, um die Kollektorsenke unten zu erreichen.
Zur vollständigen Herstellung und Abgrenzung der in Figur 9 dargestellten Anordnung sind füni Verfahrensschritte der Maskierng erforderlich»
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1o Begrenzung des verdeckten Kollektors
2. Begrenzung der Isolationsgebiete
3. Begrenzung der Emitter- und Kollektorsenkengebiete
4. Begrenzung der Kontaktgebiete
5. Begrenzung des verbindenden Metall-Leitungsmusters
Das Verfahren und die Halbleiteranordnungen gemäß der Erfindung bieten sehr erhebliche Vorteile. Einer der wesentlichsten Vorteile ist eine erhebliche Verringerung der Abmessungen, welche dadurch erreicht wird, daß die erforderlichen Trenngebiete zwischen den Basis- und Emittergebieten und den oxydierten Isolationsgebieten fortfallen. Bei Anwendung der gemäß der Erfindung gegebenen Lehre zum technischen Handeln können die Emitter- und Basisgebiete so ausgebildet werden, daß sie unmittelbar an die oxydierten Isolationsgebiete angrenzen,,
Figur 11 zeigt die erhebliche Ersparnis in bezug auf die Abmessung eines Transistors, welcher unter Verwendung der Oxidisolation gemäß der Erfindung hergestellt ist, im Vergleich zu einem Transistor, welcher unter Verwendung der bisher üblichen Verfahrensweise der Diffusionsisolation hergestellt wurde« Figur 11 zeigt eine Draufsicht auf den in den Figuren 7a und 7b dargestellten Transistor, welcher innerhalb des diffundierten Isolationsgebiets 14 angeordnet ist, das den nach dem Stande der Tech nik bekannten Transistor, wie er in Draufsicht in Figur 2 dargestellt ist, umgibt. Beide Anordnungen sind im gleichen Maßstab gezeichnet. V/ie deutlich erkennbar ist, umgibt die mittlere Linie Via des nach dem Stande der Technik bekannten diffundierten Isolationfigebiets 14 einen wesentlich größeren Bereich als die Linie 74d des oxydierten Iso'l ationsgebiets, welches den in Figur 7a dargestellten Transistor umgibt«, Aus dieser Figur ^etit klar
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hervor, daß der Kollektorkontakt 75a an das oxydierte Isolationsgebiet 74a angrenzt, Emitterkontakt 75b an das oxydierte Isolationsgebiet 74b angrenzt und Basiskontakt 77b an das oxydierte Isolationsgebiet 74c angrenzt. Der verdeckte Kollektor unter den Basis-, Emitter- und Kollektorgebieten ist durch die gestrichelte Linie 73 dargestellt, welche sich um einen geringfügigen Betrag außerhalb der Basis-, Emitter- und Kollektorkontaktgebiete befindet. Es ergibt sich aus dieser Darstellung, daß eine Platzersparnis von wenigstens 65 % je Transistor bei Anwendung der Erfindung erreicht wird.
Ein zweiter wesentlicher Vorteil ist, daß die schädlichen Wirkungen von Defekten in den Masken und bei den Maskierungsvorgängen fortfallen, welche erforderlich sind, um die Isolationsgebiete und die Diffusionsgebiete der Anordnung zu begrenzen.
Falls erforderlich, kann die Kollektorsenke in dem Verfahrensgang mehrmals mit einer Oxidschicht bedeckt werden. Das Aufbringen von Oxid auf die Kollektorsenke ermöglicht, daß die Kollektorsenke unabhängig als eine unterkreuzende Leitung von niedrigem spezifischen Widerstand unter der darüber befindlichen Leitung verwendet wird.
Auch können verschiedene Arten von widerständen in der Anordnung gemäß der Erfindung verwendet werden:
1. Ein verdeckter Kollektor unter Isolation (Figur 5, Gebiet 53a).
2. Ein verdeckter Kollektor, jedoch nicht unter Isolation (Figur 5, Gebiet 53f). Dieser verdeckte Kollektor hat einen etwas geringeren spezifischen Widerstand als der unter dein Oxid befindliche verdeckte Kollektor.
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3. Epitaktische Widerstände, wobei entweder Material mit p-Leit- fähigkeit (Figur 4, Gebiet 45c) oder Material mit n-Leitfähig- keit (Figur 5» Gebiet 55c) verwendet wird.
4. Ein eingeschlossener Epitaxialwiderstand, welcher von dem Emitter eingeschlossen sein kann (Figur 4, Gebiet 45b). Ein solcher Widerstand ist in dem Basisgebiet ausgebildete Wenn er von der Basis eingeschlossen wird (Figur 5, Gebiet 55b) ist der Widerstand in dem epitaktischen Material ausgebildet, das sich neben und gewöhnlich unter der Basis befindet.
5. Ein Basiswiderstand mit p-Leitfähigkeit (Figur 51 Gebiet 56d) oder η-Leitfähigkeit (Anordnungen, bei denen alle Leitfähigkeitstypen umgekehrt sind).
6. Emitterwiderstände (welche dadurch hergestellt werden, daß Emittergebiete an zwei Stellen kontaktiert werden).
7· Ein Kollektorsenkenwiderstand (Figur 5, Gebiet 55a) „
Alle diese Widerstände geben dem Konstrukteur bei der Ausarbeitung optimaler Schaltungen eine große Beweglichkeit und viele Möglichkeiten, wie sie bisher nicht zur Verfügung standen.
Die Erfindung ist nicht auf die dargestellten und beschriebenen Ausführungsbeispiele beschränkt. Insbesondere ist es möglich, weitere Anordnungen mit vorteilhaften Eigenschaften dadurch zu erhalten, daß die entsprechenden Leitlähigkeitstypen in den dargestellten Anordnungen umgekehrt werden.
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Claims (1)

  1. -AO-
    Ansprüche
    1./Halbleiteranordnung mit einer iialblei.terunter.lage und einer aui einer l·lache der Unterlage angeordneten epitahtischer. ilalbleiterschicht, v;elche eine im wesentlichen ebene obere i'läche aiii ve ist, und einem isolierenden pn-übergang, v/elcher sich seitlich durch die Anordnung erstreckt und eine isolierende Sperre zwischen Gebieten der Unterlage und der Schicht bildet, dadurch gekennzeichnet, daß die epitaktische Schicht Taschen aus epitaki,ischem Halbleitermaterial enthält, weiche mit Abständen nebeneinander angeordnet und von ringförmigen Gebieten aus oxydierten Teilen des ilalbleitermaterxals umgeben sind, welche sich durch die epitaktische Schicht zu dem isolierenden pn-übergang erstrecken una mit diesem zusammen die Taschen aus epitaktischem Halbleitermaterial gegeneinander isolieren, wobei die oberen Flächen der ringförmigen Gebiete und der epitaktischen Schicht im wesentlichen in einer Ebene liegen.
    2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Unterlage einen ersten Leitfähigkeitstyp hat und die epitaktische Halbleiterschicht ebenfalls den ersten Leitfähigkeit styp aufweist.
    3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Unterlage die p-Leitfähigkeit hat.
    k. Halbleiteranordnung nach Anspruch 2, dadurch rekennzeichnet, daß die Unterlage die η-Leitfähigkeit hat.
    33/10'·'.
    5. Halbleiteranordnung nach Anspruch 3» dadurch gekennzeichnet, dai3 die Unterlage mehrere Gebiete niedrigen spezifischen widerstands vom n-Leitiahigkeitstyp aufweist, welche in der üben lache der Unterlage unmittelbar unter der epitaktischen Schicht
    ausgebildet sind.
    6. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeiclinet, daß die Unterlage mehrere Gebiete niedrigen spezifischen Widerstands vom p-Leitfähigkeitstyp aufweist, welche in der Oberiläche der Unterlage unmittelbar unter· der epitaktischen Schicht ausgebildet sind.
    7. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Unterlage einen ersten Leitfähigkeitstyp hat unu. die
    epitaktische Schicht den entgegengesetzten Leitiähigkeitstyp aufweist.
    ei. Halbleiteranordnung nach Anspruch 7> dadurch gekennzeiclinet, daß die Unterlage mehrere Gebiete niedrigen spezifischen i.iderstands vorn entgegengesetzten Leitfähigkeitstyp aufweist, vvelcne in der Oberfläche der Unterlage unmittelbar unter der epitaktischen Schicht ausgebildet sind.
    9ο Halbleiteranordnung nach Anspruch 7» dadurch gekennzeichnet, daß die Unterlage mehrere Gebiete niedrigen spezifischen Widerstands vom ersten Leitfähigkeitstyp aufweist, welche in der
    Oberfläche der Unterlage unmittelbar unter der epitaktischen
    Schicht ausgebildet sinci.
    10. Halbleiteranordnung nach Anspruch 7» dadurch gekennzeichnet, daß die Unterlage die p-Leit-iähigkeit hat.
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    11. halbleiteranoi'dnung nach Anspruch 7, dadurch gekennzeichnet, daii die Unterlage die n-Leitiahigkeit hat.
    12. Halbleiteranordnung mich Einspruch 1, l adurch gekennzeichnet, daß jede Tasche aus epitaktischem Halbleitermaterial bestimmte Gebiete aufweist, welche einen abweichenden LeitiähigKeitstyp besitzen.
    1;;. Halbleiteranordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Gebiete abweichenden Leitfähigkeitstyps aktive und passive Halbleiterelemente enthalten.
    14. halbleiteranordnung nach Anspruch 12, dadurch gekennzeichnet, daß in der Unterlage Gebiete niedrigen spezifischen Widerstands ausgebildet sind, uia Verbindungen zwischen solchen Gebieten herzustellen, die durch oxydierte Isolationsgebiete getrennt sinci.
    15. halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die epitaktische Schicht eine Stärke von weniger als 5 Kikrometer besitzt.
    16. halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die epitaktische Schicht eine Stärke von 1,25 Mikrometer besitzt.
    17. Halbleiteranordnung nadi Anspruch 7, dadurch gekennzeichnet, daß in der Unterlage ein erstes Gebiet mit niedrigem spezifischen Widerstand und entgegengesetztem Leitfähigkeitstyp ausgebildet und der epitaktischen Halbleiterschicht benachbart angeordnet ist, und sich ein z\.eites Gebiet mit niedrigem spezifischen Widerstand und entgegengesetztem Leitfähigkeicstyp von üer Oberfläche der epitaktisehen Schicht derart erstreckt, daß es
    - 435 -
    mit dem ersten Gebiet niedrigen speziiischen "i.iuerstands im Lontakt steht r und daß es von einem ringförmigen oxydierten Isolationsgebiet umgeben ist, welches sich durch die epitaktische Schicht zu dem ersten Gebiet in der Unterlage erstreckt.
    18. Halbiert eranordnung nach Anspruch 17, dadurch gekennzeichnet, daß sich das erste Gebiet unterhalb eines Teils des oxydierten Isalationsgebiets befindet und im ivontakt steht mit einem anderen benachbarten Gebiet aus epitaxctischem halbleitermaterial.
    19. Halbleiteranordnung nach Anspruch 1?, dadurch gekennzeichnet, daß das benachbarte Gebiet aus epitaktischem halbleitermaterial enthält: Ein kollektorgebiet vom entgegengesetzten Leitiähigkeitstyp, welches mit dem ersten Gebiet kontakt bildet; ein Basisgebiet vom ersten Leitfähigkeitstyp, das sich zu dem ringförmigen oxydierten Isolationsgebiet erstreckt, welches das benachbarte Gebiet aus epitaktischem Halbleitermaterial umgibt; und ein Emittergebiet, welches in dem Basisgebiet ausgebildet ist und den entgegengesetzten Leitfähigkeitεtyp hat.
    20. Halbleiteranordnung nach Anspruch 19, dadurch gekennzeichnet, daß das Emittergebiet an einen Teil des ringförmigen oxydierten Isolationsgebiets anstößt, welches das benachbarte Gebiet aus epitaktischem Halbleitermaterial umgibtc
    21. Halbleiteranordnung nach Anspruch 2.0, dadurch gekennzeichnet, daß die Oberfläche des epitaktischen ilalbleitermaterials von einer Isolierschicht bedeckt ist, in aer Fenster ausgebildet sind, durch welche je ein separater erster Kontakt zu dem zweiten Gebiet, zu dem Basisgebiet und zu dem .u.iittergebiet gebildet v.ird.
    3 3/10';
    22. Halbleiteranordnung nach Anspruch 21, dadurch gekennzeichnet, daß zu dem zweiten Gebiet ein zweiter und ein dritter Kontakt bestehen, zwischen denen ein bestimmter Abstand vorhanden ist, so daß zwischen diesen Kontakten eine Widerstandsstrecke durch das zweite Gebiet gebildet wird.
    23. Halbleiteranordnung nach Anspruch 21, gekennzeichnet durch einen zweiten und einen dritten Kontakt zu dem Basisgebiet, zwischen denen ein bestimmter Abstand vorhanden ist, so daß zwischen diesen Kontakten ein Basiswiderstand gebildet wird.
    24. Halbleiteranordnung nach Anspruch 21, dadurch gekennzeichnet, daß in der Isolation über einer Tasche aus epitaktischem Halbleitermaterial zwei Fenster ausgebildet sind, so daß ein epitaktischer Widerstand aus dem epitaktischen Halbleitermaterial zwischen den beiden Kontakten gebildet ist.
    25. Verfahren zur Herstellung einer Halbleiteranordnung gemäß Anspruch 1, gekennzeichnet durch folgende Verfahrensschritte: Aufwachsen einer dotierten epitaktischen Halbleiterschicht auf der Halbleiterunterlage,
    Ausbilden einer Isolation auf der epitaktischen HalbleiterscHcht,
    Entfernen von Teilen der Isolation über den Gebieten aus epitaktischem Halbleitermaterial, aus denen oxydierte Isolationsgetiete hergestellt werden sollen,
    Bilden von Aussparungen bis zu einer vorgegebenen Tiefe in denjenigen Teilen der epitaktischen Halbleiterschicht, welche durch Entfernen der Isolation freigelegt sind, und thermisches Oxydieren des Halbleitermaterials, welches durch die Aussparungen freigelegt ist, so daß in diesen Aussparungen thermisch oxydiertes Halbleitermaterial ausgebildet wird, welches sich durch die epitaktische Schicht zu einem isolierenden
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    pn-übergang erstreckt, wobei die epitaktische Halbleiterschicht in mehrere elektrisch isolierte Taschen aus Halbleitermaterial unterteilt wird, welche jeweils von einem ringförmigen Gebiet aus oxydiertem Halbleitermaterial umgeben sind.
    26β Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß die isolierende Schicht Siliziumnitrid enthält«,
    27· Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß vor dem Aufwachsen einer epitaktischen Hälbleiterschicht auf der Halbleiterunterlage ein Gebiet niedrigen spezifischen Widerstands vom ersten Leitfähigkeitstyp in der Unterlage ausgebildet wird,
    28. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß der Verfahrensschritt des Aufwachsens einer epitaktischen Halbleiterschicht auf der Halbleiterunterlage das Aufwachsen einer epitaktischen Halbleiterschicht entgegengesetzten Leitfähigkeitstyps auf der Unterlage einschließt.
    29. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß in einem zusätzlichen Verfahrensschritt die Isolierschicht entfernt wird, nachdem das epitaktische Halbleitermaterial, das durch die Aussparungen freigelegt ist, zu dem isolierenden pn-übergang thermisch hindurchoxydiert ist„
    30. Verfahren nach Anspruch 29, dadurch gekennzeichnet, daß in einem zusätzlichen Verfahrensschritt ein Störstoff vom ersten Leitfähigkeitstyp durch ein Gebiet aus epitaktischem Halbleitermaterial, welches von einem ringförmigen Gebiet aus oxydiertem Halbleitermaterial umgeben ist, zu dem Gebiet niedrigen spezifischen Widerstands vom ersten Leitfähigkeitstyp in der
    '> f) 9 Π 'U / 1 fH
    Halbleiterunterlage derart durchdiffundiert, daß ein elektrischer Kontakt zu dem Gebiet in der Halbleiterunterlage gebildet wird,
    31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, daß in zusätzlichen Verfahrensschritten die epitaktische Halbleiterschicht derart maskiert wird, daß ein weiteres Gebiet aus epitaktischem Halbleitermaterial über dem genannten Gebiet in der Halbleiterunterlage freibleibt, und daß ein Störstoff entgegengesetzten Leitfähigkeitstyps in das weitere Gebiet bis zu einer vorgegebenen Tiefe eindiffundiert wird.
    32. Verfahren nach Anspruch 31» dadurch gekennzeichnet, daß in . zusätzlichen Verfahrensschritten ein Teil des weiteren Gebietes, in welches der Störstoff entgegengesetzten Leitfähigkeitstyps eindiffundiert worden ist, maskiert wird, und daß ein Störstoff vom ersten Leitfähigkeitstyp in einen bestimmten Teil des weiteren Gebietes aus epitaktischem Halbleitermaterial, welches einen Störstoff vom entgegengesetzten Leitfähigkeitstyp enthält, eindiffundiert wird.
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