JP3263299B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特にＣＭＯＳ集積回路におけるＣ
ＭＯＳＦＥＴのサリサイド層およびその形成方法に関す
る。
その製造方法に係り、特にＣＭＯＳ集積回路におけるＣ
ＭＯＳＦＥＴのサリサイド層およびその形成方法に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ（相補性絶縁ゲート型）集積回
路の製造に際して、具体的にはシリコン基板上にＣＭＯ
Ｓ・ＦＥＴ（電界効果トランジスタ）の形成に際して、
高集積化、高速化にともなう微細化につれて顕著となる
短チャネル効果を抑制するためにＦＥＴのソース・ドレ
イン領域の拡散層を極浅く形成することが必要不可欠と
なる。その結果、ソース・ドレイン領域の拡散層は高抵
抗となりトランジスタの駆動力の低下、遅延時間の増大
を招く。
路の製造に際して、具体的にはシリコン基板上にＣＭＯ
Ｓ・ＦＥＴ（電界効果トランジスタ）の形成に際して、
高集積化、高速化にともなう微細化につれて顕著となる
短チャネル効果を抑制するためにＦＥＴのソース・ドレ
イン領域の拡散層を極浅く形成することが必要不可欠と
なる。その結果、ソース・ドレイン領域の拡散層は高抵
抗となりトランジスタの駆動力の低下、遅延時間の増大
を招く。
【０００３】上記の諸問題を解決するために、ソース・
ドレイン領域の拡散層上に金属層を形成して低抵抗化す
る技術が提案されており、その一つに謂ゆるサリサイド
技術がある。
ドレイン領域の拡散層上に金属層を形成して低抵抗化す
る技術が提案されており、その一つに謂ゆるサリサイド
技術がある。
【０００４】以下、サリサイド技術の一例について、図
５（ａ）、（ｂ）を参照しながら説明する。図５（ａ）
において、シリコン基板５０上に素子分離領域５１を形
成し、素子領域の一部の表面にゲート絶縁膜５２を介し
てゲート電極５３（通常、ポシリコンが用いられる）を
形成し、上記ゲート電極５３の側壁に窒化シリコン（Ｓ
ｉＮ）膜５４を形成する。
５（ａ）、（ｂ）を参照しながら説明する。図５（ａ）
において、シリコン基板５０上に素子分離領域５１を形
成し、素子領域の一部の表面にゲート絶縁膜５２を介し
てゲート電極５３（通常、ポシリコンが用いられる）を
形成し、上記ゲート電極５３の側壁に窒化シリコン（Ｓ
ｉＮ）膜５４を形成する。
【０００５】次に、周知のイオン注入法によりソース・
ドレイン領域の拡散層５５を形成すした後、アルゴンプ
ラズマを用いてチタンターゲットをスパッタリングする
ことにより金属チタン膜５６を堆積する。
ドレイン領域の拡散層５５を形成すした後、アルゴンプ
ラズマを用いてチタンターゲットをスパッタリングする
ことにより金属チタン膜５６を堆積する。
【０００６】さらに、後述するチタンシリサイドの形成
に際してチタンシリサイド表面の荒れを抑制するため
に、窒化チタン（ＴｉＮ）膜５７からなるキャップ膜を
形成する。この際、通常は、アルゴンと窒素の混合ガス
を用いたプラズマを用いてチタンターゲットをスパッタ
リングすることにより、チタンターゲット表面でチタン
の窒化反応を誘起し、前記金属チタン膜５６上にＴｉＮ
膜５７を堆積する。
に際してチタンシリサイド表面の荒れを抑制するため
に、窒化チタン（ＴｉＮ）膜５７からなるキャップ膜を
形成する。この際、通常は、アルゴンと窒素の混合ガス
を用いたプラズマを用いてチタンターゲットをスパッタ
リングすることにより、チタンターゲット表面でチタン
の窒化反応を誘起し、前記金属チタン膜５６上にＴｉＮ
膜５７を堆積する。
【０００７】このように形成された多層膜を窒素雰囲気
中で熱処理を行うことにより、図５（ｂ）に示すよう
に、金属チタン膜５６中のチタンと拡散層５５中のシリ
コンおよびゲート電極５３中のシリコンとの固相反応に
よりチタンシリサイド（ＴｉＳｉ2 ）膜５８ａおよび５
８ｂを形成する。この後、硫酸および過酸化水素の混合
溶液を用いて窒化チタン膜５７および未反応の金属チタ
ン膜５６をエッチングにより除去する。
中で熱処理を行うことにより、図５（ｂ）に示すよう
に、金属チタン膜５６中のチタンと拡散層５５中のシリ
コンおよびゲート電極５３中のシリコンとの固相反応に
よりチタンシリサイド（ＴｉＳｉ2 ）膜５８ａおよび５
８ｂを形成する。この後、硫酸および過酸化水素の混合
溶液を用いて窒化チタン膜５７および未反応の金属チタ
ン膜５６をエッチングにより除去する。
【０００８】以上の工程により、拡散層５５上、ゲート
電極５３上にのみ自己整合的に金属層であるＴｉＳｉ2
膜５８ａ、５８ｂを形成することができる。なお、この
後、全面に絶縁膜を堆積した後、コンタクトホールを形
成し、ＴｉＳｉ2 膜５８ａ、５８ｂと接続するように電
極配線を施す。
電極５３上にのみ自己整合的に金属層であるＴｉＳｉ2
膜５８ａ、５８ｂを形成することができる。なお、この
後、全面に絶縁膜を堆積した後、コンタクトホールを形
成し、ＴｉＳｉ2 膜５８ａ、５８ｂと接続するように電
極配線を施す。
【０００９】以上のようにして形成されたＴｉＳｉ2 膜
５８ａ、５８ｂにより、拡散層５５、ゲート電極５３の
領域のシート抵抗が低減し、例えば膜厚８０ｎｍのＴｉ
Ｓｉ2 ５８ａを形成することにより、接合深さ２５０ｎ
ｍの拡散層５５のシート抵抗は、５０Ω／□から３Ω／
□へと低減する。
５８ａ、５８ｂにより、拡散層５５、ゲート電極５３の
領域のシート抵抗が低減し、例えば膜厚８０ｎｍのＴｉ
Ｓｉ2 ５８ａを形成することにより、接合深さ２５０ｎ
ｍの拡散層５５のシート抵抗は、５０Ω／□から３Ω／
□へと低減する。
【００１０】一方、上述したようなシリコンＭＯＳＦＥ
Ｔにおいて、高集積化、高速化にともなう微細化につれ
て顕著となる短チャネル効果を抑制するためにソース・
ドレイン領域の拡散層を極浅く形成することが必要不可
欠となる。その結果、拡散層５５のＰＮ接合の界面とＴ
ｉＳｉ2 膜５８ａと基板シリコン界面との間隔が狭まる
傾向にある。この間隔が狭まると、拡散層５５のＰＮ接
合の接合リーク電流が顕著となることが明らかになっ
た。
Ｔにおいて、高集積化、高速化にともなう微細化につれ
て顕著となる短チャネル効果を抑制するためにソース・
ドレイン領域の拡散層を極浅く形成することが必要不可
欠となる。その結果、拡散層５５のＰＮ接合の界面とＴ
ｉＳｉ2 膜５８ａと基板シリコン界面との間隔が狭まる
傾向にある。この間隔が狭まると、拡散層５５のＰＮ接
合の接合リーク電流が顕著となることが明らかになっ
た。
【００１１】この現象を回避するためには、ＴｉＳｉ2
膜５８ａの膜厚も拡散層深さと共にスケーリングして薄
膜化していくことが必要となってきた。さらに、ソース
・ドレイン電極の幅も接合容量低減の観点からスケーリ
ングにより細線化してゆくことが必要となってきた。
膜５８ａの膜厚も拡散層深さと共にスケーリングして薄
膜化していくことが必要となってきた。さらに、ソース
・ドレイン電極の幅も接合容量低減の観点からスケーリ
ングにより細線化してゆくことが必要となってきた。
【００１２】しかし、上記したような薄膜のシリサイド
膜を用いた場合には、以下に述べるような問題点
（１）、（２）が生じ、素子の高集積化、高速化を実現
する微細化の大きな阻害要因となることが明らかとなっ
ている。
膜を用いた場合には、以下に述べるような問題点
（１）、（２）が生じ、素子の高集積化、高速化を実現
する微細化の大きな阻害要因となることが明らかとなっ
ている。
【００１３】（１）ＴｉＳｉ2 の薄膜化によりＴｉＳｉ
2 自体の比抵抗の上昇が見られた。具体的には、接合深
さ１８０ｎｍの極浅い拡散層５５上にＴｉＳｉ2 ５８ａ
を５５ｎｍ形成し、７５０℃で３０秒、８５０℃で３０
秒の高速アニール（ＲＴＡ；rapid thermal annealing
）により形成した場合に、バルクでは１３μΩｃｍを
示すＴｉＳｉ2 ５８ａの比抵抗が３０％も上昇し、素子
の微細化を阻む要因となることが明らかとなった。この
現象はＴｉＳｉ2 が薄膜になるほど顕著になり、接合深
さ１８０ｎｍの極浅い拡散層５５上に膜厚３０ｎｍのＴ
ｉＳｉ2 ５８ａを形成した場合には比抵抗は約１００％
増大する。
2 自体の比抵抗の上昇が見られた。具体的には、接合深
さ１８０ｎｍの極浅い拡散層５５上にＴｉＳｉ2 ５８ａ
を５５ｎｍ形成し、７５０℃で３０秒、８５０℃で３０
秒の高速アニール（ＲＴＡ；rapid thermal annealing
）により形成した場合に、バルクでは１３μΩｃｍを
示すＴｉＳｉ2 ５８ａの比抵抗が３０％も上昇し、素子
の微細化を阻む要因となることが明らかとなった。この
現象はＴｉＳｉ2 が薄膜になるほど顕著になり、接合深
さ１８０ｎｍの極浅い拡散層５５上に膜厚３０ｎｍのＴ
ｉＳｉ2 ５８ａを形成した場合には比抵抗は約１００％
増大する。
【００１４】（２）スケーリングにともないＦＥＴが微
細化されてゲート・ソース・ドレイン電極の幅が狭まる
につれ、電極のシート抵抗が異常に上昇することが明ら
かとなった。例えば１μｍのソース・ドレイン電極に膜
厚５５ｎｍのＴｉＳｉ2 ５８ａをはりつけた場合のシー
ト抵抗は３Ω／□であるのに対して、０．４μｍのソー
ス・ドレイン電極では膜厚５５ｎｍのＴｉＳｉ2 ５８ａ
をはりつけた場合のシート抵抗にはに１２Ω／□にな
る。
細化されてゲート・ソース・ドレイン電極の幅が狭まる
につれ、電極のシート抵抗が異常に上昇することが明ら
かとなった。例えば１μｍのソース・ドレイン電極に膜
厚５５ｎｍのＴｉＳｉ2 ５８ａをはりつけた場合のシー
ト抵抗は３Ω／□であるのに対して、０．４μｍのソー
ス・ドレイン電極では膜厚５５ｎｍのＴｉＳｉ2 ５８ａ
をはりつけた場合のシート抵抗にはに１２Ω／□にな
る。
【００１５】また、このような微細形状のＴｉＳｉ2 の
シート抵抗の増大は、ＴｉＳｉ2 の薄膜化にともない顕
著となり、ＴｉＳｉ2 ５８ａの膜厚が３０ｎｍの場合は
２μｍのソース・ドレイン電極のシート抵抗は４Ω／□
であるのに対して、０．５μｍのソース・ドレイン電極
では２０Ω／□になる。
シート抵抗の増大は、ＴｉＳｉ2 の薄膜化にともない顕
著となり、ＴｉＳｉ2 ５８ａの膜厚が３０ｎｍの場合は
２μｍのソース・ドレイン電極のシート抵抗は４Ω／□
であるのに対して、０．５μｍのソース・ドレイン電極
では２０Ω／□になる。
【００１６】ところで、上記したような抵抗上昇の主原
因は以下に述べるように理解できる。金属チタン膜５７
中のチタンと拡散層５５中のシリコンとの反応部の領域
が微細な形状である場合には、単位体積に対する表面の
寄与が当然ながら増大し、界面エネルギーがモフォロジ
ーに大きく関与する、つまり、界面エネルギーを低下さ
せるためにＴｉＳｉ2 が容易に凝集を起こすようにな
る。
因は以下に述べるように理解できる。金属チタン膜５７
中のチタンと拡散層５５中のシリコンとの反応部の領域
が微細な形状である場合には、単位体積に対する表面の
寄与が当然ながら増大し、界面エネルギーがモフォロジ
ーに大きく関与する、つまり、界面エネルギーを低下さ
せるためにＴｉＳｉ2 が容易に凝集を起こすようにな
る。
【００１７】この結果、例えば図６に示すように、拡散
層５５中のＴｉＳｉ2 ５８ａは、部分的に薄膜化し、な
いしは島状構造をとり、所望の低抵抗を実現することが
不可能であった。
層５５中のＴｉＳｉ2 ５８ａは、部分的に薄膜化し、な
いしは島状構造をとり、所望の低抵抗を実現することが
不可能であった。
【００１８】
【発明が解決しようとする課題】上記したように従来の
ＣＭＯＳＦＥＴの形成に際して、微細化に伴う寄生抵抗
の増大を防ぐため電極部を遷移金属と反応させ金属化し
て低抵抗化するサリサイド技術を採用する場合、反応部
の領域が微細な形状である場合には顕著な遷移金属化合
物が熱工程により凝集して抵抗が増大し、所望の低抵抗
を実現することが不可能であるという問題があった。
ＣＭＯＳＦＥＴの形成に際して、微細化に伴う寄生抵抗
の増大を防ぐため電極部を遷移金属と反応させ金属化し
て低抵抗化するサリサイド技術を採用する場合、反応部
の領域が微細な形状である場合には顕著な遷移金属化合
物が熱工程により凝集して抵抗が増大し、所望の低抵抗
を実現することが不可能であるという問題があった。
【００１９】本発明は上記の問題点を解決すべくなされ
たもので、ＣＭＯＳＦＥＴの形成に際してサリサイド技
術を採用する場合、反応部の領域が微細な形状である場
合でも遷移金属化合物が熱工程により凝集して抵抗が増
大することを抑制し得る半導体装置およびその製造方法
を提供することを目的とする。
たもので、ＣＭＯＳＦＥＴの形成に際してサリサイド技
術を採用する場合、反応部の領域が微細な形状である場
合でも遷移金属化合物が熱工程により凝集して抵抗が増
大することを抑制し得る半導体装置およびその製造方法
を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明の半導体装置は、
シリコン基板上に形成されたＮＭＯＳＦＥＴと、前記Ｎ
ＭＯＳＦＥＴのソース・ドレイン拡散層上に形成され、
濃度が１×１０19ｃｍ-3以上となるように硼素が添加さ
れた金属珪化物とを具備し、前記硼素は前記金属珪化物
から前記基板に突き抜けずに前記金属珪化物中にのみ添
加されていることを特徴とする。
シリコン基板上に形成されたＮＭＯＳＦＥＴと、前記Ｎ
ＭＯＳＦＥＴのソース・ドレイン拡散層上に形成され、
濃度が１×１０19ｃｍ-3以上となるように硼素が添加さ
れた金属珪化物とを具備し、前記硼素は前記金属珪化物
から前記基板に突き抜けずに前記金属珪化物中にのみ添
加されていることを特徴とする。
【００２１】また、本発明の半導体装置の製造方法は、
シリコン基板上にＮＭＯＳＦＥＴを形成する際に、シリ
コン基板にｎ型不純物を導入してＮＭＯＳＦＥＴのソー
ス・ドレイン領域を形成する第１工程と、遷移金属を堆
積して熱処理を行うことにより遷移金属とシリコンとの
固相反応によって前記ソース・ドレイン領域上およびゲ
ート電極上に自己整合的に金属珪化物を形成する第２工
程と、前記第２工程における未反応金属を除去する第３
工程と、イオン注入により、濃度が１×１０ 19 ｃｍ -3 以
上となるように硼素を前記シリコン基板まで突き抜けな
いように前記金属珪化物中にのみ添加する第４工程とを
具備することを特徴とする。
シリコン基板上にＮＭＯＳＦＥＴを形成する際に、シリ
コン基板にｎ型不純物を導入してＮＭＯＳＦＥＴのソー
ス・ドレイン領域を形成する第１工程と、遷移金属を堆
積して熱処理を行うことにより遷移金属とシリコンとの
固相反応によって前記ソース・ドレイン領域上およびゲ
ート電極上に自己整合的に金属珪化物を形成する第２工
程と、前記第２工程における未反応金属を除去する第３
工程と、イオン注入により、濃度が１×１０ 19 ｃｍ -3 以
上となるように硼素を前記シリコン基板まで突き抜けな
いように前記金属珪化物中にのみ添加する第４工程とを
具備することを特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１（ａ）乃至（ｄ）は、
本発明の半導体装置の製造方法の実施の形態に係るＣＭ
ＯＳＦＥＴを形成する際にサリサイド技術を採用したプ
ロセスフローを概略的に示している。また、図２は、図
１のプロセスにおける条件設定の一例を示している。
施の形態を詳細に説明する。図１（ａ）乃至（ｄ）は、
本発明の半導体装置の製造方法の実施の形態に係るＣＭ
ＯＳＦＥＴを形成する際にサリサイド技術を採用したプ
ロセスフローを概略的に示している。また、図２は、図
１のプロセスにおける条件設定の一例を示している。
【００２３】まず、図１（ａ）に示すように、シリコン
基板１０上に素子分離領域１１を形成し、素子領域の一
部の表面にゲート絶縁膜１２を介してゲート電極１３
（通常、ポシリコンが用いられる）を形成する。
基板１０上に素子分離領域１１を形成し、素子領域の一
部の表面にゲート絶縁膜１２を介してゲート電極１３
（通常、ポシリコンが用いられる）を形成する。
【００２４】次に、周知のイオン注入法により、ＮＭＯ
ＳＦＥＴの領域にはＡｓ+ イオンを３０ＫｅＶ、１×１
０14ｃｍ-2の条件、ＰＭＯＳＦＥＴの領域にはＢＦ2 +
を２０ＫｅＶ、１×１０14ｃｍ-2の条件でそれぞれ打ち
込むことにより、ゲート電極１３に不純物を添加すると
ともに基板表層部にソース・ドレイン領域用の不純物拡
散層を自己整合的に形成する。
ＳＦＥＴの領域にはＡｓ+ イオンを３０ＫｅＶ、１×１
０14ｃｍ-2の条件、ＰＭＯＳＦＥＴの領域にはＢＦ2 +
を２０ＫｅＶ、１×１０14ｃｍ-2の条件でそれぞれ打ち
込むことにより、ゲート電極１３に不純物を添加すると
ともに基板表層部にソース・ドレイン領域用の不純物拡
散層を自己整合的に形成する。
【００２５】この後、ソース・ドレイン領域とゲート電
極１３の短絡を防ぐために既知の技術によりゲート電極
側壁１４を形成する。つまり、後述するゲート・ソース
・ドレイン領域のシリサイド化の際に反応しない絶縁
膜、例えば窒化シリコン（ＳｉＮ）膜を堆積後、マスク
を使用しないでドライエッチングすることにより側壁１
４を形成する。
極１３の短絡を防ぐために既知の技術によりゲート電極
側壁１４を形成する。つまり、後述するゲート・ソース
・ドレイン領域のシリサイド化の際に反応しない絶縁
膜、例えば窒化シリコン（ＳｉＮ）膜を堆積後、マスク
を使用しないでドライエッチングすることにより側壁１
４を形成する。
【００２６】さらに、再び、イオン注入法により、ＮＭ
ＯＳＦＥＴの領域にはＡｓ+ イオンを６０ＫｅＶ、３×
１０15ｃｍ-2の条件、ＰＭＯＳＦＥＴの領域にはＢＦ2
+ を４０ＫｅＶ、５×１０15ｃｍ-2の条件でそれぞれ打
ち込むことにより、ゲート電極１３およびソース・ドレ
イン領域に高濃度の不純物拡散層を形成する。この後、
窒素（Ｎ2 ）雰囲気中で９５０℃、３０秒の熱処理を施
して不純物を活性化することにより、側壁１４直下のＬ
ＤＤ（ライトリー・ドープト・ドレイン）層１５１は６
５ｎｍ、ソース・ドレイン領域の高濃度不純物拡散層１
５２は１８０ｎｍの深さで形成する。
ＯＳＦＥＴの領域にはＡｓ+ イオンを６０ＫｅＶ、３×
１０15ｃｍ-2の条件、ＰＭＯＳＦＥＴの領域にはＢＦ2
+ を４０ＫｅＶ、５×１０15ｃｍ-2の条件でそれぞれ打
ち込むことにより、ゲート電極１３およびソース・ドレ
イン領域に高濃度の不純物拡散層を形成する。この後、
窒素（Ｎ2 ）雰囲気中で９５０℃、３０秒の熱処理を施
して不純物を活性化することにより、側壁１４直下のＬ
ＤＤ（ライトリー・ドープト・ドレイン）層１５１は６
５ｎｍ、ソース・ドレイン領域の高濃度不純物拡散層１
５２は１８０ｎｍの深さで形成する。
【００２７】この後、図１（ｂ）に示すように、アルゴ
ンプラズマを用いてチタンターゲットをスパッタリング
することにより金属チタン膜１６を３０ｎｍ堆積する。
引き続き、後述するチタンシリサイドの形成に際してチ
タンシリサイド表面の荒れを抑制するために、ＴｉＮ膜
１７からなるキャップ膜を７０ｎｍ堆積する。この際、
通常は、アルゴンと窒素の混合ガスを用いたプラズマ
（窒素アルゴンプラズマ）を用いてチタンターゲット
（金属チタン膜１６）をスパッタリングすることによ
り、チタンターゲット表面でチタンの窒化反応を誘起
し、金属チタン膜１６上にＴｉＮ膜１７を堆積する。
ンプラズマを用いてチタンターゲットをスパッタリング
することにより金属チタン膜１６を３０ｎｍ堆積する。
引き続き、後述するチタンシリサイドの形成に際してチ
タンシリサイド表面の荒れを抑制するために、ＴｉＮ膜
１７からなるキャップ膜を７０ｎｍ堆積する。この際、
通常は、アルゴンと窒素の混合ガスを用いたプラズマ
（窒素アルゴンプラズマ）を用いてチタンターゲット
（金属チタン膜１６）をスパッタリングすることによ
り、チタンターゲット表面でチタンの窒化反応を誘起
し、金属チタン膜１６上にＴｉＮ膜１７を堆積する。
【００２８】このように形成された多層膜をＮ2 雰囲気
中で、７５０℃ないし８００℃、３０秒の熱処理を行う
ことにより、金属チタン膜１６に接触しているソース・
ドレイン領域上およびゲート電極１３上には、金属チタ
ン膜１６中のチタンとシリコンとの固相反応によりチタ
ンシリサイド（ＴｉＳｉ2 ）膜１８ａおよび１８ｂが形
成される。
中で、７５０℃ないし８００℃、３０秒の熱処理を行う
ことにより、金属チタン膜１６に接触しているソース・
ドレイン領域上およびゲート電極１３上には、金属チタ
ン膜１６中のチタンとシリコンとの固相反応によりチタ
ンシリサイド（ＴｉＳｉ2 ）膜１８ａおよび１８ｂが形
成される。
【００２９】次に、硫酸と過酸化水素の混合溶液により
ＴｉＮ膜１７および未反応の金属チタン膜１６をエッチ
ング除去した後、図１（ｃ）に示すように、イオン注入
法を用いて１０ＫｅＶ、２×１０15ｃｍ-2の条件により
硼素（Ｂ）を添加する。
ＴｉＮ膜１７および未反応の金属チタン膜１６をエッチ
ング除去した後、図１（ｃ）に示すように、イオン注入
法を用いて１０ＫｅＶ、２×１０15ｃｍ-2の条件により
硼素（Ｂ）を添加する。
【００３０】図３は、上記条件下でのイオン注入により
得られた硼素の深さ分布の一例を示しており、硼素はＴ
ｉＳｉ2 膜１８ａ、１８ｂ中に留まり、基板に突き抜け
ることがない。
得られた硼素の深さ分布の一例を示しており、硼素はＴ
ｉＳｉ2 膜１８ａ、１８ｂ中に留まり、基板に突き抜け
ることがない。
【００３１】このように条件を最適化することにより、
Ｎ型ＭＯＳＦＥＴの拡散層上およびＮ型ＭＯＳＦＥＴの
ゲート電極上においてもＴｉＳｉ2 膜とのコンタクト抵
抗が増大することが回避されるので、ＣＭＯＳ技術に完
全に互換性がある。
Ｎ型ＭＯＳＦＥＴの拡散層上およびＮ型ＭＯＳＦＥＴの
ゲート電極上においてもＴｉＳｉ2 膜とのコンタクト抵
抗が増大することが回避されるので、ＣＭＯＳ技術に完
全に互換性がある。
【００３２】この後、８００℃以上の窒素雰囲気の熱処
理により高温で安定なＣ５４の結晶構造を持つＴｉＳｉ
2 膜１８ａ、１８ｂに完全に変化させる。この熱処理に
より同時に硼素もＴｉＳｉ2 膜１８ａ、１８ｂ中にチタ
ンボライドを形成して安定に存在するようになる。
理により高温で安定なＣ５４の結晶構造を持つＴｉＳｉ
2 膜１８ａ、１８ｂに完全に変化させる。この熱処理に
より同時に硼素もＴｉＳｉ2 膜１８ａ、１８ｂ中にチタ
ンボライドを形成して安定に存在するようになる。
【００３３】以上の工程により、図１（ｄ）に示すよう
に、ソース・ドレイン領域の高濃度不純物拡散層１５２
上、ゲート電極１３上にのみＴｉＳｉ2 膜１８ａ、１８
ｂを形成することができるが、ゲート電極１３上のみあ
るいは拡散層１５２上のみにＴｉＳｉ2 膜を形成しても
何等差し支えない。
に、ソース・ドレイン領域の高濃度不純物拡散層１５２
上、ゲート電極１３上にのみＴｉＳｉ2 膜１８ａ、１８
ｂを形成することができるが、ゲート電極１３上のみあ
るいは拡散層１５２上のみにＴｉＳｉ2 膜を形成しても
何等差し支えない。
【００３４】この後、全面に層間絶縁膜２１を堆積した
後、コンタクトホールを開口し、コンタクトプラグ２２
を介してＴｉＳｉ2 膜１８ａ、１８ｂと接続するように
第１層の電極配線２３を施す。
後、コンタクトホールを開口し、コンタクトプラグ２２
を介してＴｉＳｉ2 膜１８ａ、１８ｂと接続するように
第１層の電極配線２３を施す。
【００３５】図４のグラフ中の実線は、上記工程により
形成されたＴｉＳｉ2 １８ａ、１８ｂのシート抵抗の拡
散層幅依存性を実測した結果を示している。なお、図４
のグラフ中の点線は、従来例におけるシート抵抗の拡散
層幅依存性を対比のために示した。
形成されたＴｉＳｉ2 １８ａ、１８ｂのシート抵抗の拡
散層幅依存性を実測した結果を示している。なお、図４
のグラフ中の点線は、従来例におけるシート抵抗の拡散
層幅依存性を対比のために示した。
【００３６】上記したように形成されたＴｉＳｉ2 膜１
８ａ、１８ｂの比抵抗は、ＴｉＳｉ2 膜１８ａ、１８ｂ
の膜厚が５５ｎｍと薄膜であるにもかかわらず約１３μ
Ωｃｍとなり、バルク値と同様に非常に低いことが明ら
かとなった。
８ａ、１８ｂの比抵抗は、ＴｉＳｉ2 膜１８ａ、１８ｂ
の膜厚が５５ｎｍと薄膜であるにもかかわらず約１３μ
Ωｃｍとなり、バルク値と同様に非常に低いことが明ら
かとなった。
【００３７】さらに、従来技術では拡散層の幅が１μｍ
以下で拡散層の比抵抗の急激な上昇がみられたのに対し
て、上記実施の形態によれば、拡散層の幅が０．４μｍ
と細線化した場合にも拡散層上に形成されたＴｉＳｉ2
膜の比抵抗を非常に低く形成できるので、拡散層のシー
ト抵抗は、従来技術により形成された場合の１／３の３
Ω／□に低減することができた。この結果、上記実施の
形態により形成されたＴｉＳｉ2 膜は、微細な領域上で
抵抗上昇がみられた従来技術の欠点を克服することが可
能となった。
以下で拡散層の比抵抗の急激な上昇がみられたのに対し
て、上記実施の形態によれば、拡散層の幅が０．４μｍ
と細線化した場合にも拡散層上に形成されたＴｉＳｉ2
膜の比抵抗を非常に低く形成できるので、拡散層のシー
ト抵抗は、従来技術により形成された場合の１／３の３
Ω／□に低減することができた。この結果、上記実施の
形態により形成されたＴｉＳｉ2 膜は、微細な領域上で
抵抗上昇がみられた従来技術の欠点を克服することが可
能となった。
【００３８】即ち、上記したような半導体装置の製造方
法によれば、ＣＭＯＳＦＥＴの高集積化、高速化にとも
なう極浅い拡散層上に寄生抵抗低減のためにサリサイド
技術を採用している。この場合、ＮＭＯＳＦＥＴの拡散
層上およびＰＭＯＳＦＥＴの拡散層上にそれぞれ形成さ
れる遷移金属と基板半導体の構成元素（シリコン）との
金属化合物であるＴｉＳｉ2 膜の形成に際して、図３に
示すように、ＴｉＳｉ2 膜中の硼素濃度が１×１０19ｃ
ｍ-3以上となるように、イオン注入により硼素を基板半
導体に突き抜けることなくＴｉＳｉ2 膜中にのみ添加す
ることにより、熱的に安定なチタンボライド化を促進さ
せている。
法によれば、ＣＭＯＳＦＥＴの高集積化、高速化にとも
なう極浅い拡散層上に寄生抵抗低減のためにサリサイド
技術を採用している。この場合、ＮＭＯＳＦＥＴの拡散
層上およびＰＭＯＳＦＥＴの拡散層上にそれぞれ形成さ
れる遷移金属と基板半導体の構成元素（シリコン）との
金属化合物であるＴｉＳｉ2 膜の形成に際して、図３に
示すように、ＴｉＳｉ2 膜中の硼素濃度が１×１０19ｃ
ｍ-3以上となるように、イオン注入により硼素を基板半
導体に突き抜けることなくＴｉＳｉ2 膜中にのみ添加す
ることにより、熱的に安定なチタンボライド化を促進さ
せている。
【００３９】このように熱的に安定な遷移金属の硼化物
を形成することにより、後工程の熱処理によるＴｉＳｉ
2 の凝集耐性を向上させ、その結果、反応部のサイズに
よらず電極の低抵抗化を実現することが可能となる。
を形成することにより、後工程の熱処理によるＴｉＳｉ
2 の凝集耐性を向上させ、その結果、反応部のサイズに
よらず電極の低抵抗化を実現することが可能となる。
【００４０】これにより、反応部の領域が微細な形状で
ある場合でも遷移金属化合物の凝集による抵抗の増大を
抑制することが可能になる。因みに、ＴｉＳｉ2 膜の膜
厚を５５ｎｍ以下に薄膜化し、拡散層の領域の幅を０．
４μｍ以下に微細化した場合においても、ＴｉＳｉ2 膜
の比抵抗が上昇しないＣＭＯＳＦＥＴを実現することが
できるようになり、ひいてはＣＭＯＳＦＥＴの駆動力の
向上、高速化を実現することができる。
ある場合でも遷移金属化合物の凝集による抵抗の増大を
抑制することが可能になる。因みに、ＴｉＳｉ2 膜の膜
厚を５５ｎｍ以下に薄膜化し、拡散層の領域の幅を０．
４μｍ以下に微細化した場合においても、ＴｉＳｉ2 膜
の比抵抗が上昇しないＣＭＯＳＦＥＴを実現することが
できるようになり、ひいてはＣＭＯＳＦＥＴの駆動力の
向上、高速化を実現することができる。
【００４１】なお、上記した実施の形態では、シリコン
基板上に遷移金属を堆積して遷移金属とシリコンとの固
相反応によって自己整合的に金属珪化物を形成する際、
遷移金属を堆積直後の熱処理により電極部に自己整合的
に金属珪化物を形成し、未反応金属を除去を行なった後
にイオン注入により硼素を基板半導体に突き抜けること
なく金属珪化物中にのみ添加しているが、工程の順序を
次の（１）、（２）のように変更してもよい。
基板上に遷移金属を堆積して遷移金属とシリコンとの固
相反応によって自己整合的に金属珪化物を形成する際、
遷移金属を堆積直後の熱処理により電極部に自己整合的
に金属珪化物を形成し、未反応金属を除去を行なった後
にイオン注入により硼素を基板半導体に突き抜けること
なく金属珪化物中にのみ添加しているが、工程の順序を
次の（１）、（２）のように変更してもよい。
【００４２】（１）遷移金属を堆積直後の熱処理により
電極部に自己整合的に金属化合物を形成した直後（未反
応金属の除去を行なう直前）に、イオン注入により硼素
を基板半導体に突き抜けることなく金属珪化物中にのみ
添加してもよい。
電極部に自己整合的に金属化合物を形成した直後（未反
応金属の除去を行なう直前）に、イオン注入により硼素
を基板半導体に突き抜けることなく金属珪化物中にのみ
添加してもよい。
【００４３】即ち、この場合の工程は、シリコン基板上
に遷移金属を堆積して熱処理を行うことにより遷移金属
とシリコンとの固相反応によってＭＯＳＦＥＴの電極部
に自己整合的に金属珪化物を形成する第１工程と、イオ
ン注入により硼素をシリコン基板まで突き抜けないよう
に前記金属珪化物中にのみ添加する第２工程と、前記第
１工程における未反応金属を除去する第３工程とを具備
する。
に遷移金属を堆積して熱処理を行うことにより遷移金属
とシリコンとの固相反応によってＭＯＳＦＥＴの電極部
に自己整合的に金属珪化物を形成する第１工程と、イオ
ン注入により硼素をシリコン基板まで突き抜けないよう
に前記金属珪化物中にのみ添加する第２工程と、前記第
１工程における未反応金属を除去する第３工程とを具備
する。
【００４４】（２）遷移金属の堆積直後に、イオン注入
により硼素を基板半導体に突き抜けることなく遷移金属
中にのみ硼素を最終的に図中に示すような濃度になるよ
うに添加してもよい。
により硼素を基板半導体に突き抜けることなく遷移金属
中にのみ硼素を最終的に図中に示すような濃度になるよ
うに添加してもよい。
【００４５】即ち、この場合の工程は、シリコン基板上
に遷移金属を堆積する第１工程と、イオン注入により硼
素をシリコン基板まで突き抜けないように前記遷移金属
中にのみ添加する第２工程と、熱処理を行うことによ
り、前記遷移金属とシリコンとの固相反応によってＭＯ
ＳＦＥＴの電極部に自己整合的に金属珪化物を形成する
第３工程と、前記第３工程における未反応金属を除去す
る第４工程とを具備する。
に遷移金属を堆積する第１工程と、イオン注入により硼
素をシリコン基板まで突き抜けないように前記遷移金属
中にのみ添加する第２工程と、熱処理を行うことによ
り、前記遷移金属とシリコンとの固相反応によってＭＯ
ＳＦＥＴの電極部に自己整合的に金属珪化物を形成する
第３工程と、前記第３工程における未反応金属を除去す
る第４工程とを具備する。
【００４６】
【発明の効果】上述したように本発明によれば、ＣＭＯ
ＳＦＥＴの形成に際してサリサイド技術を採用する場
合、反応部の領域が微細な形状である場合でも遷移金属
化合物が熱工程により凝集して抵抗が増大することを抑
制し得る半導体装置およびその製造方法を提供すること
ができる。
ＳＦＥＴの形成に際してサリサイド技術を採用する場
合、反応部の領域が微細な形状である場合でも遷移金属
化合物が熱工程により凝集して抵抗が増大することを抑
制し得る半導体装置およびその製造方法を提供すること
ができる。
【図１】本発明の半導体装置の製造方法の実施の形態に
係る工程の一例を示す断面図。
係る工程の一例を示す断面図。
【図２】図１のプロセスにおける条件設定の一例を示す
図。
図。
【図３】図１のプロセスにおいてＴｉＳｉ2 膜形成後の
Ｂイオン注入による硼素の深さ分布の一例を示す図。
Ｂイオン注入による硼素の深さ分布の一例を示す図。
【図４】図１の製造方法により形成された半導体装置と
従来技術により形成された金属化合物膜のシート抵抗の
拡散層幅依存性を比較するために示す図。
従来技術により形成された金属化合物膜のシート抵抗の
拡散層幅依存性を比較するために示す図。
【図５】従来のサリサイド技術の一例を適用したＭＯＳ
ＦＥＴの形成工程の一例を示す断面図。
ＦＥＴの形成工程の一例を示す断面図。
【図６】金属チタン膜中のチタンと拡散層中のシリコン
との反応部の領域が微細な形状である場合にＴｉＳｉ2
が部分的に薄膜化したり島状構造をとる様子を示す断面
図。
との反応部の領域が微細な形状である場合にＴｉＳｉ2
が部分的に薄膜化したり島状構造をとる様子を示す断面
図。
１０…シリコン基板、 １１…素子分離領域、 １２…ゲート絶縁膜、 １３…ゲート電極、 １４…ゲート電極側壁、 １５１…ＬＤＤ層（ソース・ドレイン領域）、 １５２…（ソース・ドレイン領域）、 １６…金属チタン膜、 １７…ＴｉＮ膜、 １８ａ…ソース・ドレイン電極上のＴｉＳｉ2 膜、 １８ｂ…ゲート電極上のＴｉＳｉ2 膜、 ２１…層間絶縁膜、 ２２…コンタクトプラグ、 ２３…第１層配線。
フロントページの続き (56)参考文献 特開 昭60−182157（ＪＰ，Ａ) 特開 平７−142620（ＪＰ，Ａ) 特開 平７−153950（ＪＰ，Ａ) 特開 平１−105532（ＪＰ，Ａ) 特開 平３−273623（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8234 - 21/8238 H01L 29/78 H01L 21/336 H01L 21/28 - 21/288
Claims (5)
- 【請求項１】 シリコン基板上に形成されたＮＭＯＳＦ
ＥＴと、 前記ＮＭＯＳＦＥＴのソース・ドレイン拡散層上に形成
され、濃度が１×１０19ｃｍ-3以上となるように硼素が
添加された金属珪化物とを具備し、 前記硼素は前記金属珪化物から前記基板に突き抜けずに
前記金属珪化物中にのみ添加されていること を特徴とす
る半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記ソース、ドレイン拡散層の領域の幅は０．４μｍ以
下、前記金属珪化物の膜厚は５５ｎｍ以下であることを
特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記金属珪化物は、前記ＮＭＯＳＦＥＴのゲート電極上に
も形成されていることを特徴とする半導体装置。 - 【請求項４】 シリコン基板上にＮＭＯＳＦＥＴを形成
する際に、シリコン基板にｎ型不純物を導入してＮＭＯＳＦＥＴの
ソース・ドレイン領域を形成する第１工程と、 遷移金属を堆積して熱処理を行うことにより遷移金属と
シリコンとの固相反応によって前記ソース・ドレイン領
域上およびゲート電極上に自己整合的に金属珪化物を形
成する第２工程と、 前記第２工程における未反応金属を除去する第３工程
と、 イオン注入により、濃度が１×１０ 19 ｃｍ -3 以上となる
ように硼素を前記シリコン基板まで突き抜けないように
前記金属珪化物中にのみ添加する第４工程とを具備する
ことを特徴とする 半導体装置の製造方法。 - 【請求項５】 シリコン基板上にＮＭＯＳＦＥＴを形成
する際に、 シリコン基板にｎ型不純物を導入してＮＭＯＳＦＥＴの
ソース・ドレイン領域を形成する第１工程と、 遷移金属を堆積して熱処理を行うことにより遷移金属と
シリコンとの固相反応によって前記ソース・ドレイン領
域上およびゲート電極上に自己整合的に金属珪化物を形
成する第２工程と、 イオン注入により、濃度が１×１０ 19 ｃｍ -3 以上となる
ように硼素を前記シリ コン基板まで突き抜けないように
前記金属珪化物中にのみ添加する第３工程と、 前記第２工程における未反応金属を除去する第４工程 と
を具備することを特徴とする半導体装置の製造方法。
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