DE3587231T2 - Verfahren zum herstellen einer dmos-halbleiteranordnung. - Google Patents

Verfahren zum herstellen einer dmos-halbleiteranordnung.

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Description

  • Die Erfindung bezieht sich allgemein auf ein verbessertes Verfahren zum Herstellen doppeldiffundierter MOS- Transistoren (DMOS), und insbesondere auf ein verbessertes Verfahren zur Herstellung von DMOS-Leistungstransistoren, die entweder in diskreter oder integrierter Form benutzt werden.
  • In der Vergangenheit wurden DMOS-Transistoren entweder als diskrete Leistungstransistoren oder als Komponenten in monolithischen integrierten Schaltungen realisiert. DMOS-Transistoren sind von sich aus konservativ im Halbleitersubstratbereich aufgebaut, und zwar aufgrund der Art und Weise, wie sie in einer selbst ausgerichteten Herstellsequenz hergestellt werden.
  • Eine Kanalkörperregion wurde üblicherweise zuerst durch einen Dotiervorgang eines typischen Dopanten (P- oder N- Verunreinigungen) durch eine Öffnung in einer Maske eines Gate-bildenden Materials gebildet, um zu einer Kanalregion zu kommen, die mit dem Gate selbst ausgerichtet ist. Danach wurde üblicherweise eine Source-Region durch Dotierung in einer Art entgegengesetzt, zu der der Kanalkörperregion durch die existierende Öffnung durchgeführt, so daß die Source sowohl gegenüber der Gate- Elektrode als auch gegenüber der Kanalkörperregion selbst ausgerichtet war. Dies erlaubte einen sehr kompakten Aufbau, der nur eine sehr kleine Halbleitersubstratfläche benötigte.
  • In den meisten Anwendungsfällen von DMOS-Halbleitern, insbesondere bei Leistungshalbleitern, ist es notwendig, eine elektrische Verbindung sehr niedrigen Widerstandes zwischen der Kanalkörperregion und der Source-Region zu bilden, um unerwünschte parasitäre Transistor-Wirkungen zu vermeiden, die ohne einen Kurzschluß der Kanalkörperregion zur Source-Region auftreten könnte. Da die Kanalkörperregion leicht dotiert ist und ein elektrischer Kontakt niedrigen Widerstandes zu einer Halbleiterregion typischerweise eine stark dotierte Oberflächenregion erfordert, ist es notwendig, eine hilfsweise stark dotierte Kontaktregion für die Kanalkörperregion bereitzustellen, um einen guten elektrischen Kontakt zu der Source-Region und der Körper-Region herzustellen. Eine solche stark dotierte Körper-Region konnte nicht selbst ausgerichtet hergestellt werden, so daß dementsprechend eine Vergrößerung der Gesamtgröße des DMOS-Halbleiters die Folge war. Typischerweise wurde die stark dotierte Körperkontaktregion normalerweise vor den beiden anderen Regionen geformt. Dann wurde eine verhältnismäßig dicke Oxydschicht als Maskenmuster benutzt, um die stark dotierte Körperkontaktregion gegen den Dotierungsschritt der Source-Region zu schützen. Die Notwendigkeit, diese Oxydschicht als Maskenmuster wegzuätzen oder zu entfernen, zusammen mit irgendeinem Oxyd über den Source-Regionen, ohne den Isolator über und/oder unter der Gate- Elektrode zu stören, führte zu erhöhten Kosten, Toleranzen und Herstellkomplexität, was zur Folge hatte, daß die Ausbeute von elektrisch einwandfreien Halbleitern erniedrigt wurde.
  • Obwohl verschiedene Verfahren benutzt wurden, um das vorstehende Problem zu lösen, bestand ein Bedürfnis dafür, ein verbessertes Verfahren zur Herstellung von DMOS-Halbleitern sowie eine Verfahrensfolge vorzuschlagen, die zu einer verbesserten Kontaktgabe zwischen der Source-Elektrode und dem Kanalkörper führt, ohne daß die Ausbeute abfällt, wobei die Größe solcher Halbleiter vermindert werden soll.
  • Eine weitere integrierte DMOS-Schaltung sowie das dazugehörige Herstellverfahren ist in der EP-A-022 388 beschrieben. Diese bekannte integrierte Schaltung enthält eine Mehrzahl von hoch-integrierten DMOS-Transistorfingern mit hoher Kanaldichte, wobei jeder Transistor eine P-Typen-Kanalregion und eine entsprechende N-Typen- Source aufweist. Dieses bekannte DMOS-Herstellverfahren läßt jedoch - wie in der EP-A-022 388 ausgeführt - einen Pfad ausreichend niedrigen Widerstandes zwischen der Transistor-Source und den Kanalregionen nicht zu.
  • Der Artikel "Source and Drain Junctions by Oxidizing Arsenic Doped Polysilicon" von Kingsborn et. al, veröffentlicht in INTERNATIONAL ELECTRON DEVICES MEETING, TECHNICAL DIGEST, 1983, PAPER 29.1, Seiten 674-676, beschreibt ein Verfahren zur Herstellung von IGFETs mit sehr flacher Verbindung, einem Gate-Offset-Oxid und reduzierter Gate-S/D-Überlappung, wobei das Verfahren die Schritte der Schaffung einer Arsen-dotierten Polysiliziumschicht und einer Oxidation der Polysiliziumschicht während der Formation der Source-Regionen einschließt. Doch auch in diesem Artikel werden keine Hinweise gegeben, einen Pfad niedrigen Widerstandes zwischen der IGFET-Source und den Kanalregionen zu schaffen.
  • Im Hinblick auf das Vorstehende besteht die Aufgabe der Erfindung darin, ein verbessertes Verfahren für die Herstellung eines DMOS-Transistors vorzuschlagen. Diese Aufgabe schließt die Schaffung eines verbesserten Herstellverfahrens für einen DMOS-Transistor ein, der kleiner aufgebaut ist und bei dem die Ausbeute verbessert ist.
  • Eine weitere Aufgabe der Erfindung besteht darin, ein verbessertes DMOS-Herstellverfahren bzw. einen entsprechenden Verfahrensablauf vorzuschlagen, bei dem eine elektrische Verbindung zwischen der Körperkanalregion und der Source-Region des DMOS-Transistors vorgesehen ist.
  • Eine weitere Aufgabe der Erfindung besteht darin, ein verbessertes Verfahren zur Herstellung von DMOS- Leistungstransistoren vorzuschlagen.
  • Schließlich besteht eine weitere Aufgabe der Erfindung darin, ein verbessertes Verfahren zur Herstellung von DMOS-Transistoren in integrierten Schaltungen vor zuschlagen.
  • Die vorstehend Aufgabe sowie die weiteren und andere Aufgaben, wie sie nachfolgend noch erwähnt werden, werden durch ein Verfahren zur Herstellung von DMOS-Transistoren gelöst, wie es in den beigefügten Ansprüchen definiert ist.
  • Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines DMOS- Transistors vorgeschlagen, bei dem der DMOS-Transistor einen Körperkanalregion und mindestens eine Source-Region in einem Substrat aufweist. Bei dem Verfahren erfolgt ein Dotieren und Bilden der Source-Regionen des DMOS-Transistors: in dem eine dotierte polykristalline Schicht auf dem Substrat aufgebracht wird. Die Source- Regionen des DMOS-Transistors werden z. B. durch eine Arsen-dotierte polykristalline Siliziumschicht gebildet, die dann thermisch oxidiert wird, um eine dünne Oxidschicht über den Source-Regionen des DMOS-Transistors zu bilden. Durch Benutztung der polykristallinen Schicht als Dotierquelle ist nur eine dünne Oxidschicht notwendig, um die Körperkanalkontaktregion mittels einer Maske von den Einflüssen der Dotierung der Source-Region und dem Diffusionsschritt zu schützen. Die dünne Oxidschicht, die sowohl über den Source-Regionen als auch über der Körperkanalkontaktregion verbleibt, wird in einem Metalldepositionsvorgang entfernt, um die Source- Regionen und die Körperkanalkontaktregion elektrisch miteinander zu verbinden, ohne daß die Integrität des Isolators über oder unter der Gate-Elektrode nachteilig beeinflußt wird, und ohne daß es notwendig wird, große Toleranzen für die Bildung der verschiedenen Regionen vorzusehen.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines DMOS- Transistors in einem Halbleitersubstrat vorgeschlagen. Der DMOS-Transistor enthält eine Körperkanalregion, eine Körperkanalkontaktregion, zumindest eine Source-Region, eine Gate-Elektrode und einen Gate-Isolator. Das Herstellverfahren enthält die Schritte zur Bildung der Körperkanalkontaktregion, der Bildung der Körperkanalregion, des Schützens mindestens eines Bereiches der Körperkanalregion mit einem Isolator, dem Aufbringen einer dünnen Schicht dotierten polykristallinen Siliziums zur Kontaktbildung auf zumindest einem Bereich der Körperkanalkontaktregion, der durch den Isolator ungeschützt ist, und in der Bildung der Source-Region durch Dotieren aufgrund dotierten polykristallinen Siliziums.
  • Die vorstehenden und andere Aufgaben, Merkmale und Vorteil der Erfindung gehen aus der nachfolgenden detaillierten Beschreibung von bevorzugten Ausführungsbeispielen der Erfindung unter Bezug auf die beigefügten Zeichnungen hervor.
  • Die Fig. 1a, b, c, d, e und f zeigen Querschnitte des DMOS-Halbleiters gemäß der vorliegenden Erfindung in sechs verschieden Stufen des Herstellprozesses, um das verbesserte Verfahren gemäß der vorliegenden Erfindung zu beschreiben.
  • Fig. 1a zeigt einen Querschnitt eines Halbleitersubstrats, das für die Herstellung eines verbesserten DMOS- Transistors gemäß dem verbesserten Verfahren der vorliegenden Erfindung geeignet ist. Eine Epitaxialschicht 3 aus N-Material, die auf einem hochdotierten N&spplus;-Substrat 2 aufgebracht ist, illustriert den Anfang des verbesserten Verfahrens. Alternativ könnte die N-Region 3 eine isolierte (PN-Junction-isolierte oder dielektrisch-isolierte) Wannenregion eines integrierten Schaltungssubstrates entsprechend allgemein bekannter, konventioneller Isolationstypen-Verfahren sein. Zumindest eine (vorzugsweise zwei oder mehr) P&spplus;-Regionen 4 werden in der Oberfläche der N-Region 3 gebildet, zum Beispiel durch konventionelle photolithographische Maskierungs-, Ätz- und Diffusions-Verfahren unter Benutzung einer P-Dotierungsquelle wie Bor. Falls gewünscht, können auch Ionenimplantationsverfahren benutzt werden, um die P&spplus;-Regionen 4 zu bilden, und die Anzahl der P&spplus;-Regionen 4 würde davon abhängen, ob ein diskreter DMOS-Halbleiter gebildet wird, oder ob ein oder mehrere DMOS-Halbleiter benutzt werden, um eine integrierte Schaltung zu bilden. Die eine oder die mehreren, auf diese Weise gebildeten Oberflächen-Regionen 4 des hochdotierten P&spplus;-Halbleitermaterials formen letztendlich die Kontaktregionen hoher Leitfähigkeit oder niedrigen Widerstandes für den Körperkanal des fertigen DMOS-Halbleiters. Anschließend wird eine Oxydschicht 12 (Silizium-Dioxyd) vorzugsweise thermisch auf die Oberfläche des Substrates mit der einen oder mehreren P&spplus;-Regionen 4 aufgewachsen. Dieses Oxyd dient vorzugsweise und anschließend als Gate-Isolator des fertigen DMOS-Halbleiters. Dann wird eine Schicht von zum Beispiel 500 Nanometern (5000 Ångström) polykristallinen Siliziums auf die Isolierschicht 12 aufgebracht und als Muster geformt, vorzugsweise durch konventionelle photolithographische Maskierungs- und Ätz-Verfahren, wodurch eine oder mehrere leitfähige Gate-Elektrodenregionen 20 verbleiben, von denen jede Gate-Elektrodenregion 20 als Gate-Elektrode für einen fertigen Demos-Halbleiter dient. Das polykristalline Silizium wird vorzugsweise zum Beispiel mit Phosphor dotiert, und zwar nach dem Aufbring-Schritt des polykristallinen Siliziums, um dieses Material elektrisch leitfähig zu machen und auf diese Weise eine oder mehrere Gate-Elektroden 20 zu bilden. Die Isolierschicht 12 hat eine typische Stärke im Bereich von 50 bis 150 Nanometern (500 bis 1500 Ångström), vorzugsweise eine Dicke von etwa 85 Nanometern (850 Ångström).
  • In Fig. 1b ist zu sehen, daß eine zusätzliche P-Dotierung durch die Öffnungen eingeführt wird, die durch die dotierten Polysilizium-Regionen 20 gebildet werden. Ein geeignetes P-Dotiermaterial, wie Bor, wird in besonders zweckmäßiger und genauer Weise durch Ionen-Implantation durch die dünne Isolierschicht 12 eingeführt. Die auf diese Weise eingeführte Dotierung erfolgt zusammen mit der vorher durchgeführten Dotierung in den hochdotierten P&spplus;-Regionen 4 bei hoher Temperatur in das Substrat, um die P-KÖrperkanal-Regionen 6 bzw. die deutlich höher P&spplus;-dotierten Kanalkörper-Kontaktregionen 4A zu bilden. Aufgrund der lateralen Diffusion während der Durchführung des Diffusionsvorganges wird bemerkt, daß die leichter P-dotierten Regionen 6 sich (unter den Oxydbereich, der unter der dotierten Polysilizium-Gate-Elektrode 20 befindet) nach außen über die stärker dotierten P&spplus;-Regionen erstreckt, wodurch optimale Kanalregionen für den N-Kanal-DMOS-Halbleiter gebildet werden, der durch das Verfahren gemäß der vorliegenden Erfindung hergestellt wird.
  • In Fig. 1c ist zu sehen, daß Bereiche der Gate-Isolier- Oxydschicht 12 durch konventionelle photolithographische Maskierungs- und Ätz-Verfahren entfernt wurde, um Bereiche der P-Regionen 4A und 6 freizulegen. Die Bereiche der Isolierschicht 12, die über den P&spplus;-Körperkanal-Kontaktregionen 4A verbleibt, dient zur Maskierung oder zum Schutz dieser Regionen gegenüber dem folgenden Dotierungsschritt, wie er anhand der folgenden Fig. 1d und 1e beschrieben wird.
  • In Fig. 1d ist zu sehen, daß eine dünne Schicht polykristallinen Siliziums 30 über alle Bereiche der Oberfläche des Halbleitersubstrates aufgebracht wurde. Die Stärke dieses dünnen polykristallinen Siliziumfilms beträgt vorzugsweise etwa 30 Nanometer (300 Ångström), und dieser Film ist mit einer N-Verunreinigung dotiert, vorzugsweise Arsen, und zwar erfolgt dies während des Aufbringens des polykristallinen Siliziums. Arsen ist ein bevorzugter N-Dopant, da dieser zu flacheren N&spplus;-Source- Regionen 8 führt, weil er eine langsamere Diffusionsrate als zum Beispiel Phosphor hat. Arsen als Dopant erlaubt außerdem die Benutzung eines dünnen Maskierungs-Oxyds für die Bildung der Arsen-N&spplus;-dotierten Source-Regionen 8.
  • Der N-Dopant dient zur Bildung der N&spplus;-Source-Regionen 8, wie in Fig. 1e gezeigt, nachdem diese einer hohen Temperatur während eines Diffusionszyklus ausgesetzt wurden. Während dieser Diffusions-Wärmebehandlung wird das Arsen in dem Arsen-dotierten, dünnen polykristallinen Siliziumfilm 30 in die N&spplus;-Source-Region 8 übertragen. Während dieses Diffusionsschrittes wird eine Oxydation durchgeführt, um die Polysiliziumschicht 30 in eine Isolierschicht 14 aus Oxyd (Silizium-Dioxyd) umzuwandeln, die alle leitfähigen oder halbleitfähigen Regionen des Halbleiters einschließlich der Gate-Elektroden oder -Regionen 20 abdeckt. Somit sind nicht nur die hochdotieren N&spplus;-Source-Regionen 8 gebildet worden, sondern diese N&spplus;- Regionen 8 und die P&spplus;-Körperkanal-Kontaktregionen 4A beide mit etwa der gleichen Dicke der dünnen Thermaloxyd-Isolierschicht 14 über den N&spplus;-Regionen 8 und den P&spplus;- Regionen 4A überzogen, die die nachfolgende Kontaktöffnung für die Metallkontaktaufbringung und -bildung erleichtern.
  • Aus Fig. 1f ist nun zu sehen, daß eine Schicht 18 aus Oxyd (vorzugsweise Phosphor-dotiertes Vapox) benutzt (und durch photolithographisches Markieren und Ätzen geformt) wird, um die dünne, thermisch gewachsene Oxydschicht 14 zu vergrößern, damit die Gate-Elektrodenregionen 20 vollständiger isoliert und geschützt werden. Diese Schicht 18 von aufgebrachtem Oxyd wird vorzugsweise mit Phosphor leicht dotiert, um ihre Isolier- und Passivierungsfunktionen zu verbessern. Durch die Oxydschichten 14 und. 18 sind Öffnungen durch Ätzen oder Schneiden gebildet, um Bereiche der N&spplus;-Source-Regionen 8 und die P&spplus;-Körperkanal-Kontaktregionen 4A an der Oberfläche des Halbleitersubstrates freizulegen. Dann wird eine Schicht 40 eines geeigneten, elektrisch leitenden Materials wie Aluminium oder einer Aluminium-Legierung über die gesamte Anordnung angebracht und entsprechend gemustert (nicht gezeigt), um einzelne DMOS-Halbleiter einer integrierten Schaltung voneinander abzugrenzen. Diese leitfähige Schicht dient zur elektrischen Kontaktgabe zu den N&spplus;-Source-Regionen 8 des DMOS-Halbleiters sowie auch zur Bereitstellung einer erwünschten elektrischen Kontaktverbindung mit niedrigem Widerstand zwischen den hoch-N&spplus;-dotierten Source-Regionen 8 und der hochdotierten P&spplus;-Körperkanal-Kontaktregion 4A. Die N- Region 3 zusammen mit der darunterliegenden N&spplus;-Region 2 bilden Drain-Regionen für den DMOS-Halbleiter, und ein elektrischer Kontakt zur N-Region 3 (nicht gezeigt) wird entweder durch einen Ohm'schen Kontakt zu einem Oberflächenbereich dieser N-Region 3 oder, falls der DMOS-Halbleiter als diskreter DMOS-Leistungshalbleiter benutzt wird, durch Anbringung eines Ohm'schen elektrischen Kontaktes auf der Rückseite der N&spplus;-Region 2 hergestellt.
  • Die in dem bevorzugten Ausführungsbeispiel dargestellten Leitfähigkeitstypen können auch umgekehrt werden, um einen P-Kanal-DMOS-Halbleiter herzustellen. Der Ausgangspunkt ist ein Substrat oder ein Substratbereich einer ersten Leitfähigkeitstype, gefolgt durch die Einführung von Körperkanal- und Körperkanal-Kontaktregionen einer zweiten Leitfähigkeitstype, die der ersten entgegengesetzt ist. Abgeschlossen wird das ganze durch die Einführung von Source-Regionen der ersten Leitfähigkeitstype aus dotiertem, polykristallinen Silizium (dotiert mit Verunreinigungen der ersten Leitfähigkeitstype), das anschließend oxydiert wird.
  • Wenn technische Merkmale in irgendeinem der Ansprüche mit Bezugszeichen versehen sind, so sind diese für den einzigen Zweck der Verständlichkeit der Ansprüche eingeführt worden. Solche Bezugszeichen haben keinen einschränkenden Einfluß auf das jeweilige Element, das beispielsweise durch solche Bezugszeichen identifiziert wurde.

Claims (7)

1. Verfahren zum Herstellen eines DMOS-Transistors mit einer leicht dotierten Kanalregion (6) und einer stark dotierten Kanalkontaktregion (4A) einer ersten Leitfähigkeitstype sowie mindestens einer Source-Region (8) in einem Halbleitersubstrat (2) einer zweiten Leitfähigkeitstype, gekennzeichnet durch die folgenden Schritte:
- Bilden der Kanalkontaktregion (4A) und der bis über die Kanalkontaktregion hinausreichende Kanalregion (6) in einer Hauptfläche des Halbleitersubstrats (2);
- Schützen zumindest eines Bereiches der Kanalkontaktregion (4A) und eines Bereiches der Kanalregion (6) durch Auftragen einer schützenden Isolierschicht (12) auf die Oberfläche des Substrats (2), um eine Oberflächenregion der Kanalkontaktregion (4A) bzw. des Kanals des DMOS-Transistors zu definieren;
- Auftragen einer dünnen Schicht (30) dotierten polykristallinen Siliziums zur Kontaktbildung auf zumindest einen weiteren Bereich der Kanalkontaktregion (4A) neben der Kanalregion (6), die von der schützenden Isolierschicht (12) nicht geschützt ist, wobei die dünne Schicht (30) polykristallinen Siliziums mit Verunreinigungen der zweiten Leitfähigkeitstype dotiert ist;
- Entfernen der Bereiche der oxidierten Schicht zum Freilegen von Bereichen der Source-Region (8) und der Kanalkontaktregion (4A); und
- Auftragen eines elektrisch leitfähigen Materials (40) auf die freigelegten Bereiche der Source-Region (8) und der Kanalkontaktregion (4A) zur Bildung einer elektrischen Verbindung sehr niedrigen Widerstandes zwischen der Kanalkontaktregion (4A) und der Source- Region (8).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die dünne Schicht (30) dotierten polykristallinen Siliziums aufgebracht wird, um zumindest einen weiteren Bereich der Kanalregion zu kontaktieren, der durch die schützende Isolierschicht (12) ungeschützt ist, und daß die Source-Region (8) auf diesem weiteren Bereich der Kanalregion (6) gebildet ist.
3. Verfahren nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die schützende Isolierschicht (12) einen Gate-Isolator aufweist.
4. Verfahren nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der schritt der Bildung der schützenden Isolierschicht (12) den Schritt der Bildung einer Siliziumdioxidschicht und dem nachfolgenden Schritt der Bildung von Öffnungen in der Siliziumdioxidschicht einschließt.
5. Verfahren nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die dünne Schicht (30) aus polykristallinen Silizium mit Arsen dotiert ist, daß die Source-Region (8) aus Material der N-Leitfähigkeitstype und der DMOS-Transistor ein N-Kanal-DMOS-Transistor ist.
6. Verfahren nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Schritt der Bildung der Kanalregion (6) den Schritt der Ionenimplantation durch eine Gate-Isolierregion (20) einschließt.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt des Schützens des Bereiches der Kanalregion (6) durch Stehenlassen eines Bereiches der Gate-Isolierregion (20) über der Kanalkontaktregion (4A) erfolgt.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0812918B2 (ja) * 1986-03-28 1996-02-07 株式会社東芝 半導体装置の製造方法
IT1197523B (it) * 1986-10-30 1988-11-30 Sgs Microelettronica Spa Processo per la fabbricazione di transistori ad effetto di campo a "gate" isolata con giunzioni aventi profondita' estremamente ridotta
US4818235A (en) * 1987-02-10 1989-04-04 Industry Technology Research Institute Isolation structures for integrated circuits
JPH0766968B2 (ja) * 1987-08-24 1995-07-19 株式会社日立製作所 半導体装置及びその製造方法
US5179034A (en) * 1987-08-24 1993-01-12 Hitachi, Ltd. Method for fabricating insulated gate semiconductor device
US5285094A (en) * 1987-08-24 1994-02-08 Hitachi, Ltd. Vertical insulated gate semiconductor device with less influence from the parasitic bipolar effect
JP2604777B2 (ja) * 1988-01-18 1997-04-30 松下電工株式会社 二重拡散型電界効果半導体装置の製法
JPH02281662A (ja) * 1989-04-21 1990-11-19 Mitsubishi Electric Corp 半導体装置
US5262339A (en) * 1989-06-12 1993-11-16 Hitachi, Ltd. Method of manufacturing a power semiconductor device using implants and solid diffusion source
IT1236994B (it) * 1989-12-29 1993-05-12 Sgs Thomson Microelectronics Processo per la fabbricazione di dispositivi semiconduttori mos di potenza e dispositivi con esso ottenuti
JP2672694B2 (ja) * 1990-07-13 1997-11-05 松下電子工業株式会社 Ｍｏｓｆｅｔ
US5202276A (en) * 1990-08-20 1993-04-13 Texas Instruments Incorporated Method of forming a low on-resistance DMOS vertical transistor structure
JPH04152536A (ja) * 1990-10-16 1992-05-26 Fuji Electric Co Ltd Ｍｉｓ型半導体装置の製造方法
US5182222A (en) * 1991-06-26 1993-01-26 Texas Instruments Incorporated Process for manufacturing a DMOS transistor
IT1252625B (it) * 1991-12-05 1995-06-19 Cons Ric Microelettronica Processo di fabbricazione di transistors a effetto di campo con gate isolato (igfet) a bassa densita' di corto circuiti tra gate e source e dispositivi con esso ottenuti
US5252848A (en) * 1992-02-03 1993-10-12 Motorola, Inc. Low on resistance field effect transistor
IT1254799B (it) * 1992-02-18 1995-10-11 St Microelectronics Srl Transistore vdmos con migliorate caratteristiche di tenuta di tensione.
US5248627A (en) * 1992-03-20 1993-09-28 Siliconix Incorporated Threshold adjustment in fabricating vertical dmos devices
JP2900698B2 (ja) * 1992-05-07 1999-06-02 日本電気株式会社 絶縁形電界効果トランジスタの製造方法
US5631177A (en) * 1992-12-07 1997-05-20 Sgs-Thomson Microelectronics, S.R.L. Process for manufacturing integrated circuit with power field effect transistors
US5369045A (en) * 1993-07-01 1994-11-29 Texas Instruments Incorporated Method for forming a self-aligned lateral DMOS transistor
US5397715A (en) * 1993-10-21 1995-03-14 Micrel, Incorporated MOS transistor having increased gate-drain capacitance
EP0689239B1 (de) * 1994-06-23 2007-03-07 STMicroelectronics S.r.l. Verfahren zur Herstellung von Leistungsbauteilen in MOS-Technologie
DE69434268T2 (de) * 1994-07-14 2006-01-12 Stmicroelectronics S.R.L., Agrate Brianza Intergrierte Struktur einer Hochgeschwindigkeits-MOS-Technologe-Leistungsvorrichtung und zugehöriges Herstellungsverfahren
JP3586332B2 (ja) * 1995-02-28 2004-11-10 新日本製鐵株式会社 不揮発性半導体記憶装置及びその製造方法
US6008092A (en) * 1996-02-12 1999-12-28 International Rectifier Corporation Short channel IGBT with improved forward voltage drop and improved switching power loss
JP4014676B2 (ja) 1996-08-13 2007-11-28 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP3949193B2 (ja) * 1996-08-13 2007-07-25 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
KR100198634B1 (ko) * 1996-09-07 1999-06-15 구본준 반도체 소자의 배선구조 및 제조방법
US5879994A (en) * 1997-04-15 1999-03-09 National Semiconductor Corporation Self-aligned method of fabricating terrace gate DMOS transistor
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
JP3283458B2 (ja) * 1997-12-19 2002-05-20 セイコーインスツルメンツ株式会社 半導体装置の製造方法
JP4310657B2 (ja) * 2006-05-26 2009-08-12 セイコーエプソン株式会社 光素子
CN109119483A (zh) * 2018-11-05 2019-01-01 深圳市鹏朗贸易有限责任公司 一种晶体管及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2417853A1 (fr) * 1978-02-17 1979-09-14 Thomson Csf Procede de realisation d'un transistor de type mos et transistor realise selon ce procede
US4274892A (en) * 1978-12-14 1981-06-23 Trw Inc. Dopant diffusion method of making semiconductor products
FR2461360A1 (fr) * 1979-07-10 1981-01-30 Thomson Csf Procede de fabrication d'un transistor a effet de champ du type dmos a fonctionnement vertical et transistor obtenu par ce procede
US4389255A (en) * 1980-01-14 1983-06-21 Burroughs Corporation Method of forming buried collector for bipolar transistor in a semiconductor by selective implantation of poly-si followed by oxidation and etch-off
US4344081A (en) * 1980-04-14 1982-08-10 Supertex, Inc. Combined DMOS and a vertical bipolar transistor device and fabrication method therefor
US4345265A (en) * 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US4402003A (en) * 1981-01-12 1983-08-30 Supertex, Inc. Composite MOS/bipolar power device
US4472212A (en) * 1982-02-26 1984-09-18 At&T Bell Laboratories Method for fabricating a semiconductor device
US4471524A (en) * 1982-06-01 1984-09-18 At&T Bell Laboratories Method for manufacturing an insulated gate field effect transistor device
JPS58216466A (ja) * 1982-06-11 1983-12-16 Toshiba Corp 絶縁ゲ−ト型ｆｅｔの製造方法
JPS5933860A (ja) * 1982-08-19 1984-02-23 Toshiba Corp 半導体装置およびその製造方法
JPS6057952A (ja) * 1983-09-09 1985-04-03 Toshiba Corp 半導体装置の製造方法
US4546535A (en) * 1983-12-12 1985-10-15 International Business Machines Corporation Method of making submicron FET structure
US4653173A (en) * 1985-03-04 1987-03-31 Signetics Corporation Method of manufacturing an insulated gate field effect device

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Publication number Publication date
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