DE3687358T2 - Bildpufferspeicher mit variablem zugriff. - Google Patents

Description

• Die vorliegende Erfindung betrifft Bildpufferspeicher-Systeme für Rasteranzeigen und insbesondere einen Bildpufferspeicher, mit dem eine schnelle Bildaktualisierung und schnelle Lese/Modifizier/Schreib-Operationen möglich sind.
• Wegen des Preisverfalls sind Rasterabtast-Bildpufferanzeigen in steigendem Maß populär geworden. Das anzuzeigende Bild liegt in einem großen Speicher vor, welcher eine digitale Darstellung der Intensität und/oder Farbe jedes Bildelementes bzw. Bildpunktes auf dem Schirm speichert. Durch geeignete Aufzeichnung der Daten im Speicher kann ein willkürliches Bild angezeigt werden, wodurch die Anzeige-Hardware unabhängig vom Bildinhalt wird. Der Bildpufferspeicher ist mit Hardware zur Erzeugung eines Videosignals für die Auffrischung der Anzeige und mit einer Speicherschnittstelle ausgerüstet, über die ein Hauptrechner oder ein Anzeigeprozessor den Bildpufferspeicher zur Änderung des angezeigten Bildes ändern kann.
• Interaktive graphische Anwendungen erfordern schnelle Änderungen des Bildpufferspeichers. Neben der Wichtigkeit der Geschwindigkeit des Anzeigeprozessors für eine hohe Leistungsfähigkeit sind auch die Eigenschaften des Speichersystems, wie beispielsweise die Aktualisierungsbandbreite, d. h. die Frequenz, mit welcher der Datenprozessor auf den Bildpufferspeicher zugreifen kann, von Bedeutung. Für eine gegebene Speichertechnologie kann die zugehörige Geometrie des Bildpufferspeicher-Zugriffs diese Frequenz beeinflussen.
• In konventionellen Bildpufferspeichern werden für irgend eine Kombination eines neuen Bildes mit einem vorhandenen Bild, beispielsweise bei der Überlagerung der vorhandenen Bildanzeige mit einem neuen Bild, die vorhandenen Bilddaten ausgelesen und in den Hauptprozessor übertragen, welcher sie in geeigneter Weise mit den neuen Bilddaten kombiniert. Das Ergebnis wird dann in den Bildpufferspeicher eingeschrieben. Dieser Vorgang erfordert neben den zur Durchführung der Bildelement-Kombinationslogik erforderlichen Prozessorzyklen einen Speicherlese- und Schreibzyklus.
• Ein Bildpufferspeicher der vorgenannten Art ist aus der EP-A 0 025 748 bekannt. Dieser Bildpufferspeicher umfaßt eine Vielzahl von Speicheranordnungen, die jeweils ein den Schirm des Monitors überdeckendes vollständiges Bild enthalten. Die Speicheranordnungen werden gleichzeitig auf der Basis der gleichen X-x, Y-Adresse des Anzeigerasters adressiert. Der bekannte Pufferspeicher kann jeweils nur einen einzigen Bildpunkt schreiben.
• Ein entsprechender Typ eines Bildpufferspeichers ist aus der GB-A-2 073 997 bekannt. Dieser Speicher umfaßt getrennte Speicheranordnungen für Luminanz- und Chrominanzkomponenten eines Farbvideo-Rasterbildes. Auch dabei kann für die Aktualisierung des Bildes jeweils nur ein einziges Bildelement adressiert werden.
• Erwünscht ist eine Maßnahme zur Realisierung einer Flexibilität der Art der Auslesung oder Einschreibung von Bildelementdaten aus einem bzw. in einen Bildpufferspeicher sowie zur Geschwindigkeitserhöhung des Prozesses der Aktualisierung des Bildes im Bildpufferspeicher bei einer Lese/Modifizier/ Schreib-Operation.
• Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, einen Bildpufferspeicher anzugeben, mit dem eine schnelle Bildaktualisierung möglich ist.
• Erfindungsgemäß ist ein Bildpufferspeicher mit einer Vielzahl von Speicheranordnungen und einer Schaltung zur gleichzeitigen Adressierung von Speicheranordnungen durch eine Speichereinheit, in der die Speicheranordnungen derart in einem Feld angeordnet sind, daß jede Zeile der Speicheranordnungen eine Speicherebene und jede Spalte von Speicheranordnungen eine Gruppe von mehr Bit-Bildelementen repräsentiert, wobei die Gruppe einen Teil eines graphischen Bildes bildet und eine Ausbildung der Adressschaltung mit einer Anordnung zur gleichzeitigen Adressierung von Speicheranordnungen einer ausgewählten Ebene und einer Anordnung zur gleichzeitigen Adressierung von Speicheranordnungen einer ausgewählten Gruppe gekennzeichnet.
• Die vorliegende Erfindung sieht also einen Bildpufferspeicher vor, welcher einen schnellen Zugriff zu Bildelementdaten in einem Speicherfeld auf verschiedene Weise ermöglicht. Der Bildpufferspeicher umfaßt einen Satz von Speicheranordnungen bzw. Speicherschaltkreisen, die in einem Feld von n Zeilen (Ebenen) und m Spalten angeordnet sind. Alle Speicherschaltkreise werden identisch adressiert, wobei in jeder Speicheradresse einem Satz von M Anzeigebildpunkten entsprechende Daten und ein Bit jedes Bildelement-Datenwortes mit n Bit in jeder Feldebene gespeichert werden. Spaltenadress-Takteingangssignale (CAS) jedes Speicherschaltkreises einer Speicherebene sind gemeinsam verknüpft, während Zeilenadress- Taktimpulse (RAS) entsprechender Speicherschaltkreise jeder Ebene gemeinsam verknüpft sind.
• Gemäß einer Ausführungsform der Erfindung werden durch geeignete Taktung ausgewählter RAS- und CAS-Eingangssignale Daten selektiv in das Feld eingeschrieben oder aus diesem ausgelesen, und zwar entweder bildelementweise, wobei einzelne Bildelemente oder ein Block von bis zu m Bildelementen in den Bildpufferspeicher eingeschrieben werden, oder ebenenweise, wobei ein Datenwort in eine einzige Ebene eingeschrieben oder aus dieser ausgelesen werden kann oder unterschiedliche Mehrbit-Datenwörter während eines einzigen Speicherschreibzyklus in bis zu n verschiedene Feldebenen eingeschrieben oder aus diesen ausgelesen werden können.
• Gemäß einer weiteren Ausführungsform der Erfindung enthält der Bildpufferspeicher eine Kombinationslogikschaltung, welche eine schnelle Modifizierung von während eines Schreibzyklus in das Bildpufferspeicher-Feld einzuschreibenden Daten ermöglicht, so daß Bildelement-Modifizierungsoperationen durch einen Hauptprozessor während einer Lese/Modifizier/ Schreib-Operation nicht erforderlich sind.
• Eine weitere Ausführungsform der Erfindung umfaßt eine neue und verbesserte Bildpufferspeicher-Steuerung zum Lesen und Schreiben von Daten in Verbindung mit einem Bildpufferspeicher selektiv entweder bildelementweise oder ebenenweise bzw. eine Bildpufferspeicher-Steuerung zur selektiven Modifizierung von während eines Speicherschreibzyklus in einen Bildpufferspeicher einzuschreibenden Daten.
• Der Gegenstand der Erfindung ist am Schluß der Beschreibung speziell herausgestellt und beansprucht. Der Aufbau und die Funktionsweise sowie weitere Vorteile und Merkmale ergeben sich aus der folgenden Beschreibung in Verbindung mit den Figuren der Zeichnung, in denen gleiche Elemente mit gleichen Bezugszeichen versehen sind. Es zeigt:
• Fig. 1 ein Blockschaltbild eines Bildpufferspeichers gemäß der Erfindung,
• Fig. 2 ein Blockschaltbild der I/O-Steuerung nach Fig. 1,
• Fig. 3 ein Blockschaltbild der Datensteuerung für die Ebene 0 nach Fig. 1,
• Fig. 4 ein Blockschaltbild der Rasterkombinations-Logikschaltung nach Fig. 3 und
• Fig. 5A bis 5D jeweils eine Darstellung von Bildelementbildern, wie sie bei einer Lese/Modifizier/Schreib-Operation gemäß der Erfindung vorkommen können.
• Ein Fig. 1 als Blockschaltbild dargestellter Farb-Bildpufferspeicher 10 dient zur Erzeugung eines Bildes auf einer Kathodenstrahlröhre (CRT) 12 auf der Basis von Daten, die über einen Datenbus 14 mit 16 Bit von einer Steueranordnung beispielsweise einem Hauptrechner- oder einem Anzeigeprozessorsystem übertragen und im Bildpufferspeicher gespeichert werden. Das Bild auf der Kathodenstrahlröhre 12 ist aus Bildelementen zusammengesetzt, wobei die Farbe oder andere Eigenschaften der Bildpunkte durch den Zustand eines Bildelementdatenwortes mit 8 Bit gesteuert werden. Der Bildpufferspeicher 10 umfaßt ein Feld 16 mit Speichern mit wahlfreiem Zugriff (RAM) zur Speicherung von Bildelementdaten, einen Satz von 8 Datensteuerungen 20 zur Steuerung des Datenflusses zwischen dem RAM-Feld 16 und dem Datenbus 14, eine I/O-Steuerung 18 zur Steuerung der Adressierung des RAM-Feldes 16 sowie eine konventionelle Videoausgangsschaltung 22 zur Erzeugung der Anzeige auf der Kathodenstrahlröhre 12 auf der Basis der im RAM-Feld 16 gespeicherten Bildelementdaten. Der Datenbus 14 ist zusammen mit einer Adressbus 24 und ausgewählten Steuerleitungen 26 vom externen Steuersystem gemeinsam auf die I/O-Steuerung 18 und die Datensteuerungen 20 geführt.
• Das RAM-Feld 16 umfaßt einen Satz von 128 RAM-Schaltkreisen mit einer Speicherkapazität von 64 K·1 Bit, die in einem Feld von 8 Zeilen (Ebenen) und 16 Spalten angeordnet sind. Die Speicherschaltkreise besitzen jeweils 8 Adressbusanschlüsse, die mit einem Adressbus 25 mit 8 Bit von der I/O- Steuerung 18 verbunden sind. Die RAM's im Feld 16 sind so ausgebildet, daß die Adressierung in zwei Schritten erfolgt. Zunächst wird eine Zeilenadresse mit 8 Bit auf den RAM- Adressbus 25 und ein Zeilenadress-Taktimpuls (RAS) auf das RAM gegeben, um die Zeilenadresse in den RAM-Schaltkreis zu takten. Sodann wird eine Spaltenadresse mit 8 Bit auf den RAM-Adressbus 25 und ein Spalten-Adresstaktimpuls (CAS) auf das RAM gegeben, um die Spaltenadresse in den RAM-Schaltkreis zu takten. Daten werden in den gespeicherten Zeilen- und Spaltenadressen aus dem RAM ausgelesen bzw. in dieses eingeschrieben. Die RAS-Takteingangsanschlüsse aller RAM-Schaltkreise der jeweiligen Spalte des Feldes 16 sind gemeinsam mit einem entsprechenden RAS-Ausgangsanschluß (RAS0-RAS15) der I/O-Steuerung 18 verbunden, so daß alle RAM-Schaltkreise einer gegebenen Spalte gleichzeitig durch das gleiche RAS0- RAS15-Signal Zeilenadress-getaktet werden. Entsprechend ist der CAS-Takteingangsanschluß aller RAM-Schaltkreise jeder Feldebene gemeinsam mit einem CAS-Ausgangsanschluß (CAS0- CAS7) der I/O-Steuerung 18 verbunden, so daß alle RAM- Schaltkreise einer gegebenen Ebene gleichzeitig durch das gleiche CAS0-CAS7-Signal Spaltenadress-getaktet werden.
• Die RAM-Schaltkreise besitzen weiterhin einen Daten-I/O-Anschluß, über den ein einziges Datenbit in den RAM-Schaltkreis eingeschrieben oder aus diesem ausgelesen wird. Die Daten- I/O-Anschlüsse aller RAM's in einer gegebenen Feldebene sind über einen entsprechenden Ebenendatenbus 60 mit einem entsprechenden Datenregler 20 verbunden, so daß jeder Datenregler 20 16 Datenbits zu den 16 RAM-Schaltkreisen einer gegebenen Ebene senden oder von diesen empfangen kann. Der Ebenendatenbus 60 jeder Feldebene ist weiterhin auf die Videoausgangsschaltungen 22 geführt, damit Daten für eine Schirmauffrischung vom Feld 16 zu den Videoausgangsschaltungen laufen können.
• Das erste Bit jedes Bildelementes wird in einer Ebene 0 des Feldes 16 gespeichert. Das zweite Bit jedes Bildelements wird in einer Ebene 1 in der gleichen RAM-Adresse und in der gleichen Spalte des RAM-Feldes 16 wie das erste Bit des Bildelementes gespeichert. In gleicher Weise werden aufeinanderfolgende Bildelementbits jedes Bildelementes in aufeinanderfolgenden Ebenen gespeichert, so daß alle Bits des gleichen Bildelementes in der gleichen Adresse und in der gleichen Feldspalte, jedoch in unterschiedlichen Ebenen gespeichert werden. Da jeder RAM-Schaltkreis des Feldes 16 64 K Speicherplätze umfaßt und da 16 RAM-Schaltkreise in jeder Ebene des Feldes 16 vorhanden sind, können insgesamt 64 K·16 oder 1024 K Bildelemente mit 8 Bit im Feld gespeichert werden, wobei in jeder Feldadresse 16 Bildelemente gespeichert sind. Damit ist beispielsweise eine Bildelementanzeige von 1024 · 1024 möglich. Einzelne Speicherzellen der RAM-Schaltkreise, welche sich die gleich RAM-Adresse teilen, werden während eines Speicherschreib- oder Lesevorgangs durch eine geeignete Tastung der RAS0-RAS15- und CAS0-CAS7-Leitungen von der I/O- Steuerung 18 unterschieden, wie dies im folgenden noch genauer beschrieben wird.
• Der Bildpufferspeicher 10 ermöglicht das Einschreiben und Auslesen von Daten in das bzw. aus dem RAM-Feld 16 auf verschiedene Weise. Im Bildelementauswahl-Schreibbetrieb können Daten in das Feld eingeschrieben werden, um ausgewählte Bits von jeweils einem Bildelement mit 8 Bit zu modifizieren. Die Datensteuerung 20 der Ebene 0 bringt das erste Datenbit des Bildelementes auf alle 16 Leitungen des zu den 16 RAM's der Ebene 0 führenden Datenbus der Ebene 0, wobei aufeinanderfolgende Datensteuerungen 20 die aufeinanderfolgenden Bildelementbits auf die zugehörigen Dateneingangsleitungen der Datenbusse der aufeinanderfolgenden Feldebenen bringen. Die I/O-Steuerung 18 taktet dann die geeignete RAS0-RAS15-Leitung zur Taktung der Zeilenadresse in die RAM-Schaltkreise einer ausgewählten Feldspalte und sodann eine oder mehrere CAS0- CAS7-Leitungen zur Taktung der Spaltenadresse in ausgewählte RAM-Schaltkreise der ausgewählten Feldebene. Das Bildelementwort mit 8 Bit wird sodann in der ausgewählten Adresse in der ausgewählten Feldspalte modifiziert, während Bildelementdaten, welche in einer gleichartigen Adresse in den anderen Feldspalten gespeichert sind, unverändert bleiben. Darüber hinaus werden lediglich die Bits, welche den durch CAS-Signale getakteten Feldebenen entsprechen, überschrieben, während die anderen Bits des ausgewählten Bildelementes unverändert bleiben.
• In einem Ebenenauswahl-Schreibbetrieb können Daten gleichzeitig in bis zu 16 gleichartig adressierte Speicherzellen in einer ausgewählten Ebene des Speicherfeldes 16 eingeschrieben werden, so daß das gleiche Bit (beispielsweise das erste Bit) von bis zu 16 gleichartig adressierten Bildelementen in einem Schreibzyklus geändert werden können. In diesem Betrieb bringt jede Datensteuerung 20 ein Datenwort mit 16 Bit auf den zugehörigen Datenbus der Ebene. Die I/O-Steuerung 18 taktet zunächst gleichzeitig ausgewählte RAS0-RAS15-Leitungen der Spalten des Feldes 16, welche zu ändernde Bildelemente Speichern, und sodann gleichzeitig lediglich eine ausgewählte CAS0-CAS7-Leitung, so daß die Daten von lediglich einer Datensteuerung 20 in die RAM's der entsprechenden Feldebene geschrieben werden, während die in den RAM's der anderen Ebenen gespeicherten Daten unverändert bleiben.
• In einem Ebenen- oder Bildelementblock-Schreibbetrieb werden Daten in gleichartig adressierte Speicherzellen in den Schnittpunkten der ausgewählten Feldspalten und -ebenen eingeschrieben. In diesen Betriebsarten bringen die Datensteuerungen Datenwörter mit 16 Bit auf die zugehörigen RAM- Dateneingangsleitungen, wobei lediglich den ausgewählten Feldspalten und -ebenen zugeordnete ausgewählte RAS0-RAS15- und CAS0-CAS7-Leitungen getaktet werden, so daß die Daten lediglich in ausgewählten RAM-Schaltkreisen gespeichert werden, welche sowohl RAS0-RAS15- und CAS0-CAS7-Taktimpulse aufnehmen.
• Daten können auch aus dem Speicherfeld 16 ausgelesen und auf den zur externen Anzeigesteuerung führenden Datenbus 14 entweder in Form eines Bildelementwortes mit 8 Bit (in einem Bildelementauswahl-Lesebetrieb) oder in Form eines Ebenenwortes mit 16 Bit (in einem Ebenenauswahl-Lesebetrieb) gebracht werden. In diesen Betriebsarten überträgt die I/O-Steuerung 18 einen RAS0-RAS15-Taktimpuls und sodann einen CAS0-CAS7- Taktimpuls auf alle RAM-Schaltkreise im Feld 16, so daß die in der laufenden RAM-Adresse in jedem RAM-Schaltkreis gespeicherten Daten auf die zugehörige Ebenendatensteuerung 20 übertragen werden.
• Im Bildelementauswahl-Lesebetrieb bringt die Datensteuerung 20 für die Ebene 0 das erste Bit eines aktuell adressierten Bildelementes der 16 Bildelemente, das über die Datenleitung von den zugehörigen RAM-Schaltkreisen der Ebene 0 empfangen wird, auf die erste Datenleitung (DATA0) des Datenbus 14 mit 16 Bit. In entsprechender Weise bringen die nachfolgenden Ebenendatensteuerungen 20 aufeinanderfolgende Datenbits, welche von den entsprechenden RAM-Schaltkreisen der zugehörigen Ebenen empfangen werden, auf aufeinanderfolgende DATA0- DATA7-Leitungen des Datenbus 14. Damit erscheinen alle 8 Bildelementbits des ausgewählten Bildelements der 16 aktuell adressierten Bildelemente auf den ersten 8 (DATA0-DATA7)- Leitungen des Datenbus 14.
• Im Ebenenauswahl-Lesebetrieb bringt lediglich eine der Datensteuerungen 20 das Ebenendatenwort mit 16 Bit, das von den RAM-Schaltkreisen der zugehörigen Ebene des Feldes 16 empfangen wird, auf den Datenbus 14.
• Die im Blockschaltbild nach Fig. 2 im einzelnen dargestellte I/O-Steuerung 18 nach Fig. 1 umfaßt ein Bildelementmarkierungsregister 30, einen Bildelementdecoder 32, ein Ebenenmaskierungsregister 34, einen Ebenendecoder 36, ein Betriebsartregister 38, eine I/O-Zeittakt- und Auffrischschaltung 40, einen Multiplexer 42 und einen Registerdecoder 44. Ausgewählte Leitungen des von einem Anzeigprozessor kommenden Adressbus 24 sind auf die Eingänge des Bildelementdecoders 32, des Ebenendecoders 36 und des Registerdecoders 44 geführt, während 16 weitere ausgewählte Leitungen des Adressbus 24 in zwei Gruppen von jeweils 8 auf die Eingangsanschlüsse des 32/8-Bit-Multiplexers 42 geführt sind. Ausgewählte Leitungen des Datenbus 14 sind auf die Eingänge der Register 30, 34 und 38 geführt. Steuerleitungen 26 vom externen Steuersystem sind auf die Eingänge der Zeittakt- und Auffrischsteuerschaltung 40 geführt.
• Die I/O-Zeittakt- und Auffrischsteuerschaltung 40 ist eine konventionelle Schaltung zur Erzeugung der notwendigen RAS- und CAS-Signale in geeigneten Zeitpunkten gemäß den Zuständen der von der externen Anzeigesteuerung kommenden Steuerleitungen 26. Die Zeittaktschaltung 40 erzeugt weiterhin ein Steuersignal zur Schaltung der Multiplexerschaltung 42 und liefert ein Auffrischsignal REF zur Erleichterung der Schirmauffrischung. Die Schaltung 40 erzeugt weiterhin zwei Sätze von Adresswörtern mit 8 Bit für zwei Eingänge des Multiplexers 42 als Zeilen- und Spaltenadressen während einer Schirmauffrischoperation. Diese Zeilen- und Spaltenadressen werden während der Schirmauffrischung durch interne Zähler in der Schaltung 40 nach Bedarf inkrementiert, so daß alle Zeilen- und Spaltenadressen für das Anzeigepufferspeicher-Feld 16 in einer geeigneten Folge erzeugt werden.
• Der Registerdecoder 44 decodiert Adressen auf dem Adressbus 24 und erzeugt Freigabesignale für die verschiedenen Register nach Fig. 2, so daß jedes Register auf dem Bus 14 erscheinende Daten speichern kann, wenn eine entsprechende Adresse auf dem Adressbus 24 erscheint.
• Das Betriebsartregister 38 speichert den Lese- oder Schreibbetrieb des Bildpufferspeichers 10 anzeigende Daten. Daten werden in das Betriebsartregister 38 über den Datenbus 14 geladen, wenn sein Eingang durch ein Signal vom Registerdecoder 44 freigegeben wird. Ein im Betriebsartregister 38 gespeichertes mit PLANE bezeichnetes Betriebsartbit wird auf einen hohen Pegel gesetzt, wenn eine Ebenenbetriebsart-Lese- oder Schreiboperation durchzuführen ist, während ein weiteres im Register 38 gespeichertes mit BLOCK bezeichnetes Betriebsartbit auf einen hohen Pegel gesetzt wird, wenn eine Blockbetriebsoperation durchzuführen ist. Zwei Registerausgangsleitungen, die jeweils durch den Zustand eines dieser beiden Bits gesteuert werden, sind auf die Eingänge eines ODER-Gatters 46 geführt. Das Ausgangssignal dieses ODER-Gatters 46 wird in einen Freigabeeingang A des Bildelementmarkierungsregisters 30 eingespeist und nach Inversion durch einen Inverter 48 auch in einen Freigabeeingang B des Bildelementdecoders 32 eingespeist. Weiterhin werden das im Betriebsartregister 38 gespeicherte PLANE- und BLOCK-Bit in den nicht invertierenden bzw. invertierenden Eingang eines weiteren ODER- Gatters 50 eingespeist. Der Ausgang C dieses ODER-Gatters 50 ist mit einem Freigabeeingang des Ebenenmaskierungsregisters 34 und über eine Inversion durch einen Inverter 52 mit einem Freigabeeingang D des Ebenendecoders 36 verbunden. Die Register 30 und 34 sowie die Decoder 32 und 36 besitzen interne Ausgangspuffer mit drei Zuständen, welche mit Ausnahme des Falles, daß eine Ausgangsfreigabe durch die Signale A, B, C und D erfolgt, ihre drei Zustände annehmen.
• Das Bildelementmaskierungsregister 30 speichert 16 auf den 16 Leitungen des Datenbus 14 auftretende Bits, wenn eine Eingangsfreigabe durch ein Signal vom Registerdecoder 44 erfolgt. Erfolgt eine Ausgangsfreigabe des Bildelementmarkierungsregisters 30 durch das Signal A, so steuert jedes gespeicherte Bit den Zustand einer von 16 Ausgangsleitungen mit drei Zuständen des Registers 30. Der Bildelementdecoder 32 besitzt ebenfalls 16 Ausgangsleitungen mit drei Zuständen. Wird der Decoder durch das Signal B freigegeben, so wird der Zustand jeder Leitung durch den Zustand von vier Leitungen des Adressbus 24 gesteuert, die mit dem Eingang des Decoders 32 verbunden sind. Jede Ausgangsleitung des Bildelementmaskierungsregisters 30 ist mit einer entsprechenden Ausgangsleitung des Bildelementdecoders 32 und weiterhin mit einem Eingangsanschluß eines ODER-Gatters von 16 ODER-Gattern 53 verbunden. Eine das REF-Signal von der Zeittaktschaltung 40 führende Leitung ist auf einen Eingang eines ODER-Gatters 57 geführt. Der Ausgang dieses ODER-Gatters 57 ist gemeinsam mit einem zweiten Eingangsanschluß der ODER-Gatter 53 verbunden. Die Ausgänge der ODER-Gatter 53 sind jeweils auf einen Eingang eines entsprechenden NAND-Gatters von 16 NAND-Gattern 54 geführt. Das RAS-Signal von der Schaltung 40 wird gemeinsam in den weiteren Eingang der NAND-Gatter 54 eingespeist.
• Der Ausgang jedes NAND-Gatters 54 bildet jeweils einen RAS0- RAS15-Steuerausgang der I/O-Steuerung 18. Während einer Speicherschreiboperation werden daher die Zustände der RAS0- RAS15-Leitungen durch die Ausgangsleitungen mit drei Zuständen des Registers 30 oder des Decoders 32 gesteuert, wenn das RAS-Signal in die NAND-Gatter 54 eingespeist wird. Befindet sich das System in einem Ebenen- oder einem Blockbetrieb, so besitzt das Signal A einen hohen Pegel, wobei das Bildelementregister 30 steuert. Arbeitet das System in einem Bildelementauswahlbetrieb (d. h. weder im Ebenen- oder im Blockbetrieb), so besitzt das Signal B einen hohen Pegel, wobei der Ausgang des Decoders 32 steuert. Während einer Auffrischoperation wird das REF-Signal von der Schaltung 40 auf einen hohen Pegel gebracht, wodurch auch die Ausgangssignale der ODER-Gatter 57 und 53 auf einen hohen Pegel gebracht werden, so daß die RAS0-RAS15-Leitungen durch die NAND-Gatter 54 erregt werden (auf einen tiefen Pegel gebracht werden), wenn die RAS-Leitung erregt wird. Dies ist unabhängig vom Zustand der Ausgangsleitungen des Bildelementmaskierungsregisters 30 oder des Bildelementdecoders 32.
• Das Ebenenmaskierungsregister 34 speichert 8 auf 8 Leitungen des Datenbus auftretende Bits, wenn eine Eingangsfreigabe durch ein Signal vom Registerdecoder 44 erfolgt. Erfolgt eine Ausgangsfreigabe des Registers 34 durch das Signal C, so steuert jedes gespeicherte Bit den Zustand eines von 8 Ausgangsleitungen mit drei Zuständen des Registers 34. Der Ebenendecoder 36 besitzt ebenfalls 8 Ausgangsleitungen mit drei Zuständen, deren Zustand durch den Zustand der drei Adressleitungen gesteuert wird, wenn der Decoder durch das Signal D freigegeben wird. Die 8 entsprechenden Ausgangsleitungen des Ebenenmaskierungsregisters 34 und des Ebenendecoders 36 sind gemeinsam mit einem Eingangsanschluß jeweils eines Gatters von 8 ODER-Gattern 55 verbunden. Der Ausgang des ODER-Gatters 57 ist weiterhin auch auf einen zweiten Eingangsanschluß der 8 ODER-Gatter 55 geführt. Das Ausgangssignal der ODER-Gatter 55 wird jeweils in einen Eingangsanschluß eines NAND-Gatters von 8 NAND-Gattern 56 eingespeist, während das CAS-Signal von der Zeittaktschaltung 40 gemeinsam in einen zweiten Eingangsanschluß aller NAND-Gatter 56 eingespeist wird.
• Die Ausgänge der NAND-Gatter 56 bilden jeweils einen der CAS0-CAS7-Steuerausgänge der I/O-Steuerung 18. Während eines Speicherschreibbetriebs werden daher die Zustände der 8 CAS0- CAS7-Leitungen entweder durch das Register 34 oder den Decoder 36 gesteuert, wenn das CAS-Signal in die NAND-Gatter 56 eingespeist wird, was in Abhängigkeit von den Zuständen der Signale C und D erfolgt. Befindet sich das System im Blockbetrieb oder im Bildelementbetrieb, so besitzt das Signal C einen hohen Pegel, wobei das Ebenenmaskierungsregister 34 die Zustände der CAS0-CAS7-Leitungen steuert. In anderen Fällen besitzt das Signal D einen hohen Pegel, wobei der Ebenendecoder 36 steuert. Während eines Auffrischbetriebs nimmt das REF-Eingangssignal einen hohen Pegel an, wodurch die Ausgangssignale der ODER-Gatter 57 und 55 einen hohen Pegel annehmen, so daß die Ausgänge der NAND-Gatter 56 erregt werden (auf einen tiefen Pegel gebracht werden), wenn das CAS- Signal einen hohen Pegel annimmt. Die Zustände der CAS0-CAS7- Signale bleiben durch die im Ebenenmaskierungsregister 34 oder im Ebenendecoder 36 gespeicherten Daten unbeeinflußt.
• Während eines Auffrischzyklus erzeugt die Zeittaktschaltung 40 das REF-Signal mit hohem Pegel für das ODER-Gatter 57, überträgt eine Zeilenadresse mit 8 Bit und eine Spaltenadresse mit 8 Bit zum Multiplexer 42 und schaltet den Zustand des Multiplexers 42 so, daß die Zeilenadresse mit 8 Bit auf jeden RAM-Schaltkreis des Feldes 16 geführt wird. Sie taktet sodann die auf die NAND-Gatter 54 geführte RAS-Leitung, wodurch jede RAS0-RAS15-Leitung einen tiefen Pegel annimmt, so daß jeder RAM-Schaltkreis die Zeilenadresse speichert. Die Schaltung 40 schaltet dann den Zustand des Multiplexers 42 so, daß die Spaltenadresse auf jeden RAM-Schaltkreis des Feldes 16 geführt wird, und erregt die CAS-Leitung für die NAND-Gatter 56. Jede CAS0-CAS7-Leitung nimmt dann einen tiefen Pegel an, wodurch die Spaltenadresse in jeden RAM-Schaltkreis des Feldes 16 getaktet wird. Die Daten in der laufenden Adresse jedes RAM-Schaltkreises werden auf die Videoausgangsschaltungen 22 übertragen, welche diese Daten zur Auffrischung der Anzeige auf der Kathodenstrahlröhre 12 ausnutzt. Die Zeittaktschaltung wiederholt die Operation, wobei die Zeilen- und Spaltenadresse in geeigneter Weise inkrementiert wird, bis auf alle Adressen zugegriffen worden ist, wodurch jeder Bildpunkt auf dem Schirm aufgefrischt wird. Der Schaltung 40 entsprechende Zeittakt- und Auffrischsteuerschaltungen sowie Videoausgangsschaltungen 22 sind an sich bekannt und werden daher nicht näher beschrieben.
• Der Betrieb der I/O-Steuerung 18 während einer Speicherschreiboperation wird durch die im Betriebsartregister 38 gespeicherten PLANE- und BLOCK-Datenbits gesteuert. Für eine Operation in einem Bildelementauswahl-Schreibbetrieb werden die PLANE- und BLOCK-Bits im Betriebsartregister 38 beide auf einen tiefen Pegel gesetzt, wodurch die Signale B und C einen hohen Pegel annehmen, so daß eine Ausgangsfreigabe des Bildelementdecoders 32 und des Ebenenmaskierungsregisters 34 erfolgt. Das Bildelementmaskierungsregister 30 sowie der Ebenendecoder 36 verbleiben in ihren drei Ausgangszuständen. Ein Datenwort mit 8 Registern mit einer logischen 1 (hoher logischer Pegel) in jeder Bitposition entsprechend einer für das Schreiben freizugebenden Ebene im Feld 16 und einer logischen 0 in jeder Bitposition entsprechend einer unverändert zu haltenden Ebene im Feld 16 wird auf den Datenbus 14 gebracht und sodann durch ein Signal vom Registerdecoder 44 in das Ebenenmaskierungsregister 34 getaktet. Die hochpegeligen Bits im Register 34 bewirken, daß die Ausgangssignale der entsprechenden ODER-Gatter 55 einen hohen Pegel annehmen. Eine geeignete Adresse mit 4 Bit wird in den Eingang des Bildelementdecoders 32 eingespeist, so daß ein ausgewähltes Ausgangssignal des Bildelementdecoders 32 einen hohen Pegel annimmt, während die anderen 15 Ausgangssignale einen tiefen Pegel behalten. Das Ausgangssignal des entsprechenden ODER- Gatters 53 nimmt ebenfalls einen hohen Pegel an. Eine RAM- Feldadresse mit 16 Bit wird auf den Adressbus 24 gebracht, wobei die Schaltung 40 den Zustand des Multiplexers 42 so schaltet, daß der Zeilenadressteil mit 8 Bit der Adresse mit 16 Bit auf die Adresseingangsanschlüsse jedes RAM-Schaltkreises im Feld 16 geführt wird.
• Die I/O-Zeittaktschaltung 40 erzeugt dann ein RAS-Signal, das zusammen mit dem hochpegeligen Ausgangssignal eines ODER- Gatters 53 die Erzeugung eines fallenden RAS0-RAS15-Taktsignals durch die NAND-Gatter 54 für eine ausgewählte Spalte des RAM-Feldes 16 hervorruft, wodurch die Zeilenadresse mit 8 Bit in jedes RAM in der ausgewählten Feldspalte getaktet wird. Die I/O-Zeittaktschaltung 40 schaltet dann den Zustand des Multiplexers 42 so, daß der andere Satz von 8 Adressleitungen, der die Spaltenadresse für das RAM-Feld 16 enthält, auf Adressanschlüsse jedes RAM im RAM-Feld 16 gebracht wird. Sodann erzeugt die Zeittaktschaltung 40 ein CAS-Signal, das gemeinsam mit dem hochpegeligen Ausgangssignal des ausgewählten ODER-Gatters 55 die Erzeugung eines fallenden CAS0-CAS7- Taktsignals durch die entsprechenden NAND-Gatter 56 bewirkt. Daher werden bis zu 8 ausgewählte RAM-Feldebenen durch die CAS0-CAS7-Signale getaktet, während lediglich eine RAM-Feldspalte durch die RAS0-RAS15-Signale getaktet wird, so daß während einer Bildelementauswahl-Schreiboperation auf bis zu 8 Bit lediglich eines ausgewählten Bildelementes zugegriffen wird.
• Für eine Operation in einem Ebenenauswahl-Schreibbetrieb wird das PLANE-Bit im Betriebsartregister 38 auf einen hohen Pegel gesetzt, während das BLOCK-Bit auf einem tiefen Pegel liegt. Damit nehmen die Signale A und D einen hohen Pegel an, wobei eine Ausgangsfreigabe des Bildelementmaskierungsregisters 30 und des Ebenendecoders 36 erfolgt. Die Ausgänge des Bildelementdecoders 32 und des Ebenenmaskierungsregisters 34 besitzen drei Zustände. Ein Datenwort mit 16 Bit mit einer logischen 1 in jeder Bitposition entsprechend einer für das Schreiben freizugebenden Spalte des Feldes 16 und einer logischen 0 in jeder Bitposition entsprechend einer unverändert bleibenden Spalte im Feld 16 wird im Bildelementmaskierungsregister 30 gespeichert, wodurch ausgewählte Ausgangssignale auf einen hohen Pegel gebracht werden. Eine Adresse mit 3 Bit wird in den Eingang des Ebenendecoders 36 eingespeist, so daß ein ausgewähltes Ausgangssignal dieses Decoders 36 auf einen hohen Pegel gebracht wird. Mit einer entsprechenden Adresse mit 16 Bit auf dem Adressbus 24 erzeugt die I/O-Zeittaktschaltung 14 sodann RAS- und CAS-Signale, wobei der Multiplexer 42 im beschriebenen Sinne für den Bildelementauswahlbetrieb geschaltet wird. In diesem Betrieb werden jedoch von 1 bis 16 ausgewählte RAM-Feldspalten durch die RAS0-RAS15-Signale, aber lediglich eine RAM-Feldebene durch die CAS0-CAS7- Signale getaktet, so daß bis zu 16 ausgewählte RAM-Schaltkreise lediglich einer ausgewählten Ebene des Feldes 16 während eines Schreibzyklus ein Datenbit speichern. Damit kann im Ebenenauswahl-Schreibbetrieb auf ein entsprechendes Bit von bis zu 16 gleichartig adressierten Bildelementen in einem Schreibzyklus zugegriffen werden.
• Für eine Operation in einem Bildelement- oder Ebenenblock- Schreibbetrieb wird das BLOCK-Bit im Betriebsartregister 38 auf einen hohen Pegel gesetzt, so daß die Signale A und C einen hohen Pegel annehmen und eine Ausgangsfreigabe des Bildelementmaskierungsregisters 30 und des Ebenenmaskierungsregisters 34 erfolgt. Im Bildelementmaskierungsregister 30 wird ein ausgewähltes Datenwort mit 16 Bit gespeichert, wodurch in Abhängigkeit davon, welche Bits des Wortes mit 16 Bit den Wert 1 besitzen, eine ausgewählte Anzahl von Ausgangssignalen des Bildelementmaskierungsregisters 30 einen hohen Pegel annimmt. Im Ebenenmaskierungsregister 34 wird ein ausgewähltes Datenwort mit 8 Bit gespeichert, wodurch in Abhängigkeit davon, welche Bits des Wortes mit 8 Bits den Wert 1 besitzen, eine ausgewählte Anzahl von Ausgangssignalen des Ebenenmaskierungsregisters 36 einen hohen Pegel annehmen. Wenn die Zeittaktschaltung 14 die RAS- und CAS-Signale erzeugt, werden eine oder mehrere Spalten des RAM-Feldes 16 selektiv durch die RAS0-RAS15-Signale getaktet, wonach eine oder mehrere RAM-Feldebenen selektiv durch die CAS0-CAS7- Signale getaktet werden. Daher speichern in einem Ebenen- oder Bildelementblock-Schreibbetrieb lediglich ausgewählte RAM-Schaltkreise, die sowohl RAS0-RAS15- und CAS0-CAS7-Taktimpulse aufgenommen haben, die Daten von den zugehörigen Datensteuerungen 20. Im Blockbetrieb können daher bis zu 8 Bit von bis zu 16 gleichartig adressierten Bildelementen in einem einzigen Schreibzyklus eingeschrieben werden.
• Während einer Speicherleseoperation bringt die Anzeigesteuerung eine Adresse mit 16 Bit für das RAM-Feld 16 auf den Adressbus 24 und erzeugt ein Lesesignal auf einer Leitung der Steuerleitungen 26, welche auf einen zweiten Eingang des ODER-Gatters 57 geführt ist. Das Lesesignal bewirkt, daß das Ausgangssignal des ODER-Gatters 57 einen hohen Pegel annimmt. Der Multiplexer 42 schaltet, um die Adresse auf dem Bus 24 auf den zum Feld führenden Bus 25 zu bringen. Die Zeittaktschaltung 40 erzeugt dann einen RAS-Taktimpuls, wodurch alle NAND-Gatter 54 auf einen tiefen Pegel gebracht und die RAS0- RAS15-Taktleitungen erregt werden. Der Multiplexer 42 schaltet sodann, um die anderen 8 Bits vom Adressbus 24 auf den zum RAM-Feld führenden Adressbus 25 zu bringen und erregt dann den CAS-Taktimpuls, wodurch die NAND-Gatter 56 alle CAS0-CAS7-Leitungen erregen. Während der Lesegeneration werden also alle RAM's des Feldes 16 durch das RAS- und CAS- Signal getaktet.
• Die Datensteuerung 20 für die Ebene 0 nach Fig. 1 ist im einzelnen im Blockschaltbild nach Fig. 3 dargestellt. Der Aufbau und die Wirkungsweise der den RAM-Ebenen 1 bis 7 zugeordneten Datensteuerungen 20 entspricht der Datensteuerung für die Ebene 0 mit der Ausnahme, daß eine entsprechende DATA0-DATA7-Leitung an zwei Stellen mit jeder Datensteuerung verbunden ist. Die auch in Fig. 1 dargestellte weitere Datenleitungsverbindung wird während Bildelementbetriebsoperationen verwendet, die im folgenden noch erläutert werden.
• Gemäß Fig. 3 läuft im Ebenen- oder Bildelementauswahl-Lesebetrieb ein einziges aus den 16 RAM's der Ebene 0 ausgelesenes Datenbit über den Datenbus 60 der Ebene 0, durch einen Puffer 62 und einen 32/16-Bit-Multiplexer 64 in ein Datenregister 66. Die Schaltstellung des Multiplexers 64 wird durch ein einen Lese/Schreibzyklus anzeigendes Signal gesteuert, das über Steuerleitungen 26 vom Anzeigeprozessor übertragen wird. Im Ebenenauswahl-Lesebetrieb kann das Datenwort mit 16 Bit aus den RAM's der Ebene 0 nach Speicherung im Datenregister 66 durch einen Puffer 68 und über Datenleitungen 14 zum Anzeigeprozessor übertragen werden. Im Bildelementauswahl- Lesebetrieb wird andererseits lediglich ein ausgewähltes Bit des im Datenregister 60 gespeicherten Wortes mit 16 Bit über die DATA0-Leitung des Datenbus 14 auf den Anzeigeprozessor übertragen. Das Bit wird durch Einspeisung einer geeigneten Adresse mit 4 Bit auf dem Adressbus 24 über einen Puffer 75 in einen 16/1-Multiplexer 72 ausgewählt. Dieser Multiplexer 72 koppelt eine ausgewählte Ausgangsleitung des Datenregisters 66 über einen Ausgangspuffer 74 mit drei Zuständen auf die DATA0-Leitung.
• Während einer Schreibbetriebsoperation werden in die RAM's der Ebene 0 eingeschriebene Daten zunächst im Datenregister 66 gespeichert und sodann über einen Puffer 70 und den Datenbus 60 für die Ebene 0 in das RAM-Feld 16 übertragen. Bei der Vorbereitung für eine Speicherschreiboperation können in den Speicher einzuschreibende Daten aus einer Anzahl von Quellen gewonnen und vor der Speicherung im Datenregister 66 auf verschiedene Weise gehandhabt werden. Die Datenhandhabung kann in konventioneller Weise durch den Anzeigeprozessor erfolgen, wonach sie während eines Speicherschreibzyklus zum Datenregister 66 übertragen werden. Erfindungsgemäß können die verarbeiteten Daten jedoch auch vom Ausgang D einer Rasterkombinations-Logikschaltung 82 für ein Datenwort mit 16 Bit gewonnen werden, wobei dieses Datenwort in einen zweiten Eingang mit 16 Bit des Multiplexers 64 eingespeist wird.
• Die Logikschaltung 82 besitzt drei Eingänge A, B und C mit 16 Bit und dient zur Erzeugung eines Ausgangswortes D mit 16 Bit, wobei jedes Bit eine bestimmte ausgewählte Bool'sche Kombination der entsprechenden Bits der drei Eingangswörter A, B und C ist. Das Datenwort mit 16 Bit am Eingang A der Logikschaltung 82 kann während einer Leseoperation aus den RAM's der Ebene 0 ausgelesen und über den Puffer 62, einen 32/16-Bit-Multiplexer 92 und ein Register 94 auf den Anschluß A übertragen werden. Der Schaltzustand des Multiplexers 90 wird durch das gleiche Lese/Schreib-Steuersignal auf Steuerleitungen gesteuert, welche den Schaltzustand des Multiplexers 64 steuern. Andererseits können während einer Speicherschreiboperation die am Anschluß A der Logikschaltung 82 auftretenden Daten auch von der externen Anzeigesteuerung über den Datenbus 14, einen Puffer 76, ein Register 78, Multiplexer 80 und 92 sowie ein Register 94 auf den Anschluß A übertragen werden. Das im Datenregister 66 gespeicherte Wort mit 16 Bit wird auf den Eingang B der Logikschaltung 82 gegeben.
• Die spezielle Bool'sche Kombination der durch die Logikschaltung 82 zu verarbeitenden Eingangssignale wird durch Vorladen eines Regelregisters 86 mit einem Wort mit 8 Bit ausgewählt, das dann in einen Steuereingang der Logikschaltung 82 eingespeist wird. Das Datenwort mit 8 Bit wird durch Übertragung über den Datenbus 14 sowie über einen Puffer 76 und ein Register 78 in das Regelregister 86 geladen, wobei der Ausgang des Registers 78 mit dem Dateneingang des Regelregisters 86 verbunden ist.
• Gemäß Fig. 4 umfaßt eine in dieser Figur als Blockschaltbild dargestellte Ausführungsform der Logikschaltung 82 einen Satz von 16 8/1-Multiplexern 96, welche auch mit MUX0-MUX15 bezeichnet sind. 8 Datenleitungen (R0-R7), welche jeweils 1 Bit der im Regelregister 86 gespeicherten Regeldaten führen, sind auf die jeweils 8 Eingangsanschlüsse der Multiplexer 96 geführt. Das erste an den Eingangsanschlüssen A, B und C der Logikschaltung 82 auftretende Bit A0, B0 und C0 der jeweiligen Wörter mit 16 Bit wird in einen entsprechenden Eingang von drei Steuereingängen des Multiplexers MUX0 eingespeist. Entsprechend werden aufeinanderfolgende Bits an den Eingängen A, B und C der Logikschaltung 82 in die Steuereingänge aufeinanderfolgender Multiplexer 96 eingespeist werden. Das jeweilige Ausgangssignal D0-D15 mit einem einzigen Bit der Multiplexer 96 stellt ein gesondertes Bit des Ausgangssignals D mit 16 Bit der Logikschaltung 82 dar.
• Jeder Multiplexer 96 gibt ein durch eine ausgewählte Ausgangsleitung R0-R7 des Regelregisters 86 geführtes Datenbit (eine 0 oder eine 1) auf die zugeordnete Multiplexerausgangsleitung D0-D15, wobei die R0-R7-Leitung gemäß den drei an den Steueranschlüssen des Multiplexers stehenden Bitcodes A0-A15, B0-B15, C0-C15 ausgewählt wird. Die Multiplexer 96 können daher jeweils so programmiert werden, daß sie beim Auftreten jeder Kombination der entsprechenden Eingangszustände A0-A15, B0-B15, C0-C15 in einfacher Weise durch Speicherung der entsprechenden Daten mit 8 Bit im Regelregister 86 für ein entsprechendes Setzen der Zustände der R0-R7-Leitungen einen Ausgangszustand D0-D15 erzeugen.
• Während einer Speicherschreiboperation im Ebenenauswahl- oder Ebenenblockbetrieb kann ein Datenwort mit 16 Bit von der Anzeigesteuerung 20 nach Fig. 3 über den Datenbus 14, durch den Puffer 76, das Register 78 und einen 32/16-Bit-Multiplexer 80 auf einen Eingang C der Rasterkombinations-Logikschaltung 82 übertragen werden. Die Schaltstellung des Multiplexers 80 wird durch ein Ebenenbetrieb-Datenbit (PLANE) festgelegt, das vorher in einem dem Betriebsartregister 38 nach Fig. 2 entsprechenden Betriebsartregister 84 gespeichert wird. Dieses Betriebsartregister 84 wird mit Daten von der externen Anzeigesteuerung vorgeladen, die über den Datenbus 14, den Puffer 76 und das Register 78 in das Betriebsartregister 84 übertragen werden.
• Das auf diese Weise durch die Anzeigesteuerung auf den Eingangsanschluß C der Logikschaltung 82 übertragene Wort mit 16 Bit kann sodann im Bedarfsfall durch die Logikschaltung 82 modifiziert und sodann über den Ausgang D und den Multiplexer 84 in das Datenregister 66 zur Speicherung eingespeist und sodann in eine ausgewählte Adresse der RAM-Schaltkreise der Ebene 0 eingeschrieben werden.
• Im Ebenenauswahl-Schreibbetrieb wird lediglich eine ausgewählte Ebene des RAM-Feldes 16 durch das CAS-Signal getaktet, während eine bis 16 ausgewählte Spalten des Feldes 16 durch das RAS-Signal getaktet werden. Damit werden die im Register 66 lediglich einer Steuerung 20 gespeicherten Daten in die RAM's der entsprechenden Ebene und in lediglich die RAM's eingeschrieben, welche auch durch das RAS-Signal getaktet werden. Somit wird ein entsprechendes Bit von einem bis 16 gleichartig adressierten Bildelementen in einem einzigen Schreibzyklus neu geschrieben.
• Im Ebenen- oder Bildelementblock-Schreibbetrieb werden eine oder mehrere ausgewählte Ebenen des RAM-Feldes 16 durch das CAS-Signal getaktet, während von einer bis 16 ausgewählten Spalten des RAM-Feldes 16 durch das RAS-Signal getaktet werden. Damit werden die im Register 66 einer oder mehrerer Steuerungen 20 gespeicherten Daten in die RAM's der entsprechenden Ebenen eingeschrieben, welche ebenfalls durch das RAS-Signal getaktet werden. Auf diese Weise werden 1 bis 8 entsprechende Bits von 1 bis 16 gleichartig adressierten Bildelementen in einem einzigen Schreibzyklus neu geschrieben. Sind die am Ausgang D der Rasterkombinations-Logikschaltung 82 des jeweiligen Ebenenreglers 20 die gleichen, so sind die im Register 66 des jeweiligen Ebenenreglers 20 gespeicherten Daten die gleichen, wobei die in die jeweilige Ebene eingeschriebenen Daten dem gleichen Raster folgen. Da jedoch das Regelregister 86 der jeweiligen Ebenensteuerung 20 unabhängig geladen werden kann und da das Register 94 oder das Datenregister 66 des jeweiligen Ebenenreglers 20 unabhängig geladen werden kann, kann sich das Signal am Ausgang D des jeweiligen Ebenenreglers der Logikschaltung 82 von dem der anderen Ebenenregler unterscheiden. Während einer einzigen Ebenenblockbetrieb-Schreiboperation können daher unterschiedliche Daten in die jeweilige Ebene eingeschrieben werden.
• Der Ebenenblock-Schreibbetrieb ist speziell zweckmäßig, wenn ein neues Zeichen auf dem Schirm angezeigt werden soll. Die das Zeichen bildenden Bildelemente sind von einer Farbe, während die den Hintergrund bildenden Bildelemente von einer anderen Farbe sind. Um einem Bildelement eine ausgewählte Farbe zu geben, müssen die Bits der entsprechenden Bildelementdaten einem speziellen Raster folgen. Die Anzeigeregelung kann getrennt Regeldaten im Regelregister 86 der jeweiligen Ebene so setzen, daß das entsprechende Bit am Ausgang D den entsprechenden Zustand für diese Ebene zwecks Erzeugung der ausgewählten Zeichenfarbe besitzt, wenn ein Bit des am Eingang C auftretenden Wortes einen hohen Pegel besitzt. Besitzt das Bit am Eingang C einen tiefen Pegel, so ist der entsprechende Bitzustand am Ausgang D an diese Ebene zur Erzeugung der ausgewählten Hintergrundfarbe angepaßt. Im Ebenenblock-Schreibbetrieb kann die Anzeigesteuerung ein Wort mit 16 Bit über den Datenbus 14 auf den Eingang C der jeweiligen Logikschaltung 82 der Anzeigesteuerungen 20 übertragen, wobei der Zustand jedes Bits die Farbe eines in das Feld 16 eingeschriebenen Bildelementes steuert. Auf diese Weise können bis zu 16 Bildelemente in einem einzigen Schreibzyklus geschrieben werden. Obwohl für den Aufbau der Daten in den Regelregistern eine bestimmte Vorabzeit erforderlich ist, wird mit diesem Verfahren beim Schreiben von Daten in das Feld 16 ebenenweise oder bildelementweise Zeit gespart, wenn zur Modifizierung einer großen Anzahl von Bildelementen das gleiche binäre Farbschema verwendet wird.
• Während einer Farbspeicherschreiboperation im Bildelementauswahl- oder Bildelementblockbetrieb kann ein Datenwort mit 8 Bit über die ersten 8 Leitungen (DATA0-DATA7) des Datenbus 14 auf die jeweilige Ebenendatensteuerung übertragen werden. In der Datensteuerung 20 für die Ebene 0 wird das auf der DATA0- Leitung auftretende Bit über einen Puffer 88 und ein Register 90 in einen zweiten Satz von 16 Eingangsanschlüssen des Multiplexers 80 eingespeist, wobei diese 16 Anschlüsse gemeinsam so miteinander verbunden sind, daß das Bit auf der Leitung DATA0 an jedem Anschluß auftritt. Wenn das im Betriebsartregister 84 gespeicherte PLANE-Bit anzeigt, daß anstelle einer Ebenenbetriebsoperation eine Bildelementbetriebsoperation auftritt, gibt der Multiplexer 80 das einzige Datenbit vom Register 19 auf alle 16 Eingangsanschlüsse des Eingangs C der Logikschaltung 82. Somit enthält das in den Eingang C eingespeiste Wort in Abhängigkeit von dem über die DATA0-Leitung des Datenbus 14 übertragenen Bitzustand nur 1en oder 0en.
• Dieses am Anschluß C auftretende Wort mit 16 Bit kann dann im Bedarfsfall durch die Logikschaltung 82 modifiziert werden und über den Ausgang D und den Multiplexer 64 zur Speicherung auf das Datenregister 66 gegeben werden. Danach kann das erste Bit des gespeicherten Wortes in die ausgewählten Bildelementspeicherplätze der RAM's der Ebene 0 eingeschrieben werden.
• Im Bildelementauswahl- oder Bildelementblockbetrieb arbeiten die weiteren 7 Ebenendatensteuerungen 20 in gleichartiger Weise und nehmen dabei ein Datenbit von der zugeordneten DATA1-DATA7-Leitung des Datenbus 14 auf, übertragen das Bit auf die Anschlüsse des Eingangs C ihrer Logikschaltung 82, modifizieren das resultierende Wort am Anschluß C gemäß den in ihrem Regelregister 86 gespeicherten Logikregeldaten und speichern das Ergebnis in ihrem Datenregister. Das entsprechende Bit des durch das jeweilige Datenregister 66 der Ebenendatensteuerung gespeicherten Wortes wird dann in die RAM's der zugehörigen Ebene in ausgewählten Bildelementadressen eingeschrieben.
• Im Bildelementauswahl-Schreibbetrieb wird lediglich eine ausgewählte Spalte des RAM-Feldes 16 durch das RAS-Signal getaktet, während von einer bis zu 8 ausgewählten Ebenen des Feldes 16 durch das CAS-Signal getaktet werden. Damit werden die im Register 66 von einer bis zu 8 Ebenensteuerungen 20 gespeicherten Daten in lediglich ein entsprechendes durch das RAS-Signal getaktetes RAM eingeschrieben. Auf diese Weise werden ein oder mehrere Bits lediglich eines einzigen Bildelementes in einem einzigen Schreibzyklus neu geschrieben.
• Im Bildelementblockbetrieb werden eine oder mehrere ausgewählte Spalten des RAM-Feldes 16 durch das RAS-Signal getaktet, während von einer bis zu 8 ausgewählten Ebenen des RAM- Feldes 16 durch das CAS-Signal getaktet werden. Auf diese Weise werden die im Register 66 von einer bis zu 8 Steuerungen 20 gespeicherten Daten in 1 bis 16 durch das RAS-Signal getaktete entsprechende RAM's eingeschrieben. Daher können ein oder mehrere entsprechende Bits von einem bis zu 16 gleichartig adressierten Bildelementen neu geschrieben werden. Der Bildelementblockbetrieb ist zweckmäßig, wenn große Bereiche der Anzeige zusammenhängend farbig gefüllt werden sollen.
• Der Aufbau der Datensteuerungen 20 ermöglicht in Verbindung mit der:Programmierbarkeit der Logikschaltung 82 die Verarbeitung von Bildelement- und Ebenenwortdaten in verschiedener Weise, wodurch ein schnelles Auslesen, eine schnelle Modifizierung und ein schnelles Schreiben von Daten im Feld 16 möglich ist. Ein Beispiel einer typischen Verwendung einer Rasterkombinations-Logikschaltung ist in den Fig. 5A bis 5D dargestellt. Fig. 5A zeigt einen Teil einer vorhandenen Anzeige auf der Kathodenstrahlröhre 12 nach Fig. 1, bei der jeweils ein Bildelement durch ein kleines Rechteck gegeben ist. In diesem Bereich der Anzeige ist das vorhandene Bild ein schwarzes Kreuz auf einem vollständig weißen Hintergrund. Es kann sich dabei jedoch auch um anderes Raster handeln. Fig. 5C zeigt ein graphisches Zeichen, in diesem Falle ein großes schwarzes X auf einem weißen Hintergrund, das dem vorhandenen Bild nach Fig. 5A derart getönt überlagert werden soll, daß ein neues Bild gemäß Fig. 5D entsteht. In Fig. 5D werden abwechselnde Bildelemente der vorhandenen Anzeige so geändert, daß sie an entsprechende Bildelemente des graphischen Zeichens nach Fig. 5C angepaßt sind. Dies gibt dem Zeichen nach Fig. 5C den Anschein, als ob es dem Zeichen nach Fig. 5A überlagert wäre.
• Um diese Bildüberlagerung zu realisieren, wird ein weiteres Datenwort mit 16 Bit, das ein das getönte Raster definierendes punktartiges Raster nach Fig. 5B repräsentiert, in einer Ebenenblock-Schreibbetriebsoperation über den Datenbus 14 übertragen und in die Anschlüsse des Eingangs A der Logikschaltungen 82 der Ebenendatensteuerungen 20 eingespeist. Sodann werden 16 Bildelemente der vorhandenen Anzeige abdeckende Datenwörter mit 16 Bit während einer Ebenenblockbetrieb-Leseoperation aus den Ebenen ausgelesen und in dem jeweiligen Datenregister 66 der entsprechenden Datenregler 20 gespeichert. Die gespeicherten Daten erscheinen somit an den Anschlüssen B der Logikschaltungen 82 der jeweiligen Ebenendatensteuerung 20. Ein Datenwort mit 16 Bit für die entsprechenden Bits der 16 Bildelemente des graphischen Zeichens nach Fig. 5C wird sodann während einer Ebenenblock-Schreiboperation über den Datenbus 14 auf die Anschlüsse C des Logikschaltungen 82 der Ebenensteuerungen 20 übertragen. Das Signal am Ausgang D der Logikschaltungen 82 wird sodann im Register 66 gespeichert und in die 16 RAM-Schaltkreise der zugeordneten Ebene des Feldes 16 eingeschrieben.
• Werden die in den Regelregistern 86 gespeicherten Bits so gewählt, daß jedes Ausgangsbit D0-D15 der Logikschaltungen 82 eine geeignete Kombination der Eingangsbits A0-A15, B0-B15 und C0-C15 ist, so erscheint das neue Bild gemäß Fig. 5D, nachdem alle Bilddaten im oben beschriebenen Sinne ausgelesen, modifiziert und neu geschrieben wurden. Ist Schwarz durch eine in allen Ebenen gespeicherte logische 1 repräsentiert, während Weiß durch eine in allen Ebenen gespeicherte logische 0 repräsentiert ist, so ist in diesem Beispiel die geeignete Kombinationsregel die "Majoritätsfunktion", worin der Anschluß D den Wert 1 besitzt, wenn zwei oder mehr zugehörige Eingänge A, B und C den Wert 1 annehmen. Diese Majoritätsfunktion wird realisiert, wenn im Regelregister ein Binärwert 11101000 gespeichert wird. Diese Näherung ermöglicht es, daß die gesamte Verarbeitung von Bildelementdaten während der Schreibzyklen auftritt, so daß zwischen den Lese- und Schreiboperationen zur Durchführung der Datenmanipulationen keine zusätzliche Anzeigesteuerungs-Betriebszeit erforderlich ist.
• Der erfindungsgemäße Bildpufferspeicher 10 ermöglicht also eine Auslesung und ein Einschreiben von Daten aus dem bzw. in das Speicherfeld 16 durch ein externes Steuersystem, wobei der Zugriff zum Feld in einer Anzahl von Betriebsarten möglich ist. Darüber hinaus ermöglichen die Logikschaltungen 82 in Verbindung mit den zugeordneten Datensteuerungsschaltungen 22 eine schnelle Verarbeitung von Bilddaten während Datenlese- oder Schreiboperationen.
• Vom beschriebenen und dargestellten Ausführungsbeispiel der Erfindung sind Änderungen und Modifikationen ohne Abweichung vom Erfindungsgedanken möglich. Beispielsweise ist durch Änderung der Anzahl der Ebenen des Feldes 16 in einfacher Weise eine Anpassung an sich von Bildelementen mit 8 Bit unterscheidenden Bildelementen möglich, wobei durch Verwendung von RAM-Schaltkreisen mit anderen Abmessungen und durch Einstellung der Datenbreite der verschiedenen Register, Multiplexer und anderer Komponenten auch eine andere RAM-Adressierung als eine Adressierung mit 16 Bit möglich ist.

Claims (7)

1. Bildpufferspeicher mit einer Vielzahl von Speicheranordnungen (RAM) und einer Schaltung (18) zur gleichzeitigen Adressierung von Speicheranordnungen (RAM), gekennzeichnet durch

eine Speichereinheit, in der der die Speicheranordnungen (RAM) derart in einem Feld angeordnet sind, daß jede Zeile der Speicheranordnungen (RAM) eine Speicherebene und jede Spalte von Speicheranordnungen (RAM) eine Gruppe von mehr Bit- Bildelementen repräsentiert, wobei die Gruppe einen Teil eines graphischen Bildes bildet,

und eine Ausbildung der Adresschaltung (18) mit einer Anordnung (34, 55, 56) zur gleichzeitigen Adressierung von Speicheranordnungen (RAM) einer ausgewählten Ebene und einer Anordnung (30, 53, 54) zur gleichzeitigen Adressierung von Speicheranordnungen (RAM) einer ausgewählten Gruppe.

2. Bildpuffer nach Anspruch 1, gekennzeichnet durch

einen Datenbus (14) zur Führung von Eingangs- und Ausgangsdaten zu der bzw. von der Speichereinheit; und

eine Vielzahl von Datensteuerungen (20), die jeweils auf den Datenbus (14) zugreifen und einen Datenspeicherzugriff (60) auf jede adressierte Speicheranordnung (RAM) einer entsprechenden Ebene aufweisen.

3. Bildpuffer nach Anspruch 2, in dem jede Datenregelung (20) durch folgende Merkmale gekennzeichnet ist:

eine Anordnung (64, 66, 70, 76-82) eines gesonderten Bits eines auf dem Datenbus (14) geführten Eingangsdatenwortes (DATA) zu jeder Speicheranordnung (RAM) der entsprechenden Ebene;

und eine Anordnung (64, 66, 70, 80, 82, 88, 90) zur Übertragung eines ausgewählten Bits des Eingangsdatenwortes (DATA) zu jeder Speicheranordnung (RAM) der entsprechenden Ebene.

4. Bildpuffer nach Anspruch 2, in dem jede Datensteuerung (20) durch folgende Merkmale gekennzeichnet ist:

eine Anordnung (60-68) zur Leitung eines durch jede aktuell adressierte Speicheranordnung (RAM) der entsprechenden Ebene gespeicherten Bits auf eine entsprechende Leitung des Datenbus (14); und

eine Anordnung (62-66, 72, 74) zur Leitung eines durch eine ausgewählte aktuell adressierte Speicheranordnung (RAM) der entsprechenden Ebene gespeicherten Bits auf eine ausgewählte Leitung des Datenbus (14).

5. Bildpuffer nach den Ansprüchen 2 bis 4, bei dem jede Datensteuerung (20) durch folgende Merkmale gekennzeichnet ist:

eine Anordnung (86) zur Speicherung eines Regeldatenwortes; und

eine Vielzahl von Multiplexern (96), die jeweils ein Bit des Regeldatenwortes als ein gesondertes Bit der Ausgangsdaten (D) auswählen, wobei das Regeldatenbit durch jeden Multiplexer (96) gemäß den Zuständen entsprechender Bits der Eingangsdaten (C) und gespeicherter Maskierungsdaten (A, B) ausgewählt wird.

6. Bildpuffer nach Anspruch 5, dadurch gekennzeichnet, daß das Regeldatenwort durch jede Datensteuerung (20) unabhängig so gespeichert wird, daß sich zu entsprechenden Speicheranordnungen (RAM) jeder Ebene übertragene Daten selektiv unterscheiden können.

7. Bildpuffer nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Maskierungsdaten durch jede Datensteuerung (20) unabhängig so gespeichert werden, daß zu den entsprechenden Speicheranordnungen (RAM) jeder Ebene durch jede Datensteuerung (20) übertragene Daten sich selektiv unterscheiden können.