DE3587750T2

DE3587750T2 - Peripheriegerät für Bildspeicher.

Info

Publication number: DE3587750T2
Application number: DE3587750T
Authority: DE
Inventors: Takeshi Katoh; Yoshiki Kobayashi; Hiroshi Takenaga
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-05
Filing date: 1985-09-05
Publication date: 1994-05-19
Anticipated expiration: 2005-09-06
Also published as: US4766431A; EP0176801A2; EP0176801B1; CA1237529A; DE3587750D1; EP0176801A3; KR900005297B1; JPS6162980A; KR860002872A

Description

Gebiet der Erfindung

Die Erfindung betrifft ein Gerät gemäß dem ersten Teil von Anspruch 1, wie ein Gerät mit einer Großintegrationsschaltung (LSI) zum Bilden eines Bild- und/oder Graphikverarbeitungssystems, spezieller ein Gerät, das dazu geeignet ist, weitverbreitet verwendete Standarddirektzugriffsspeicher zu nutzen.

Beschreibung des einschlägigen Standes der Technik

Bild- und/oder Graphikverarbeitungssysteme verwenden meistens dynamische Direktzugriffsspeicher (DRAM), die bemerkenswerte Fortschritte betreffend höherer Integrationsdichte erzielt haben, um der Nachfrage für Bildspeicher mit größerer Kapazität zu genügen. Das Folgende sind Haupterfordernisse für einen Bildspeicher:
(1) dazu in der Lage zu sein, Daten für die Anzeige auf einem Bildmonitor auszulesen, und
(2) den Zugriff eines Bild- und/oder Graphikprozessors (für Schreiben/Lesen) zu erlauben.
In der Regel ist die Speicherzykluszeit eines DRAM etwa 300 Nanosekunden. Wenn ein solcher DRAM als Bildspeicher verwendet wird, beträgt die Betriebsgeschwindigkeit des Bildspeichers etwa 3 Megapixel pro Sekunde. Andererseits beträgt die Anzeigegeschwindigkeit auf dem Bildmonitor 6 bis 100 Megapixel pro Sekunde. Daher werden mehrere DRAMs, in denen die Daten für Pixel abgespeichert sind, parallel betrieben, um mit dem Unterschied zwischen den Betriebsgeschwindigkeiten fertig zu werden. Zum Zweck dieses Parallelbetriebs der mehreren DRAMs ist herkömmlicherweise eine große Anzahl von Peripherieschaltungen erforderlich.
Als LSI für eine solche Bildspeicherperipherieschaltung ist eine Graphik-LSI, die eines von mehreren parallel verarbeiteten Pixeln spezifizieren kann und die Bilddaten des Pixels an einen externen Prozessor ausgeben oder sie in den Bildspeicher einschreiben kann, in dem Artikel mit dem Titel "Color-graphics controller chip set reduces part count, incorporates microcomputer" in Electronics, 19. April 1984, Seiten 166-168 beschrieben.
Jedoch verfügt die bekannte Bildspeicherperipherie-LSI nicht über die folgenden Funktionen:
(1) einen Halbbyte- oder Seitenmoduszugriff, wobei ein DRAM dazu in der Lage ist, mit hoher Geschwindigkeit zu arbeiten;
(2) eine Echtzeitdatenverarbeitung, bei der eine Verarbeitung von aus dem Bildspeicher ausgelesenen Daten, wie eine Dichtewandlung von Pixeldaten, eine Umrechnung zwischen Bildern, eine Faltungsoperation und dergleichen mit derselben Geschwindigkeit wie die Anzeige ausgeführt wird und ein verarbeiteter Datenwert erneut mit derselben Geschwindigkeit in den Bildspeicher eingeschrieben wird und/oder bei der ein durch eine Fernsehkamera aufgenommener Bilddatenwert mit hoher Geschwindigkeit in den Bildspeicher eingeschrieben wird (das erstere wird nachfolgend insbesondere als Rückmeldungsverarbeitung bezeichnet);
(3) ein Modifizierschreibvorgang, bei dem eine Modifizierverarbeitung, wie eine logische und/oder arithmetische Verarbeitung zwischen einem im Bildspeicher vorhandenen Bilddatenwert und einem erneut einzuschreibenden Bilddatenwert ausgeführt wird, und ein modifizierter Datenwert wieder in den Bildspeicher eingeschrieben wird;
(4) ein Blockschreibvorgang für Hochgeschwindigkeitsverarbeitung, bei dem die Bilddaten für mehrere Pixel parallel in den Bildspeicher eingeschrieben werden;
(5) eine Verarbeitung für einen beliebigen Bereich, bei der die Daten von Pixeln pixelweise verarbeitet werden können, ohne daß eine Abhängigkeit vom Parallel-Lese/Schreib-Vorgang für die Speicher im Fall einer Rückmeldungsverarbeitung oder einer Bewegung des Bildes (Rollen) besteht; und
(6) eine Verarbeitung für gleichmäßiges Rollen in Querrichtung bei der Bildanzeige.
Ein Anzeigecontroller, der Halbbytemoduszugriff gemäß der obigen Funktion (1) realisiert, ist in Electrical Design Views, Vol. 28, No. 4, Februar 1983, Seiten 231 bis 242, Boston, Massachusetts, USA; D. Wooten: "Nibble-mode technique simplifies complex RAM designs" offenbart. Dieses System weist den Nachteil auf, daß es nicht dazu in der Lage ist, eine externe CPU beim Ausführen komplexer Graphikfunktionen wie der obigen Funktionen (2) bis (6) zu unterstützen.
Ein weiteres Video-RAM-Steuergerät ist in EP-A-0 106 121 offenbart, von dem der Oberbegriff von Anspruch 1 ausgeht.
Dieses Gerät ist mit einer Schreibschaltung versehen, die es einem externen Prozessor erlaubt, in den Speicherort jedes einzelnen Pixels oder einer zusammenhängenden Gruppe von Pixeln innerhalb eines Bytes einzuschreiben. Diese bekannte Schaltung eignet sich zum Einstellen einzelner Pixel im dargestellten Bild oder zum Laden eines Bilds mit einzelpunktorientierter Wiedergabe in den Video-RAM. Dieses System gibt jedoch keine Einrichtung zum Modifizieren eines bereits im Video-RAM existierenden Bildes an. Modifizierungen des Bildes, wie z. B. ein Bewegen, Rollen, Verdrehen, erfordern umfangreiche Berechnungen durch den Prozessor. Um ein gleichmäßiges Rollen zu erzielen, muß der externe Prozessor das Bild wiederholt um ein Pixel verschieben und das verschobene Bild in den Video-RAM einschreiben.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der Erfindung, ein Peripheriegerät für ein Bild- und/oder Graphikverarbeitungssystem anzugeben, das einen externen Prozessor während komplexer Graphikoperationen unterstützt, insbesondere bei gleichmäßigem Rollen in Querrichtung des Bildes.
Diese Aufgabe wird durch die in Anspruch 1 gekennzeichnete Erfindung gelöst. Bevorzugte Ausführungsbeispiele sind in den Unteransprüchen dargelegt.
Das Peripheriegerät für Bildspeicher gemäß bevorzugten Ausführungsbeispielen der Erfindung unterstützt parallelen Zugriff für n Pixel im Direktzugriffsspeicher, unabhängig davon, ob dies im Seitenmodus oder Halbbytemodus erfolgt, bewirkt eine Datenverarbeitung, die zu gleichzeitiger Verarbeitung der Bilddaten von n·m Pixeln (m: Anzahl von Wiederholungen pro Zugriffsoperation) führt, und ist mit einer Verschiebefunktion für die gelesenen/geschriebenen Bilddaten versehen, um es zu ermöglichen, eine vorgegebene Verarbeitung mit Bilddaten auszuführen, die in einem beliebigen Bereich innerhalb des Bildspeichers vorliegen. Ferner sind diese Verarbeitungsfunktionen in einer Steuereinheit abgelegt, die im Peripheriegerät vorhanden ist, um einen programmierbaren Wechsel zu erzielen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt eine Ansicht des Gesamtaufbaus eines Bild- und/oder Graphikverarbeitungssystems, auf das die Erfindung angewandt wird;
Fig. 2 zeigt die Organisation eines dynamischen Direktzugriffsspeichers als Bilddatenspeicher, wie er in dem in Fig. 1 dargestellten Verarbeitungssystem verwendet wird;
Fig. 3 ist eine Darstellung für den Aufbau eines Peripheriegeräts gemäß einem Ausführungsbeispiel der Erfindung;
Fig. 4 ist ein Zeitablaufdiagramm zum Erläutern einer Lese/ Schreib-Operation für den in Fig. 2 dargestellten dynamischen Direktzugriffsspeicher;
Fig. 5 ist ein schematisches Diagramm zum Erläutern dreier Modi für die Schreiboperation durch das in Fig. 3 dargestellte Peripheriegerät;
Fig. 6 ist ein Blockdiagramm einer Steuereinheit des in Fig. 3 dargestellten Peripheriegeräts;
Fig. 7 ist ein Blockdiagramm, das eine Lesedatenverarbeitungseinheit und eine Schreibdatenverarbeitungseinheit des in Fig. 3 dargestellten Peripheriegeräts zeigt;
Fig. 8 ist ein Blockdiagramm einer Rückmeldungsdatenverarbeitungseinheit des in Fig. 3 dargestellten Peripheriegeräts;
Fig. 9 ist ein Blockdiagramm einer Anzeigedatenverarbeitungseinheit des in Fig. 3 dargestellten Peripherigeräts;
Fig. 10 ist eine schematische Darstellung zum Erläutern einer Verschiebeoperation in der in Fig. 9 dargestellten Anzeigedatenverarbeitungseinheit; und
Fig. 11 ist eine schematische Darstellung zum Erläutern einer Rückmeldungsschreiboperation für den Bildspeicher durch die in Fig. 8 dargestellte Rückmeldungsdatenverarbeitungseinheit.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Nachfolgend wird eine Peripherie-LSI für einen Bildspeicher gemäß einem bevorzugten Ausführungsbeispiel der Erfindung unter Bezugnahme auf beigefügte Zeichnungen beschrieben.

1. Überblick über das System

Gemäß Fig. 1 weist ein Bild- und/oder Graphiksystem einen Bildprozessor 2 für Bild- und/oder Graphikverarbeitung, einen Bildspeicher 4 und einen Anzeigemonitor 10 auf. Der Bildspeicher 4 weist einen DRAM 6 und dessen Peripherie-LSI 8 auf. Die letztere, auf die die Erfindung angewandt wird, wird nachfolgend als Rasterspeicheradapter (RMA) bezeichnet. Die folgende Beschreibung handelt vom Bildspeicher 4, der aus dem DRAM 6 mit einer Dateneinheit von 4 Bits pro Pixel, wobei auf 4 Pixel parallel zugegriffen werden kann, und dem RAM 8 besteht, der den DRAM 6 unterstützt.
Der Bildprozessor 2 führt eine Graphikverarbeitung aus, wie für das Darstellen von geraden Linien, Kreisen, Zeichen und dergleichen, sowie eine Bildverarbeitung, wie eine Bewegung, Verdrehung, Vergrößerung, Glättung, Konturhervorhebung, schnelle Fouriertransformation (FFT) und dergleichen für das Bild. Der Bildprozessor 2 kann durch einen Mikrocomputer gebildet sein, solange er in bezug auf den Bildspeicher 4 Lese- und Schreibvorgänge ausführen kann. Wenn ein höheres Leistungsvermögen erforderlich ist, kann er aus einem Prozessor mit speziellem Aufbau bestehen. In dieser Beschreibung werden Einzelheiten zum Bildprozessor 2 weggelassen.

2. Dynamischer Direktzugriffsspeicher (DRAM)

Wie in Fig. 2 dargestellt, besteht eine DRAM-Anordnung aus vier Blöcken von DRAMs 60 bis 63, von denen jeder mit vier Speichereinheiten, d. h. Chips oder Modulen, organisiert ist. Demgemäß besteht ein aus einem DRAM-Block ausgelesener Datenwert, d. h. der Datenwert für ein Pixel, aus einem Vier-Bit-Signal. Der DRAM-Block weist einen Adreßsignalanschluß ADR, zwei Abtastsignalanschlüsse, d. h. einen für ein Zeilenadreßabtastsignal RAS und einen anderen für ein Spaltenadressenabtastsignal CAS, einen Schreibsignalanschluß WRT und einen Datenanschluß DIN/OUT auf. Die hierbei zum Kennzeichnen der Anschlüsse bezeichneten Zeichen bedeuten in der folgenden Beschreibung auch Signale, die an die entsprechenden Anschlüsse gelegt werden oder von diesen ausgegeben werden.
Die Signale ADR, RAS, CAS und WRT werden alle vom Bildprozessor 2 ausgegeben, und die Anschlüsse DIN/OUT der DRAM- Blöcke 60 bis 63 sind mit jeweiligen Bussen MDATA0, 1, 2 und 3 verbunden, über die der Datenverkehr zwischen dem DRAM 6 und dem RAM 8 ausgeführt wird. Es ist hier anzumerken, daß das Signal WRT vom Bildprozessor 2 über einen Anschluß von NAND-Gattern 601 bis 631 mit zwei Eingängen an die DRAM- Blöcke gegeben wird. Der andere Eingangsanschluß der NAND- Gatter wird mit Schreibaktiviersignalen WE 0, 1, 2 bzw. 3 versorgt, die vom RMA 8 geliefert werden und daher in Verbindung hiermit später im einzelnen erläutert werden. Demgemäß wird der DRAM-Block, auf den zugegriffen werden kann, durch WE 0, 1, 2 oder 3 ausgewählt.
Ferner bestimmt das Signal WRT den Zugriffmodus auf die DRAM-Blöcke. Genauer gesagt, ist das Signal WRT ein Binärsignal, und wenn dieses Signal WRT in einem von zwei Zuständen gehalten wird, wird der Zugriff auf den DRAM 6 ein Lesebetriebsmodus, so daß der an einem Ort des DRAM 6 abgespeicherte Datenwert, wie er durch das Signal ARD spezifiziert wird, über den Bus MDATA 0, 1, 2 oder 3 an den RMA 8 ausgelesen wird. Die zeitliche Steuerung des Auslesens des Datenwertes wird durch die Signale RAS und CAS bestimmt. Wenn sich das Signal WRT dagegen im anderen Zustand befindet, ist der Zugriff auf den DRAM 6 ein Schreibbetriebsmodus. In diesem Zugriffsmodus wird der über den Bus MDATA 0, 1, 2 oder 3 gesendete Datenwert in den durch das Signal WE 0, 1, 2 oder 3 ausgewählten DRAM 6 an einer durch das Signal ADR spezifizierten Stelle eingeschrieben.
Wie es aus der in Fig. 2 dargestellten Speicherorganisation und der obigen Beschreibung erkennbar ist, ist der bei diesem Ausführungsbeispiel verwendete DRAM 6 ein standardisierter. Daher wird eine weitere Beschreibung zum DRAM weggelassen.

3. Rasterspeicheradapter (RMA: Peripher-LSI)

Wie es bereits beschrieben wurde, unterstützt der RAM 8 vier DRAM-Blöcke 60 bis 63, und er besteht aus einer 48-Pin-LSI mit 45 Signalleitungen, die in der Signalleitungstabelle gemäß Tabelle 1 aufgelistet sind. Wie es in Fig. 3 dargestellt ist, weist der RMA 8 eine Steuereinheit 80, eine Lesedatenverarbeitungseinheit 82, eine Schreibdatenverarbeitungseinheit 84, eine Rückmeldungsdatenverarbeitungseinheit 86, eine Anzeigedatenverarbeitungseinheit 88 und Eingangspuffer 900 bis 908 sowie Ausgangspuffer 920 bis 925 auf. Ferner sind ein Lesedatenbus 100 und ein Schreibdatenbus 102 im RAM 8 vorhanden, um Daten in den DRAM 6 einzuschreiben oder aus ihm auszulesen, wobei jeder Datenwert eine Datenbreite von 4 Bits/Pixel·4 Pixel aufweist.
Auf dem Anzeigemonitor 10 wird eine Anzeige auf die folgende Weise bewirkt. Ein aus dem DRAM 6 ausgelesener Bilddatenwert wird über die Busse MDATA 0 bis 3, die Eingangspuffer 900 bis 903 und den internen Lesedatenbus 100 in die Anzeigedatenverarbeitungseinheit 88 übernommen, wo er für jedes Pixel in einen seriellen Wert umgewandelt wird und dann über den Ausgangspuffer 925 als Anzeigebilddatenwert DDATA an den Anzeigemonitor 10 gesendet wird.
Dieser Anzeigebilddatenwert DDATA wird auch auf den Bildprozessor 2 rückgekoppelt, in dem eine Verarbeitung wie eine Dichtewandlung und eine Berechnung zwischen Bildern ausgeführt wird, wobei der verarbeitete Datenwert wieder in den Bildspeicher 4 eingeschrieben werden kann. Dies ist die bereits beschriebene Rückmeldungsdatenverarbeitung. Demgemäß ist es auch möglich, daß die Berechnung zwischen einem von einer (nichtdargestellten) Fernsehkamera aufgenommenen Bilddatenwert und dem aus dem Bildspeicher 4 ausgelesenen Bilddatenwert ausgeführt wird und der berechnete Datenwert in den Bildspeicher 4 eingeschrieben wird. Diese Verarbeitung wird dadurch ausgeführt, daß der Rückmeldungsbilddatenwert über einen Bus IDATA und den Eingangspuffer 904 in die Rückmeldungsdatenverarbeitungseinheit 86 übernommen wird und über den internen Schreibdatenbus 102, die Ausgangspuffer 920 bis 923 und den Bus MDATA 0, 1, 2 oder 3 in den DRAM 6 eingeschrieben wird. Tabelle 1 Signalleitungstabelle
Bezugszeichen der Signalleitung Anzahl von Leitungen Signal, das von der Signalleitung/den Leitungen übertragen wird
MDATA 0 bis 3 16 Bilddaten, die mit dem DRAM 6 ausgetauscht werden DDATA 4 Bilddaten zur Anzeige auf dem Monitor 10
IDATA 4 Bilddaten, die mit dem Bildprozessor 2 ausgetauscht werden
CDATA 4 Steuerdaten, die vom Bildprozessor 2 bereitgestellt werden
WE 0 bis 3 4 Schreibaktiviersignal an den DRAM 6
RAS 1 Signale, die von den Signa- CAS 1 len RAS, CAS und WRT zum WRT 1 DRAM 6 abzweigen BADR 2 Adreßsignal, das einen von vier DRAM-Blöcken spezifiziert (Blockadresse)
AMOD 1 Signal, das einen Betriebsmodus für den Zugriff auf den DRAM 6 anzeigt
STB 1 Abtastsignal für verschiedene interne Steuerregister der Steuereinheit 80
RS/DS 1 Signal, das in ein Registernummerregister der Steuereinheit 80 einzuschreibende Daten repräsentiert
RESET 1 Signal, das verschiedene interne Steuerregister der Steuereinheit 80 initialisiert
FDEN 1 Signal, das anzeigt, daß Rückmeldungsbilddaten wirksam sind
VCLK 1 Taktsignal für die Anzeige und für Rückmeldungsoperationen
DDLD 1 Signal zum Laden eines Datenwertes in ein Anzeigeschieberegister der Anzeidatenverarbeitungseinheit 88
FDLD 1 Signal zum Laden eines Datenwertes in eine Auffang- Flipflopeinrichtung der Rückmeldungsdatenverarbeitungseinheit 86
insgesamt 45
(Hinweis: ein Bezugszeichen, das zum Repräsentieren einer Signalleitung verwendet wird, wird auch zum Anzeigen des auf der Signalleitung oder den -leitungen geführten Signals verwendet).

3.1 Eingabe/Ausgabe-Operation zwischen dem Bildprozessor 2 und dem Bildspeicher 4

Eine Leseoperation betreffend den Bildprozessor 2, die einen Datenwert aus dem Bildspeicher 4 ausliest, wird wie folgt ausgeführt. Genauer gesagt, wird gemäß Fig. 3 der Bilddatenwert für ein Pixel, wie er aus den DRAM-Blöcken 60 bis 63 ausgelesen wird, abhängig vom Blockadreßsignal BADR, das eines der gleichzeitig oder parallel ausgelesenen vier Pixel repräsentiert, in der Lesedatenverarbeitungseinheit 82 ausgewählt und über den Ausgangspuffer 924 und den Bus IDATA an den Bildprozessor 2 übertragen. Durch die Schreibdatenverarbeitungseinheit 84 wird eine Schreiboperation ausgeführt, die den Bilddatenwert aus dem Bildprozessor 2 über den Bus IDATA und den Eingangspuffer 904 übernimmt, den übernommenen Bilddatenwert auf vorgegebene Weise verarbeitet und den verarbeiteten Datenwert über den internen Schreibdatenbus 102, die Ausgangspuffer 920 bis 923 und den Bus MDATA 0, 1, 2 oder 3 in den DRAM 6 schreibt.
Der Zugriffsmodus für den Bildspeicher 4 wird durch ein Zugriffsmodussignal AMOD an den RMA 6 bestimmt, und dessen Zeitsteuerung wird durch RAS, CAS und WRT festgelegt. Die zeitliche Steuerung ist daher dieselbe wie bei einem Standard-DRAM.
Der DRAM 6 kann in einem Hochgeschwindigkeitszugriffsmodus betrieben werden. Der Seitenmoduszugriff oder der Halbbytemoduszugriff kann maximal durch den RMA 8 gemäß diesem Ausführungsbeispiel vervierfacht werden, wie im Zeitablaufdiagramm von Fig. 4 dargestellt. Jedoch können auch ein gewöhnlicher einzelner Zugriff oder, falls erforderlich, ein Doppel- oder ein Dreifachzugriff ausgeführt werden.
Bei der Schreiboperation wird ein beliebiger der vier DRAM- Blöcke 60 bis 63 durch das Schreibaktiviersignal WE 0, 1, 2 oder 3 ausgewählt, und die Schreiboperation kann für den ausgewählten DRAM-Block vorgenommen werden. Diese Operation ist sowohl für den Seitenmodus als auch für den Halbbytemodus gültig. Zum Zweck dieser selektiven Schreiboperation sind, wie dies in Fig. 2 dargestellt ist, vor dem Anschluß WRT jedes DRAM-Blocks die NAND-Gatter 601, 611, 621, 631 vorhanden, die das Anlegen des Signals WRT vom Bildprozessor 2 an die DRAM-Blöcke 60, 61, 62 oder 63 abhängig vom Signal WE 0, 1, 2 oder 3 zulassen.
Gemäß erneuter Bezugnahme auf Fig. 3 wird das Ausgangssignal der Ausgangspuffer 920 bis 923 an den Bus MDATA 0, 1, 2 und 3 durch die Signale SW 0 bis 3 freigegeben oder gesperrt, die synchron jeweils mit den Signalen WE 0 bis 3 ausgegeben werden. Wenn die Ausgabe gesperrt wird, wird der gesperrte Ausgangspuffer 920, 921, 922 oder 923 im Zustand mit hoher Impedanz gehalten.
Die Zugriffsoperationen auf den Bildspeicher 4 sind insgesamt in Tabelle 2 aufgelistet. Wie es aus dieser Tabelle erkennbar ist, können dann, wenn das Zugriffsmodussignal AMOD "0" ist, die Leseoperation für die Anzeige und die Schreiboperation für die Rückmeldungsverarbeitung ausgeführt werden. Zu diesem Zeitpunkt hält der Ausgangspuffer 924 den Bus IDATA immer im Zustand mit hoher Impedanz, vom RMA 8 aus gesehen. Dagegen wird der Bus IDATA, vom Bildprozessor 2 aus gesehen, im Zustand mit niedriger Impedanz gehalten. Demgemäß kann der Rückmeldungsbilddatenwert vom Bildprozessor 2 über den Bus IDATA und den Eingangspuffer 904 in den RMA 8 übertragen werden und vom RMA 8 ohne Unterbrechung mit derselben Geschwindigkeit, wie sie der Anzeigegeschwindigkeit für den Datenwert DDATA entspricht, in den DRAM 6 eingeschrieben werden.
Die gemeinsame Benutzung des Busses IDATA zur Ausgabe aus dem und zur Eingabe in den RMA 8, wie oben angegeben, zielt darauf hin, die Anzahl erforderlicher Pins des LSI-Chips als RMA 8 zu verringern. Wenn die Anzahl von Pins vergrößert werden soll oder kann, ist ein Schreibdatensignalpin für die Rückmeldung unabhängig von dem für den Bus IDATA vorhanden, wobei eine solche Anordnung vielseitiger ist. Anders gesagt, kann dann, wenn nur eine zeitliche Steuerung zulässig ist, die gewöhnliche Lese/Schreib-Operation des Bildprozessors 2 selbst während der Rückmeldungsverarbeitung ausgeführt werden. Tabelle 2 Zugriffsmodi des Bildspeichers
Wert von AMOD Zugriffsmodus Operation
0 Leseoperation zur Anzeige zum Eingeben von Daten in die Anzeige-Datenlese-Schieberegister der Anzeigedatenverarbeitungseineinheit 88 und zum Überführen des Busses IDATA in den Zustand mit hoher Impedanz (in dem der Rückmeldungsbilddatenwert vom Bildprozessor 2 über den Bus IDATA in den RAM 8 eingegeben werden kann)
0 Schreiboperation für Rückmeldungsverarbeitung zum Einschreiben von Daten für 4 Pixel, die in einer Auffang-Flipflopeinrichtung der Rückmeldungsdatenverarbeitungseinheit 86 zwischengespeichert sind in den DRAM 6, wobei jedoch der Datenwert für ein Pixel nicht durch das Signal WE 0, 1, 2 oder 3 eingeschrieben wird, wenn FDEN=0 ist. Zu diesem Zeitpunkt kann der Bus IDATA mit den Rückmeldungsbilddaten betrieben werden.
1 Leseoperation vom DRAM in den Bildprozessor zum Ausgeben von Daten für ein Pixel, wie es durch das Signal BADR unter den aus dem DRAM 6 auf den Bus IDATA ausgelesenen vier Pixeln spezifiziert wird. (Wenn CDATA=1 ist, werden die Datenwerte für 4 Pixel in ein Modifizierregister eingeschrieben, und wenn CDATA=2 ist, werden sie in ein Kopierregister der Schreibdatenverarbeitungseinheit 84 eingeschrieben).
1 Schreiboperation vom Bildspeicher in den DRAM zum Einschreiben von Daten in den DRAM 6 abhängig vom Signal WMOD (die Daten können für 4 Pixel parallel geschrieben werden, und sie können auch für ein Pixel abhängig von den Signalen WE 0 bis 3 geschrieben werden); siehe Fig. 5.

3.2 Lese/Schreib-Operation

Gewöhnliche Lese/Schreib-Operationen können vorgenommen werden, wenn das Zugriffsmodussignal AMOD "1" ist, wie es aus Tabelle 2 ersichtlich ist. Im Fall einer Leseoperation wird der Datenwert für das durch das Blockadreßsignal BADR spezifizierte Pixel über den Bus IDATA an den Bildprozessor 2 ausgegeben. Wenn der Steuerdatenwert CDATA zu diesem Zeitpunkt "1" ist, werden die Daten für alle ausgelesenen Pixel zur Modifizierung in ein Lesedatenregister (d. h. das Modifizierregister) in der Schreibdatenverarbeitungseinheit 84 eingeschrieben, und wenn er "2" ist, werden die Daten in das Lesedatenregister für einen Kopiervorgang (d. h. das Kopierregister) der Schreibdatenverarbeitungseinheit 84 eingeschrieben. Es sind dies die Daten, die beim nächsten Mal für den Schreibvorgang verwendet werden.
Es existieren drei Arten von Schreibvorgängen abhängig vom Inhalt eines Schreibmodusregisters WMOD, das eines der Steuerregister in der Steuereinheit 80 ist, und es sind sowohl der Seiten- als auch der Halbbytemodusvorgang für jede dieser Schreiboperationen möglich. Sie sind in den Fig. 5a bis 5c dargestellt und werden nachfolgend beschrieben:

(a) Einfachmodus-Schreiboperation:

Der Datenwert IDATA wird modifiziert und in den durch die Signale ADR und BADR spezifizierten Speicherort des Bildspeichers 4 eingeschrieben. Dieser Speicherort entspricht einer Speicherzelle der DRAM-Blöcke 60 bis 63, d. h. einem Pixel. Die Modifizierung wird so ausgeführt, daß der Datenwert IDATA und der vorab zur Modifizierung ausgelesene Datenwert in einer Modifizier-ALU der Schreibdatenverarbeitungseinheit 84 abhängig von einem Signal vom Steuerregister MFUN der Steuereinheit 80 berechnet werden.

(b) Blockmodus-Schreiboperation:

Der Datenwert IDATA wird in der Modifizier-ALU modifiziert und für alle vier Pixel geschrieben. Jedoch können die zu schreibenden Pixel durch das Signal CDATA spezifiziert werden.

(c) Kopiermodus-Schreiboperation:

Der Begriff "Kopieren" bedeutet hier, daß ein in einem beliebigen Bereich des Bildspeichers 4 abgespeicherter Bilddatenwert in einen anderen Bereich übertragen wird. Für diesen Kopiervorgang wird der Bilddatenwert vorab in das Kopierregister der Schreibdatenverarbeitungseinheit 84 ausgelesen, und nachdem er um eine vorgegebene Zahl (drei Pixel in Fig. 5c) verschoben wurde, wird der Datenwert in einen anderen Bereich für die vier Pixel geschrieben. Auch in diesem Fall kann der geschriebene Datenwert in der Modifizier-ALU abhängig vom Signal vom Steuerregister MFUN modifiziert werden.
Das Leistungsvermögen des Bildspeichers 4 kann dadurch maximiert werden, daß die Seite/Halbbyte-Modusvorgänge des DRAM 6 mit den Blockmodus- und Kopiermodus-Schreibvorgängen kombiniert werden.

3.3 Steuereinheit 80

Nachfolgend wird eine detaillierte Beschreibung für jede Einheit des RMA 8 gegeben. Unter Bezugnahme auf Fig. 6 wird zuerst die Steuereinheit 80 erläutert. Die Steuereinheit 80 weist eine Gruppe von Steuerregistern 802, einen Controller 804, ein Registernummernregister 806, einen Controller 808, eine Auswähleinrichtung 810, einen Decoder 812, NAND-Gatter 814 und einen Zugriffscontroller 816 auf.
Die Gruppe der Steuerregister 802 wird durch sieben 4-Bit- Register gebildet. Diese Register 802 werden unter Steuerung durch den Controller 804 mit dem Signal CDATA vom Bildprozessor 2 versorgt, und sie werden durch das Signal RESET initialisiert. Die Funktionen und Betriebsvorgänge der hauptsächlichen dieser Register 802 sind die folgenden.

(1) Register WMOD (Register Nr. 0)

Dieses Register spezifiziert den Modus für die Schreiboperation für den Bildspeicher 4, worauf bereits Bezug genommen wurde. Die Beziehung zwischen dem Inhalt dieses Registers (nachfolgend als Wert von WMOD bezeichnet) und dem Modus der Schreiboperation ist die folgende:
Wert von WMOD Modus der Schreiboperation
0 Einfachmodus
1 Blockmodus
2 Kopiermodus

(2) Register MFUN (Register Nr. 1)

Dieses Register spezifiziert den Modifiziermodus in der Schreibdatenverarbeitungseinheit 84. Der Modus für die Modifizierung zwischen zwei Signalen, z. B. f und g, wird wie folgt abhängig vom Inhalt dieser Register bestimmt (nachfolgend als Wert von MFUN bezeichnet):
Wert von MFUN Modifiziermodus
0 f (keine Modifizierung)
1 f UND g
2 f ODER g
3 f AUSSCHLIESSLICH-ODER g
4 f AUSSCHLIESSLICH-NOR g
5 g (keine Modifizierung)
6 NICHT f
7 NICHT g
8 f+g
9 max (f, g)
10 min (f, g)

(3) Register CN/DN (Register Nr. 2)

Das Register CN/DN ist ein solches, das den Zugriffsmodus bei Kopier- und Anzeigeoperationen spezifiziert. Dieses Register kann als Inhalt einen Wert von "1" bis "4" einnehmen. Der Wert wird nachfolgend als CN/DN-Wert bezeichnet. Wenn der CN/DN-Wert "1" ist, ist der Zugriff ein solcher des gewöhnlichen Modus. Dieser Wert muß auf "1" gesetzt sein, wenn ein statischer RAM verwendet wird. Wenn der CN/DN-Wert nicht "1" ist, ist der Zugriff ein solcher entweder des Seiten- oder des Halbbytemodus, und der Wiederholzyklus innerhalb eines Zugriffs wird durch den Wert desselben festgelegt. Der CN/DN-Wert ist für Zylinderverschiebung bei Kopier- und Anzeigeverarbeitungen erforderlich. Obwohl dies automatisch festgestellt und durch die Abtastsignale RAS und CAS gesteuert werden kann, wie in Fig. 4 dargestellt, wird er bei diesem Ausführungsbeispiel zum Zweck der Vereinfachung von außen eingestellt.
Die verbleibenden Register, d. h. die Register DSFT, VSFT, FSFT und CSFT mit den Registernummern 3, 4, 5 bzw. 6 spezifizieren die Anzahl von Verschiebestufen bei den Verarbeitungen für die Anzeige, die Rückmeldungsdateneingabe, das Rückmeldungsschreiben und das Kopieren, auf was unter Bezugnahme auf die Datenverarbeitung, zu der diese Register gehören, detaillierter Bezug genommen wird.
Die Gruppe dieser Steuerregister 802 wird durch den Controller 804 gesteuert, der die Signale STB und RS/DS empfängt, und steuert, ob das Signal CDATA für vier Bits in das Registernummernregister 806 oder eines der Steuerregister 802 eingeschrieben wird, wie es durch das Registernummernregister 806 spezifiziert wird. Genauer gesagt, wird, wenn das Signal RS/DS "0" ist, die vom Signal CDATA angezeigte Registernummer synchron mit dem Signal STB in das Registernummernregister 806 eingeschrieben. Wenn das Signal RS/DS "1" ist, wird das Signal CDATA in dasjenige der Steuerregister 802 eingeschrieben, das durch den Inhalt des Registernummernregisters 806 spezifiziert wird. Die Information der Steuerregister 806 wird über einen internen Steuerbus CBI an die erforderlichen Abschnitte des RMA 8 geliefert.
Steuerung der Schreibaktiviersignale WE 0 bis 3 erfolgt auf die folgende Weise. Der Controller 808 empfängt die Signale AMOD und WMOD und sorgt dafür, daß die Auswahleinrichtung 810 eines von drei Eingangssignalen abhängig von einer Kombination des Wertes der Signale AMOD und WMOD auswählt. Die drei Eingangssignale der Auswahleinrichtung 810 sind das vom Decoder 812 decodierte Signal BADR, ein über den Schreibdatenbus 102 zugeführtes Rückmeldungsdaten-Schreibaktiviersignal FDEN und das Signal CDATA. Das ausgewählte Signal wird von der Auswahleinrichtung 810 als Signal WE 0 bis 3 ausgegeben. Die Bedingung für die Auswahl ist die folgende.

(a) AMOD = 0 und WMOD wird nicht berücksichtigt

In diesem Fall ist die Operation die Rückmeldungsschreiboperation, und die von der Rückmeldungsdatenverarbeitungseinheit 86 ausgegebenen Signale FDEN werden ausgewählt.

(b) AMOD = 1 und WMOD = 0

Die Operation ist Einfachmoduszugriff vom Bildprozessor 2. In diesem Fall wird das Signal BADR vom Decoder 812 decodiert und durch die Auswahleinrichtung 810 ausgewählt. Demgemäß ist es zulässig, den Datenwert für nur ein Pixel zu schreiben.

(c) AMOD = 1 und WMOD = 1 oder 2

Die Operation ist die Blockmodus- oder Kopiermodusschreiboperation, und das Signal CDATA wird ausgewählt. Daher kann durch den Bildprozessor 2 beliebig festgelegt werden, welche Pixel zu schreiben sind. Das Signal CDATA kann abhängig vom Zeitablaufdiagramm von Fig. 4 zum Zeitpunkt des Zugriffs im Seiten- oder im Halbbytemodus gesteuert werden.
Um die Busse MDATA 0 bis 3 zu steuern, die zwischen die DRAM-Blöcke 60 bis 63 und den MRA 8 geschaltet sind, werden Steuersignale CW 0 bis 3 von vier NAND-Gattern 814 (nur zwei Gatter sind in der Zeichnung dargestellt) mit zwei Eingängen geliefert und über eine Leitung CW an die Ausgangspuffer 920 bis 923 übertragen. Ein Eingangssignal jedes der NAND-Gatter 814 ist das vom Bildprozessor 2 über den Zugriffscontroller 816 gelieferte Signal WRT, und das andere Eingangssignal ist eines der Signale WE O bis 3. Es wird angemerkt, daß die Signale WE 0 bis 3 jeweils den Signalen CW 0 bis 3 entsprechen. Demgemäß kann nur derjenige Ausgangspuffer 920, 921, 922 oder 923, der auf den DRAM-Block 60, 61, 62, oder 63 Bezug nimmt, wie er durch das Signal WE 0, 1, 2 oder 3 ausgewählt ist, Daten über MDATA 0, 1, 2 oder 3 an den ausgewählten DRAM-Block übergeben.
Zum Zweck anderer Steuervorgänge erzeugt der Zugriffscontroller 816 die folgenden Signale abhängig von den Signalen AMOD, RAS, CAS, WRT und CDATA:

(1) MRSTB

Ein Abtastsignal, das durch die Vorderflanke von CAS bei der Bedingung AMOD = "1", WRT = "0" und CDATA = "1" erzeugt wird und das die gelesenen Daten in ein Modifizierregister der Schreibdatenverarbeitungseinheit 84 einschreibt.

(2) CRSTB

Ein Abtastsignal, das von der Vorderflanke von CAS bei der Bedingung AMOD = "1", WRT = "0" und CDATA = "2" erzeugt wird und den gelesenen Datenwert in Kopierregister der Schreibdatenverarbeitungseinheit 84 eingibt.

(3) DSTB

Ein Abtastsignal, das von der Vorderflanke von CAS unter der Bedingung AMOD = "0" und WRT = "0" erzeugt wird und das den gelesenen Datenwert in ein Anzeigedatenregister in der Anzeigedatenverarbeitungseinheit 88 einträgt.

(4) FSTB

Ein Abtastsignal für ein Rückmeldungsschreibschieberegister in der Rückmeldungsdatenverarbeitungseinheit 86, das von der Vorderflanke von CAS bei der Bedingung AMOD = "0" und WRT = "1" erzeugt wird.

(5) FWDSEL

Ein Signal zum Auswählen eines in das Rückmeldungsschreibschieberegister einzuschreibenden Auswahldatenwerts, der durch das obige Signal FSTB eingeschrieben wird, wobei Rücksetzung durch die abfallende Flanke von RAS erfolgt; und

(6) IPREN

Ein Signal, das bei der Bedingung AMOD = "1", WRT = "0" und CAS = "0" erzeugt wird und den Datenwert von der Lesedatenverarbeitungseinheit 82 als Datenwert IDATA an den Bildprozessor 2 ausgibt.
Diese Signale werden über einen internen Steuerbus CB 2 an den erforderlichen Abschnitt im RMA 8 übertragen.

3.4 Lese- und Schreibdatenverarbeitungseinheiten 82 und 84

Wie in Fig. 7 dargestellt, wählt die Lesedatenverarbeitungseinheit 82 den Datenwert für ein Pixel, wie es durch das Signal BADR unter den Daten für vier Pixel auf dem Lesedatenbus 100 spezifiziert wird, durch eine Auswahleinrichtung 822 aus und erzeugt den Datenwert. Dieser Ausgangsdatenwert wird über den Ausgangspuffer 924, der vom Signal IPREN gesteuert wird an den Bus IDATA ausgegeben.
Die Schreibdatenverarbeitungseinheit 84 besteht aus einem Lesedatenregister 824 zum Modifizieren (Modifizierregister), einem Lesedatenregister 844, einem Datenregister 846 für Kopiervorgänge (Kopierregister), einem Zylinderschieberegister 848, einer Auswahleinrichtung 850 und einer modifizierenden, arithmetisch logischen Einheit (Modifizier-ALU) 852.
Der auf den Lesedatenbus 100 ausgelesene Datenwert wird durch das Signal MRSTB in das Modifizierregister 842 übernommen. Die Modifizier-ALU 852 berechnet den Datenwert g aus dem Modifizierregister 842 und dem Ausgangsdatenwert f der Auswahleinrichtung 850 abhängig vom Befehl des Signals MFUN, und sie erzeugt das Ergebnis für den Schreibdatenbus 102, wenn das Signal AMOD "1" ist.
Wenn sich die Schreiboperation nicht im Kopiermodus befindet, d. h., wenn WMOD "0" oder "1" ist, wählt die Auswahleinrichtung 850 das Signal IDATA aus. Im Kopiermodus wählt die Auswahleinrichtung 850 jedoch das Verschiebeergebnis des Inhalts der Kopierregister 844, 846 aus, das durch das Zylinderschieberegister 848 abhängig vom Signal CSFT verschoben wird. Die Kopierregister 844, 846 werden durch das Signal CRSTB getriggert, und sie müssen, wie dies in Fig. 5c dargestellt ist, den gelesenen Datenwert für zwei Operationen halten. Zu diesem Zweck sind zwei Register vorhanden, so daß ein neu ausgelesener Datenwert in das Register 844 eingeschrieben wird und der beim vorigen Mal ausgelesene alte Datenwert in das Register 846 übertragen wird. Das Zylinderschieberegister 848 verschiebt diese zwei ausgelesenen Daten um eine beliebige Anzahl von Pixeln und wählt, wie dies in Fig. 5c dargestellt ist, die Daten für vier Pixel aus, um sie an die Auswahleinrichtung Ü50 zu liefern. Der Seiten- oder Halbbyte-Moduszugriffvorgang wird hierbei durch das Signal CN gesteuert, da jedoch diese Steuerung dieselbe wie die Steuerung in der Anzeigeverarbeitungseinheit 88 ist, wird hierzu eine detaillierte Beschreibung weggelassen.

3.5 Rückmeldungsdatenverarbeitungseinheit 86

Gemäß Fig. 8 besteht die Rückmeldungsdatenverarbeitungseinheit 86 aus einem Schieberegister 862 mit variabler Länge, einem Schieberegister 864, einem Zylinderschieberegister 866, einer Auffang-Flipflopeinrichtung 868, einem Rückmeldungsdaten-Schreibschieberegister 870, das aus drei Schieberegistern besteht, und einer Auswahleinrichtung 872.
Das Signal IDATA und das Rückmeldungssignal FDEN für wirksame Daten werden einmal an das Schieberegister 862 mit variabler Länge gelegt. Die Länge dieses Registers 862 wird durch das Signal VSFT festgelegt und kann dazu verwendet werden, um die Verzögerung durch die Verarbeitung im Bildprozessor 2 zu kompensieren.
Das Ausgangssignal aus diesem Schieberegister 862 mit variabler Länge wird in das Schieberegister 864 übertragen, das eine Kapazität von 32 Pixeln aufweist, d. h. 4 Pixel·4 Mal für Seiten- oder Halbbyte-Modusauslesevorgänge·2 Sätze. Unter diesen werden die Daten für beliebige 16 Pixel durch das Zylinderschieberegister 866 abgetrennt und durch ein externes Ladesignal FDLD in die Auffang-Flipflopeinrichtung 868 eingeschrieben. Ferner werden die Schieberegister 862, 864 und das Auffang-Flipflop 868 durch ein Videotaktsignal VCLK betrieben, wobei das Ausmaß der Verschiebung im Zylinderschieberegister 866 durch das Signal FSFT bestimmt wird.
Ein in die Auffang-Flipflopeinrichtung 868 geladener Datenwert wird durch den "EIN"-Zustand der beiden Signale FWDSEL und FSTB in das Rückmeldungsdaten-Schreibschieberegister 870 übertragen, und der übertragene Datenwert wird durch das Signal während des "AUS "-Zustandes des Signals FWDSEL in das Schieberegister 870 verschoben. Anders gesagt, wird, wie dies im Zeitablaufdiagramm von Fig. 4 dargestellt ist, ein Datenwert aus der Auffang-Flipflopeinrichtung 868 als Schreibdatenwert erzeugt, wie er in der ersten Periode des Signals CAS in die Schieberegister 870 einzuschreiben ist, und die in die Schieberegister 870 eingeschriebenen Daten werden nacheinander verschoben und in aufeinanderfolgenden Perioden des Signals CAS erzeugt.
Die Auswahleinrichtung 872 wählt die Wiederholzahl des Seiten- oder Halbbyte-Modusvorgangs abhängig vom Wert des Signals DN aus. D. h., daß dann, wenn DN = 4 ist, die Datenwerte für die vier Pixel am linken Ende der Auswahleinrichtung 872 immer für den Schreibdatenbus 102 erzeugt werden, und eventuell werden die Daten für jedes der vier Pixel vom linken Ende der Auffang-Flipflopeinrichtung 868 vier Mal erzeugt. Auf ähnliche Weise werden, wenn DN = 3 ist, die Daten für alle vier Pixel ab dem fünften Pixel von der linken Seite aus drei Mal erzeugt. Wenn DN = 2 ist, werden die Daten für alle vier Pixel ausgehend vom neunten Pixel auf der linken Seite zwei Mal erzeugt, und wenn DN = 1 ist, werden die Daten für nur vier Pixel am rechten Ende der Auswahleinrichtung 872 ein Mal erzeugt. In jedem dieser Fälle können daher die Daten für nur einen Einschreibebereich durch das Signal FSFT im Zylinderschieberegister 866 aufgeteilt werden, und sie können in die Auffang-Flipflopeinrichtung 868 eingeschrieben werden, wenn die Daten der Schreibpixel für zwei Male in das Schieberegister 864 eingegeben werden und in diesem in rechtsbündiger Anordnung verschoben werden. Dies wird nochmals unter Bezugnahme auf Fig. 11 erläutert.

3.6 Anzeigedatenverarbeitungseinheit 88

Gemäß Fig. 9 weist die Anzeigedatenverarbeitungseinheit 88 ein Anzeigedatenlese-Schieberegister 882, das aus acht Schieberegistern besteht, ein Zylinderschieberegister 884, ein Schieberegister 886, eine Auffang-Flipflopeinrichtung 888, einen Decoder 890 und drei Puffer 892 bis 894 auf.
Die Daten, die den vier auf den Lesedatenbus 100 ausgelesenen Pixeln entsprechen, werden in eines der acht Schieberegister 882 übernommen, das vom Signal DN zum Zeitpunkt des Signals DSTB spezifiziert wird, wobei jedes der Schieberegister dazu in der Lage ist, die Daten für vier Pixel zu speichern. Die Daten von maximal 32 Pixeln, die auf diese Weise zum Zweck der Anzeige ausgelesen werden, werden durch das Zylinderschieberegister 884 abhängig von dem durch das Signal DSFT spezifizierten Wert verschoben, und sie werden durch das externe Ladesignal DDLD in das Schieberegister 886 eingeschrieben. Die Daten des Schieberegister 886 werden durch den Videotakt VCLK verschoben, und das Ergebnis wird als Anzeigedaten DDATA über die Auffang-Flipflopeinrichtung 888 erstellt.
Die Ausgabeverarbeitung der gelesenen Daten wird unter Bezugnahme auf Fig. 10 erläutert. Wenn z. B. DN = 4 ist, werden die Daten für 32 Pixel durch zwei Zugriffoperationen in die Register 882 eingeschrieben, und die Daten, die durch die Anzahl von Pixeln entsprechend dem Wert von 0 bis 15 des Signals DSFT nach rechts verschoben sind, werden in das Schieberegister 886 eingeschrieben. Wenn DN = 1 ist, werden die Daten für acht Pixel entsprechend zwei Zugriffoperationen in linksbündige Anordnung in das Anzeigedatenleseregister 882 eingeschrieben, und die Daten, die um die Anzahl von Pixeln abhängig vom Wert 0 bis 3 des Signals DSFT nach links verschoben sind, werden in das Schieberegister 886 eingeschrieben. Auf diese Weise kann ein Querrollen eines Anzeigeschirms gleichmäßig durch das Signal DSFT realisiert werden.

4. Betrieb und anderes

Zuvor wurden alle den RMA 8 bildenden Einheiten im einzelnen erläutert. Nachfolgend wird unter Bezugnahme auf Fig. 11 ein Beispiel für den Vorgang beschrieben, daß Anzeigedaten zur Verarbeitung rückgemeldet werden und erneut in den Bildspeicher 4 eingeschrieben werden.
Fig. 11a geht von einer Anzeige- und Rückmeldungsverarbeitung zum Zeitpunkt eines Halbbytemodus bei DN = 4 aus. Genauer gesagt, werden 48 Pixel ab dem vierten Pixel der Zeile i ausgelesen, und das Verarbeitungsergebnis wird beispielsweise ab dem zwölften Pixel der Zeile j eingeschrieben. Fig. 11b zeigt das Zeitablaufdiagramm für diesen Vorgang. Nachdem die Leseoperation zur Anzeige zwei Mal ausgeführt wurde, wird eine Verschiebung um vier Pixel nach rechts ausgeführt (DSFT = 4), und die verschobenen Daten werden als Anzeigedaten erstellt. Nachdem der Bildprozessor 2 dieses Ergebnis verarbeitet hat, werden die Daten vom Bus IDATA an den RMA 8 gegeben. Nachdem die Rückmeldungsdatenverarbeitungseinheit 86 die Daten für diese 16 Pixel aufgenommen hat, werden die Daten um 12 Pixel nach rechts verschoben, entsprechend dem Bereich der ersten Schreiboperation (FSFT = 12), und sie werden aufgeteilt. Sie werden zum nächsten Zeitpunkt der Schreiboperation eingeschrieben, und diese Operation wird vier Mal wiederholt. Abschnitte, die für die erste und letzte Schreiboperation nicht erforderlich sind, werden durch das Rückmeldungssignal FDEN für wirksame Daten gesteuert. Das Signal VSFT wird verwendet, um die zeitliche Steuerung des Ladens der Rückmeldungsdaten mit derjenigen der Schreiboperation für den Bildspeicher 4 zu synchronisieren.
So wurde die Funktion und der Betrieb der Bildspeicher-Peripherie-LSI, d. h. des Rasterspeicheradapters (RMA) unter Bezugnahme auf einen Fall beschrieben, bei dem die Anzahl parallel ausgelesener Pixel vier (n = 4) beträgt, die maximale Wiederholzahl eines Seiten- oder Halbbytemodusvorgangs ebenfalls vier (m = 4) ist und ein Pixel vier Bit aufweist.
Der Grund für n = 4 bei diesem Ausführungsbeispiel, wie oben angegeben, ist der folgende. Genau gesagt, ist die Erstellgeschwindigkeit für Bilddaten einer gewöhnlichen Fernsehkamera 12 Megapixel/sec. Andererseits ist dann, wenn der vorstehend genannte DRAM im Halbbytemodus (vier Mal wiederholt) betrieben wird, die erforderliche Zeit etwa 500 nsec, und daher kann die Verarbeitung für 16 Pixel in 1 usec erfolgen, d. h. mit 16 Megapixel/sec, wenn die Anzeige (Rückmeldung) auf Timesharingbasis erfolgt.
Der Grund, weswegen 4 Bits/Pixel verwendet werden, ist der, daß die Technologie von graustufigen und farbigen Bildern in den letzten Jahren fortgeschritten ist und demgemäß die Anzahl von Bits besser innerhalb des durch die Anzahl von Pins zulässigen Bereichs erhöht werden sollte, obwohl die minimale Dichteinformation 1 Bit/Pixel ist. Wenn 8 Bits/Pixel verwendet werden, überschreitet die Anzahl von Pins des Peripherie-LSI-Chips 64, und wenn 4 Bits/Pixel verwendet werden, liegt die Anzahl von Pins unter 48. Andererseits liegt die Anzahl von Pins selbst dann, wenn 2 Bits/Pixel verwendet werden, über 40. Daher sind vier parallele Pixel mit 4 Bits/ Pixel optimal, wie oben beschrieben.
Obwohl ein RMA als festgelegtes Beispiel für die Bildspeicher-Peripherie-LSI beschrieben wurde, sind die folgenden Änderungen hinsichtlich der Erfindung in Betracht zu ziehen.
(1) Wenn nur eine Graphikfunktion erforderlich ist, wird die Rückmeldungsdatenverarbeitungseinheit 86 weggelassen, und es kann auch, in einem anderen speziellen Fall, die Kopierfunktion der Schreibdatenverarbeitungseinheit 84 weggelassen werden.
(2) Es können zwei Anzeigedatenverarbeitungseinheiten 88 so angeordnet werden, daß sie für überlappende Anzeige oder unabhängig voneinander für Anzeige bzw. für Rückmeldungsverarbeitung verwendet werden.
(3) Durch Eingeben des vom Bildprozessor 2 verarbeiteten Rückmeldungsdatensignals IDATA in die Anzeigedatenverarbeitungseinheit 88 und durch Umschalten des Signals IDATA und des aus dem DRAM ausgelesenen Datenwertes kann der Monitor 10 beide Daten selektiv anzeigen.
Was die Expandierbarkeit des Ausführungsbeispiels betrifft, kann das Folgende vorgenommen werden:
(1) Erhöhung der Anzahl von Bits pro Pixel:
Dies kann dadurch bewerkstelligt werden, daß lediglich die Anzahl von Paaren eines DRAM und eines RMA erhöht wird.
(2) Förderung der Anzeigedatengeschwindigkeit:
Die Geschwindigkeit beträgt 16 Megapixel/sec für einen RAM (doppelt, wenn Verwendung nur zur Anzeige erfolgt). Die Anzeigedatengeschwindigkeit kann verdoppelt werden, wenn ungeradzahlig numerierte Pixel einem RAM und geradzahlig numerierte Pixel einem anderen RAM zugeordnet werden und wenn die Ausgangssignale von diesen zwei RAMs extern seriell geschaltet werden. Auf diese Weise ist es mit einer Mehrzahl parallel geschalteter RAMs möglich, die Anzeigedatengeschwindigkeit zu fördern.

5. Wirkungen der Erfindung

Gemäß der Erfindung kann ein Bildspeicher mit hohem Funktionsvermögen und hohem Leistungsvermögen unter Verwendung eines Standard-DRAM realisiert werden.
(1) Der DRAM kann im Halbbyte- oder Seitenmodus betrieben werden, und das Leistungsvermögen kann im Vergleich zu gewöhnlichem Zugriff verdoppelt werden.
(2) Eine Rückmeldungsverarbeitung, wie sie für ein Bildverarbeitungssystem erforderlich ist, das die gerade dargestellten Bilddaten verarbeitet und die verarbeiteten Daten wieder in den Bildspeicher einschreibt, kann vorgenommen werden.
(3) Es kann eine modifizierende Schreiboperation zwischen den bereits in den Bildspeicher eingeschriebenen Daten und den neu einzuschreibenden Daten erfolgen.
(4) Eine Blockschreiboperation zum parallelen Einschreiben mehrerer Pixel ist möglich, wodurch das Leistungsvermögen verbessert werden kann.
(5) Es kann eine Rückmeldungsverarbeitung und eine Kopierverarbeitung für einen beliebigen Bereich vorgenommen werden.
(6) Es ist eine gleichmäßige Verschiebung des Anzeigeschirms möglich.

Claims

1. Peripheriegerät für ein Bild- und/oder Graphikverarbeitungssystem mit einem Bildspeicher (4) mit einer Speicheranordnung (6), die aus mehreren Direktzugriffspeicherblöcken (RAM-Blöcken 60-63) besteht, wobei auf n Blöcke derselben parallel zugegriffen werden kann, wobei n eine ganze Zahl mit dem Wert 2 oder mehr ist, wobei der Bildspeicher (4) mit einem externen Bild- und/oder Graphikprozessor (2) und einem Anzeigemonitor (10) verbunden ist, welches Gerät folgendes aufweist:

- eine Schreibdatenverarbeitungseinheit (84), die Daten vom externen Prozessor (2) empfängt und Daten in die Speicheranordnung (6) schreibt;

- eine Anzeigedatenverarbeitungseinheit (8), die ein Anzeigeschieberegister (886) aufweist, das Anzeigedaten für mehrere Pixel speichert, um die Daten sequentiell an den Anzeigemonitor (10) auszugeben; und

- eine Steuereinheit (80), die Steuersignale an jede der Verarbeitungseinheiten (84, 88) auf Befehle vom externen Prozessor (2) liefert, um den Betrieb des Peripheriegeräts zu steuern; dadurch gekennzeichnet, - daß die von der Steuereinheit (80) gelieferten Steuersignale ein Blockadreßsignal (BADR), das anzeigt, auf welchen der n Speicherblöcke (60 - 63) zum Ausgeben von Anzeigedaten aus dem Peripheriegerät zuzugreifen ist, ein Zugriffsmodussignal (DN), das eine Anzahl m wiederholter Leseoperationen bei einem Zugriffszyklus des Bildspeichers (4) festlegt, und ein Signal (DSFT) aufweisen, das eine Anzahl von Pixeln festlegt, um die das Anzeigebild in bezug auf das in der Speicheranordnung (6) abgespeicherte Bild zu verschieben ist;

- daß eine Lesedatenverarbeitungseinheit (82) vorhanden ist, die eine Auswahleinrichtung (822) aufweist, die Bilddaten für n Pixel empfängt, wie sie aus den n RAM-Blöcken (60-63) parallel ausgelesen werden, die den Bilddatenwert für eines der n Pixel auswählt, wie es durch das Blockadreßsignal (BADR) ausgewählt wird, und die den ausgewählten Datenwert an den externen Prozessor (2) ausgibt; und

- daß die Anzeigedatenverarbeitungseinheit (88) ferner ein Anzeigedatenregister (882), das Daten für 2·n·m Pixel speichert, wie sie in zwei Zugriffszyklen erhalten werden, und ein Anzeigedaten-Zylinderschieberegister (884) aufweist, um die Anzeigedaten von n·m Pixeln auszuwählen, wie sie im genannten Register (882) an. Positionen abgespeichert sind, wie sie durch das Signal (DSFT) angezeigt werden, das die Anzahl von Pixeln spezifiziert, um das das Anzeigebild zu verschieben ist, und das die ausgewählten Anzeigedaten an das Schieberegister (886) ausgibt.

2. Peripheriegerät für Bildspeicher gemäß Anspruch 1, bei dem die Speicheranordnung (6) so organisiert ist, daß die n RAM-Blöcke in einem Seitenmodus arbeiten.

3. Peripheriegerät für Bildspeicher gemäß Anspruch 1, bei dem die Speicheranordnung (6) so organisiert ist, daß die n RAM-Blöcke in einem Halbbytemodus arbeiten.

4. Peripheriegerät für Bildspeicher gemäß einem der Ansprüche 1 bis 3, bei dem die Schreibdatenverarbeitungseinheit (84) ein Kopierregister (844, 846) aufweist, das die Bilddaten von n·m Pixeln speichert, wie sie aus den n RAM- Blöcken (60-63) ausgelesen werden, und die im Kopierregister abgespeicherten Bilddaten dadurch in die Speicheranordnung (6) kopiert werden, daß die Bilddaten für n Pixel m Mal geschrieben werden.

5. Peripheriegerät für Bildspeicher gemäß Anspruch 4, bei dem das Kopierregister (846) aus zwei Registern (844, 846) besteht, von denen jedes die Bilddaten für n·m Pixel speichern kann, wobei eines (846) von ihnen zum Kopieren die bereits ausgelesenen Bilddaten speichert, und das andere (844) die Bilddaten speichert, die gerade neu ausgelesen wurden, und bei dem die Schreibdatenverarbeitungseinheit (84) ferner ein Zylinderschieberegister (848) aufweist, das beliebige n·m Pixel vom Inhalt der zwei Register (844, 846) abtrennt.

6. Peripheriegerät für Bildspeicher gemäß Anspruch 4, bei dem die Schreibdatenverarbeitungseinheit (84) ferner ein Modifizierregister (842), das die Bilddaten von aus den n RAM- Blöcken (60-63) ausgelesenen Bilddaten für n·m Pixel speichert, und eine arithmetisch logische Einheit (852) aufweist, die eine arithmetische oder logische Operation mit den Inhalten des Kopierregisters (844, 846) und des Modifizierregisters (842) abhängig von einem Modifizierfunktionssignal (MFUN) ausführt, das von der Steuereinheit (80) geliefert wird, und die das Operationsergebnis dadurch in die Speicheranordnung (6) einschreibt, daß sie Bilddaten von n Pixeln m Mal einschreibt.

7. Peripheriegerät für Bildspeicher gemäß einem der Ansprüche 1 bis 6, bei dem die Schreibdatenverarbeitungseinheit (84) ein Modifizierregister (842), das die aus den n RAM-Blöcken (60-63) ausgelesenen Bilddaten für n·m Pixel speichert, und eine arithmetisch logische Einheit (852) zum Modifizieren aufweist, die eine arithmetische oder logische Operation mit den Bilddaten vom externen Prozessor (2) und dem Inhalt des Modifizierregisters (842) abhängig von einem Modifizierfunktionssignal (MFUN) ausführt, das von der Steuereinheit (80) geliefert wird, und die das Operationsergebnis dadurch in die Speicheranordnung (6) einschreibt, daß sie die Bilddaten für n Pixel m Mal einschreibt.

8. Peripheriegerät für Bildspeicher gemäß Anspruch 7, bei dem die Schreibdatenverarbeitungseinheit (84) ein Kopierregister (846) zum Speichern der aus den n RAM-Blöcken (60-63) für einen Kopiervorgang ausgelesenen Bilddaten für n·m Pixel sowie eine Auswahleinrichtung (850) aufweist, zum Auswählen entweder des Inhalts des Kopierregisters (844, 846) oder der Bilddaten vom externen Prozessor (2), und bei dem die arithmetisch logische Einheit (852) für die Modifizierung die arithmetische oder logische Verarbeitung mit dem Ausgangssignal von der Auswahleinrichtung (822) und dem Inhalt des Modifizierregisters (842) ausführt.

9. Peripheriegerät für Bildspeicher gemäß einem der Ansprüche 1 bis 8, bei dem ferner eine Rückmeldungsdatenverarbeitungseinheit (86) vorhanden ist, die ein Schieberegister (862, 864) zum Abspeichern von Daten, die vom externen Prozessor (2) als Ergebnis einer Verarbeitung der gerade dargestellten Bilddaten ausgegeben werden, eine Auffang- Flipflopeinrichtung (868) zum Zwischenspeichern der Bilddaten für n·m Pixel unter den im Schieberegister (862, 864) abgespeicherten Daten, und eine Auswahleinrichtung (872) aufweist, die diejenige Menge an Bilddaten aus den in der Auffang-Flipflopeinrichtung (868) zwischengespeicherten Bilddaten auswählt, die durch das Zugriffmodussignal (DN) spezifiziert wird, und die die ausgewählten Bilddaten dadurch in die Speicheranordnung (60-63) einschreibt, daß sie die Bilddaten von n Pixeln m Mal einschreibt.

10. Peripheriegerät für Bildspeicher gemäß Anspruch 9, bei dem das Schieberegister (862, 864) der Rückmeldungsdatenverarbeitungseinheit (87) dazu in der Lage ist, die Bilddaten von 2·n·m Pixeln zu speichern, und ferner ein Zylinderschieberegister (866) vorhanden ist, das die Bilddaten für n·m Pixel aus dem Inhalt des Schieberegisters (864) abtrennt und die abgetrennten Bilddaten der Auffang-Flipflopeinrichtung (868) zuführt.