GEBIET DER ERFINDUNG
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Die vorliegende Erfindung bezieht sich auf eine Video-
Speichervorrichtung, und spezieller auf eine Video-
Speichervorrichtung mit sowohl einem Speicher mit
willkürlichem Zugriff (RAM) als auch einem Speicher mit
seriellem Zugriff (SAM).
HINTERGRUND DER ERFINDUNG
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Herkömmlicherweise ist ein Bildspeicher zum Verarbeiten von
anzuzeigenden Bilddaten verwendet worden. Solch ein
Bildspeicher wird allgemein dynamischer Speicher mit zwei
Ports (Dual Port Dynamic memory) oder Video-RAM genannt. In
der folgenden Beschreibung wird ein Bildspeicher VRAM
genannt.
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Als VRAM weit verbreitet ist eine Kombination eines
Multibit(Vielfachwortlängen)-RAM und SAM mit derselben Zahl
als die Multibitzahl. Die Anordnung eines VRAM mit einem RAM
von 128 k x 8 Bits (Kapazität: 128 k Wortlänge, 8 Bits) ist
in Fig. 7 beispielsweise gezeigt. Speziell sind acht Ebenen
von RAMs 2 mit 256 Spalten x 512 Zeilen vorgesehen, und acht
SAMs 4 mit 256 Worten x 1 Bit zum Übertragen/Empfangen von
Daten zu/von den RAMs. Acht Fingangs/Ausgangsports, d.h. acht
RAM-Ports 8 und acht SAM-Ports 8a, sind jeweils für RAMs 2
und SAMs 4 vorgesehen.
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Ein Beispiel der Anordnung eines Rahmenpufferspeichers,
welcher den wie oben konstruierten VRAM verwendet, ist in
Fig. 8 gezeigt. Es sei angenommen, daß der in Fig. 8 gezeigte
Rahmenpufferspeicher mit einem Bildschirm von 1 k x 1 k = 1 M
Pixel verwendet werden soll. Die Schirmbilddaten sind aus
mehreren Ebenen konstruiert, welche Farbinformation und
ähnliches enthalten. Um die Bildverarbeitung zu
beschleunigen, können während eines RAM-Zyklus 4 x 4 = 16
Pixel verarbeitet werden. Speziell entspricht jeder Pixel von
16 Pixel einem VRAM, und jede Ebene entspricht jedem Bit der
Multibit. Deshalb ist es möglich, wenn 16 VRAMs verwendet
werden, einen Acht-Ebenen-Rahmenpufferspeicher für 16 x 128 k
Pixel zu realisieren. In einigen Fällen werden mehr als acht
Ebenen erforderlich. In solch einem Fall kann ein Pixel von
16 Pixel verschiedenen VRAMs entsprechen. Der Einfachheit
halber wird nur eine einzelne Ebene in der folgenden
Beschreibung betrachtet. Ein Schirmbild wird aus 16 VRAMs
gebildet. In Fig. 8 ist jedem Pixel eine spezielle
Bezugsziffer zugeordnet. Pixeldaten werden in der Reihenfolge
von der Bildoberseite zu jeder Abtastzeile einer Bildröhre
transferiert. In diesem Fall werden die Daten seriell von
einem SAM des VRAM ausgegeben. Wenn man die erste Abtastzeile
betrachtet, haben vier VRAMs entsprechend den Pixeln 1, 2, 3
und 4 die Daten dieser Zeile. In der folgenden Beschreibung
wird jedem der VRAMs entsprechend jedem anderer Pixel
dieselbe Bezugsziffer wie die der entsprechenden Pixel
zugewiesen.
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Fig. 9 zeigt die Datenübertragung eines jeden VRAM zur
Bildröhre. Ein in Fig. 9 gezeigter Schalter 10 wählt einen
Parallel/Seriellwandler 12 oder 13. In den
Parallel/Seriellwandlern 12 und 13 werden Daten mit der
Pixelanzeigegeschwindigkeit auf der Bildröhre verschoben. Bis
zu dem Zeitpunkt, daß alle Sätze der ersten Vier-Pixel-Daten
auf der obersten Abtastzeile von dem Parallel/Seriellwandler
12 zur Bildröhre transferiert worden sind, werden die Daten
im SAM 4 der VRAMs 1 bis 4 zum Parallel/Seriellwandler 13
transferiert. Wenn keine weiteren Daten in dem
Parallel/Seriellwandler 12 vorhanden sind, wird der Schalter
10 betätigt, um die Daten diesesmal von dem
Parallel/Seriellwandler 13 zu transferieren. Die obigen
Operationen werden wiederholt, bis alle Daten auf der ersten
Abtastzeile des Bildschirms von den Parallel/Seriellwandlern
12 und 13 abwechselnd transferiert worden sind. Bei der
zweiten Abtastzeile werden anstelle der Daten von den VRAMs 1
bis 4 die Daten von den VRAMs 5 bis 8 transferiert. Wie oben
beschrieben, werden die Parallel/Seriellwandler 12 und 13
abwechselnd verwendet7 um kontinuierlich Daten zur Bildröhre
zu transferieren.
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Aus US 4 689 741 ist eine Speichervorrichtung bekannt, welche
einen RAM (Speicher mit willkürlichem Zugriff) umfaßt, der
aus einer Vielzahl von Speicherzellen konstruiert ist, die in
einer Matrix mit einer Vielzahl von Zeilen und Spalten
angeordnet sind, wobei eine der Speicherzellen mittels
Bezeichnung durch Zeilen- und Spaltenadressen ausgewählt
wird. Ferner schließt die Vorrichtung ein mit
Spaltenleitungen der Speicherzellenmatrix gekoppeltes
Schieberegister ein. Die Vorrichtung hat einen seriellen
Dateneingabeport, der nur als Eingabeport arbeitet, und einen
seriellen Datenausgabeport, der nur als Ausgabeport arbeitet.
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Aus EP 0 246 767 A2 ist ein Halbleiterspeicher bekannt, der
eine Vielzahl von Speicherzellen einschließt, die in einer
Matrix mit einer Vielzahl von Zeilen und Spalten angeordnet
sind. Die Vorrichtung sieht einen einzelnen seriellen
Dateneingabeport und einen gesplitteten seriellen
Datenausgabeport vor. Der Oberbegriff des Anspruchs 1 basiert
auf diesem Multi-Seriellen-Eingabe/Ausgabeportspeicher.
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EP 0 276 870 A2 offenbart einen Zwei-Port-Videospeicher mit
einem Eingabedatenport und einem Ausgabedatenport. Der
Eingabedatenport ist mit einer Speicherzellenanordnung über
einen Seriell-nach-Parallelwandler verbunden. Die
Speicherzellenanordnung ist mit dem Ausgangsport über einen
Parallel-nach-Seriellwandler verbunden.
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Wie sich aus dem oben beschriebenen
Datenübertragungsverfahren ergibt, unter der Annahme, daß die
Transferzykluszeit, die von der
Bildschirmpixelanzeigegeschwindigkeit bestimmt wird, t ist,
ist es erforderlich, eine serielle Zykluszeit des SAM in dem
VRAM auf 4 τ zu setzen.
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Die Anzahl von Pixeln sei nun größer, um ein feineres
Schirmbild zu erhalten. Fig. 10 zeigt die Schirmgröße von
2 k x 2 k = 4 M Pixel. Um die
Bildverarbeitungsgeschwindigkeit, wie etwa die
Bildschirmdatenaustauschgeschwindigkeit, nicht zu verändern,
muß die während eines RAM-Zyklus zu verarbeitende Pixelzahl
vergrößert werden durch Multiplizierung mit einem Faktor
entsprechend einer Vergrößerung der Pixelanzahl auf dem
Bildschirm. Deshalb wird die zu einer Zeit zu verarbeitende
Anzahl von Pixeln 8 x 8 = 64. Um die
Bildschirmanzeigegeschwindigkeit nicht zu ändern, unabhängig
von einem Anwachsen der Pixelzahl, ist es erforderlich, die
Pixeltransferzykluszeit auf eine Zeit dividiert durch den
Faktor zu verändern, d.h. τ/4. In dem Fall, daß die Daten in
den in Fig. 10 gezeigten VRAMs 1 bis 8 über Acht-Pixel-
Parallel/Seriellwandler, wie etwa in Fig. 9 gezeigt,
transferiert werden, wird die serielle Zyklus zeit des VRAMs
8 x τ/4 = τ2. Diese serielle Zykluszeit ist die Hälfte der
4τ, die für einen 1 M großen Bildschirm erforderlich ist. Der
Minimalwert der seriellen Zykluszeit beträgt 30 ns für VRAMs,
die gegenwärtig erhältlich sind. Wenn eine serielle
Zykluszeit von 15 ns erforderlich ist wegen eines Anwachsens
der Pixel um das Vierfache für eine Verbesserung der
Bildqualität, ist es unter dem Gesichtspunkt gegenwärtiger
Schaltkreistechnologie schwierig, einen VRAM zu realisieren,
welcher eine serielle Zykluszeit von 15 ns erfüllt. Um die
Verwendung von gegenwärtig erhältlichen VRAMs beim
Realisieren eines feineren Schirmbildes zu erlauben, war eine
Maßnahme, dieses Problem zu lösen, lange ein Wunsch.
ZUSAMMENFASSUNG DER ERFINDUNG
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Die vorliegende Erfindung wurde im Hinblick auf die obigen
Probleme gemacht und hat als Aufgabe, eine Video-
Speichervorrichtung vorzusehen, welche in der Lage ist,
Bilddaten mit hoher Geschwindigkeit zu verarbeiten, ohne eine
serielle Zykluszeit des SAMs in dem VRAM zu verkürzen und
ohne die für die Schirmbildanzeige erforderliche Zeit zu
vergrößern.
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Gemäß der vorliegenden Erfindung wird dieses Problem von
einer Video-Speichervorrichtung gemäß Anspruch 1 gelöst.
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Gemäß einer Video-Speichervorrichtung nach dieser Erfindung
sind eine Vielzahl von SAMs mit einem RAM für jedes Bit der
Eingabe/Ausgabedaten des RAM verbunden, welche die
Eingabe/Ausgabe von Daten für eine Vielzahl von Bits
erlauben. Die Daten für eine Vielzahl von Pixel können
deshalb während eines seriellen Zyklus für die Datenanzeige
auf einem Bildschirm übertragen werden.
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Gemäß einem anderen Videospeicher dieser Erfindung ist eine
bestimmte Spalte des RAM mit einem einzelnen SAM verbunden,
so daß nur dieser spezielle, mit der Spalte verbundene SAM
für die Dateneingabe/Ausgabe verwendet wird.
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Gemäß einer anderen Video-Speichervorrichtung dieser
Erfindung ist eine bestimmte Spalte vielfach verbunden mit
einer Vielzahl von SAMs, so daß die Daten über irgendeinen
der Vielzahl von SAMs eingegeben/ausgegeben werden können.
KURZBESCHREIBUNG DER ZEICHNUNGEN
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Fig. 1 erläutert ein Ausführungsbeispiel einer Video-
Speichervorrichtung gemäß der vorliegenden
Erfindung;
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Fig. 2 und 3
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zeigen Beispiele eines Datentransfers zwischen RAMs
und SAMs des ersten, in Fig. 1 gezeigten
Ausführungsbeispiels;
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Fig. 4 erläutert eine Pixelzuordnung zu einem VRAM für die
Bilddatenebene mit einer Schirmgröße von 4 M
Pixeln;
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Fig. 5 erläutert die Parallel/Seriellwandlung für die in
Fig. 4 gezeigten Bilddaten;
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Fig. 6 erläutert ein anderes Ausführungsbeispiel einer
Video-Speichervorrichtung gemäß der vorliegenden
Erfindung;
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Fig. 7 erläutert eine Video-Speichervorrichtung als
technischer Hintergrund;
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Fig. 8 erläutert eine Pixelzuordnung zu einem VRAM für
eine Bilddatenebene mit einer Schirmgröße von 1 M
Pixeln;
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Fig. 9 erläutert die Parallel/Seriellwandlung für
Bilddaten; und
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Fig. 10 erläutert eine Pixelzuordnung zu einem VRAM für
eine Bilddatenebene mit einer Schirmgröße von 4 M
Pixeln gemäß dem technischen Hintergrund.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
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Die bevorzugten Ausführungsbeispiele der vorliegenden
Erfindung werden unter Bezugnahme auf die begleitenden
Zeichnungen beschrieben.
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Fig. 1 zeigt ein Ausführungsbeispiel einer Video-
Speichervorrichtung gemäß der vorliegenden Erfindung, worin
die Speichervorrichtung einen Speicher mit willkürlichem
Zugriff (RAM) von 128 k x 8 Bits als Beispiel hat. In der
Video-Speichervorrichtung dieses Ausführungsbeispiels ist
jeder von 8 RAMs mit 256 Spalten x 512 Zeilen (128 k) mit
zwei Speichern mit seriellem Zugriff (SAM) 4A und 4B
versehen. RAM 2 ist mit einem Eingabe/Ausgabeport (RAM-Port)
8 versehen, und jeder SAM 4A, 4B ist mit einem
Eingabe/Ausgabeport (SAM-Port) 8A, 8B jeweils versehen.
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SAM 4A, 4B hat entweder 256 Worte x 2 oder 128 Worte x 2,
abhängig von der Datentransferverbindung zum RAM 2. Speziell
verwendet der technische Hintergrund die Anordnung von RAM 2
mit 128 k x 8 Bit, und SAM 4 von 256 x 8 Bit, während dieses
Ausführungsbeispiel die Anordnung von RAM 2 mit 128 k x 8 Bit
zeigt, und die SAMs 4A und 4B in Verbindung entweder mit 256
x 16 Bits oder 128 x 16 Bits.
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Der Unterschied zwischen 256 x 2 und 128 x 2 des
Datentransfers von entweder dem SAM 4A oder 4B wird
beschrieben.
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Der 128 x 2 Datentransfer (Übertragung) ist in Fig. 2
dargestellt. 256 Spalten des RAM 2 werden in zwei Sätze
unterteilt, wobei jeder 128 Spalten jeder übernächsten Spalte
hat. Die Spalten werden abwechselnd mit SAM 4A und SAM 4B
verbunden. Im Fall eines in Fig. 2 gezeigten 128 x 2
Datentransfers können die Daten in RAM 2 während eines
Transferzyklus zu SAM 4A und 4B übertragen werden.
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Datentransfer zwischen RAM 2 und SAM 4A und 4B wird in der
folgenden Weise durchgeführt. Beispielsweise werden die Daten
in einer mit (A + B) in Fig. 2 bezeichneten Zeile abwechselnd
für jede übernächste Spalte an die SAMs 4A und 4B übertragen,
während die Daten von den SAMs 4A und 4B abwechselnd für jede
übernächste Spalte zum RAM 2 übertragen werden.
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Der 256 x 2 Datentransfer ist in Fig. 3 dargestellt. Alle 256
Spalten des RAMs 2 sind mit beiden SAMs 4A und 4B verbunden.
Wenn der Datentransfer zu den SAMs 4A und 4B während eines
Transferzyklus durchgeführt wird, werden dieselben Daten zu
den SAMs 4A und 4B übertragen. Um verschiedene Daten zu den
SAMs 4A und 4B zu übertragen, ist es erforderlich, ein
Transfergatter zwischen RAM 2 und SAM 4A und zwischen RAM 2
und SAM 4B vorzusehen und den Übertragungszyklus zweimal
auszuführen. Beispielsweise werden die Daten an der mit A in
Fig. 3 bezeichneten Zeile während des ersten Transferzyklus
zu SAM 4A übertragen, und die Daten an der mit B in Fig. 3
bezeichneten Zeile werden während des zweiten Transferzyklus
zu SAM 4B übertragen. Dieselben Daten in Zeile A in RAM 2
können deshalb zu SAM 4A übertragen werden, und dieselben
Daten in Zeile B in RAM 2 an SAM 4B.
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Es besteht ein Unterschied in der praktischen Anwendung
zwischen den zwei Typen von Datentransfer zwischen RAM 2 und
SAMs 4A und 4B. In beiden Fällen kann jedoch eine
Hochgeschwindigkeitsbildanzeige auf einem Schirm realisiert
werden, ohne eine kürzere serielle Zykluszeit für die SAMs 4A
und 4B zu verwenden. Es sei angenommen, daß eine Ebene aus 8
x 8 = 64 VRAMs für die Schirmgröße von 4 M Pixeln, so wie in
Fig. 10 gezeigt, konstruiert ist. In gleicher Weise, wie
zuvor beschrieben, werden die Daten auf der ersten
Abtastzeile auf dem Bildschirm von den VRAMs 1 bis 8
erhalten. In diesem Ausführungsbeispiel, wie in Fig. 1
gezeigt gibt es zwei Ausgänge in einer VRAM-Ebene. Deshalb
gibt während einer SAM-seriellen Zykluszeit jeder VRAM zwei
Pixeldaten aus, so daß die in Fig. 9 gezeigte
Parallel/Seriellwandlung für 8 x 2 = 16 Pixel durchgeführt
wird. Demgemäß wird die serielle Zykluszeit der SAMs (16 x
τ/4 =) 4τ, welche dieselbe ist wie für die Schirmbildgröße
von 1 M Pixeln.
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Das Ausführungsbeispiel wird detaillierter beschrieben unter
Betrachtung des Unterschiedes zwischen dem 128 x 2 und
256 x 2 Datentransfer. Um Bilddaten mit hoher Geschwindigkeit
zu verarbeiten, ist es erforderlich, daß die 8 x 8 = 64 VRAMs
zugeordneten Pixel für eine Schirmbildebene kollektiv
innerhalb eines einzelnen, vorbestimmten Gebietes angeordnet
sind. Der Grund dafür ist, daß das Gebiet von 64 Pixeln
gleichzeitig während eines RAM-Zyklus verarbeitet werden
kann, um eine effiziente Verarbeitung eines lokalen
Schirmbildes zu erlauben. In dem Fall, daß zwei Pixeldaten
von SAMs 4A und 4B ausgegeben werden, decken 64 VRAMs das
Gebiet von 64 x 2 = 128 Pixel ab. In diesem Fall sollten die
von den SAMs 4A und 4B ausgegebenen Pixeldaten nicht in
demselben Gebiet enthalten sein. Wenn die Pixelgebiete der
SAMs 4A und 4B in demselben Gebiet enthalten sind, bedeutet
das, daß zwei Pixeldaten derselben SAMs 4A oder 4B in
demselben 64 Pixelgebiet vorhanden sind. Die Daten von nur
einem VRAM können während eines RAM-Zyklus verarbeitet
werden, so daß wenn zwei Pixeldaten, die zu demselben VRAM
gehören, in demselben 64 Pixelgebiet vorhanden sind, zwei
RAM-Zyklen zum Verarbeiten des 64 Pixelgebietes erforderlich
sind, um dadurch die Verarbeitungsgeschwindigkeit zu
reduzieren. Die Zuordnung von 64 VRAMs und SAMs 4A und 4B auf
der Ebene wird deshalb wie in Fig. 4 gezeigt vorgenommen. Die
Parallel/Seriellwandlung für eine erste Zeile auf dem Schirm
wird mit einem Parallel/Seriellwandler 14 durchgeführt, der
mit den SAMs 4A und 4B verbunden ist, wie in Fig. 5 gezeigt.
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Der Unterschied zwischen den Konstruktionen (Anordnungen) 128
x 2 und 256 x 2 der SAMs 4A und 4B resultiert in einem
Unterschied der Schirmbildverarbeitung. Beim
aufeinanderfolgenden Verarbeiten von Bildern an den in Fig. 4
gezeigten Gebieten A und B sind zwei Zyklen erforderlich zum
Ändern der Zeilenadresse des RAM 2, weil A und B zu
verschiedenen Zeilen in dem Fall gehören, daß die
Konstruktion 156 x 2 ist, gezeigt in Fig. 3. Abwechselnd ist
es in dem Fall der in Fig. 2 gezeigten Konstruktion von 128 x
2 ausreichend, daß nur die Spaltenadresse geändert wird, weil
die Gebiete A und B dieselben Zeilenadressen haben, was die
Verwendung eines RAM-Pagemodus erlaubt und eine
Hochgeschwindigkeitsverarbeitung realisiert. Wie im Stand der
Technik wohl bekannt ist, kann im Pagemodus auf eine Spalte
in einer selben Zeile mit einer Zugriffszeit zugegriffen
werden, die ungefähr eine Hälfte der Zykluszeit ist, wenn auf
die Spalte durch Andern der Zeilenadresse zugegriffen wird.
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Unter dem Gesichtspunkt der
Bilddatenverarbeitungsgeschwindigkeit ist die Konstruktion
von 128 x 2 vorteilhaft.
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Die in Fig. 3 gezeigte Konstruktion von 256 x 2 weist
ebenfalls einen Vorteil in der praktischen Anwendung auf, der
sich aus der Tatsache ergibt, daß zwei SAMs 4A und 4B mit
derselben Spalte gekoppelt sind. Ein Beispiel dafür ist ein
gesplittetes Pufferverfahren, in welchem die serielle
Eingabe/Ausgabe asynchron mit dem seriellen Zyklus übertragen
werden kann, wenn Daten zwischen RAM und SAM übertragen
werden. Speziell werden die SAMs in zwei Gruppen unterteilt,
wobei auf die eine Gruppe während der ersten Hälfte der
seriellen Zugriffszeit zugegriffen wird, und auf die andere
Gruppe während der letzteren Hälfte zugegriffen wird. Während
die eine Gruppe serielle Daten eingibt/ausgibt,
überträgt/empfängt die andere Gruppe Daten zum/vom RAM. Die
Anordnung einer Video-Speichervorrichtung, die auf das
gesplittete Pufferverfahren anwendbar ist, wobei sämtliche
SAMs in zwei Gruppen unterteilt sind, ist in Fig. 5 als
Blockdiagramm gezeigt. Wie in Fig. 6 gezeigt, sind die SAMs
konstruiert aus SAMs 4AU, 4AL, 4BU und 4BL. Die SAMS 4AU und
4AL sind angeordnet, unabhängig von den SAMs 4BU und 4BL
steuerbar zu sein. Das heißt, die Eingabe/Ausgabebetriebsart
ändern für SAMs 4AU und 4AL kann unabhängig von der
Eingabe/Ausgabebetriebsart für die SAMs 4BU nd 4BL
durchgeführt werden. Ein Splitselektor 6A ist mit den SAMs
4AU und 4AL verbunden, um selektiv einen von diesen mit einem
Eingabe/Ausgabeport 8A zu verbinden. Ein anderer
Splitselektor 6B ist mit den SAMs 4BU und 4BL verbunden, um
selektiv einen von diesen mit einem Eingabe/Ausgabeport 8B zu
verbinden. In der in Fig. 3 gezeigten Anordnung von 256 x 2
ist es möglich, den VRAM als FIFO (First In First Out)
Speicher zu verwenden, durch Setzen des SAM 4A in einen
Eingabemodus und des SAM 4B in einen Ausgabemodus, um dadurch
fortwährend serielle Daten von dem SAM 4A an RAM 2
einzugeben, und serielle Daten von dem RAM 2 an den SAM 4B
auszugeben. Wenn zusätzlich verschiedene Signale unabhängig
über verschiedene Eingangsanschlüsse zu den SAMs 4A und 4B
geliefert werden, um dadurch unabhängig den seriellen Zyklus
der SAMs 4A und 4B zu steuern, können die SAMs 4A und 4B
asynchron miteinander arbeiten. Deshalb kann der VRAM dieser
Anordnung als Puffer für einen Datentransfer zwischen
Systemen mit verschiedenen Datentransfergeschwindigkeiten
verwendet werden. Wie oben beschrieben, kann der VRAM dieses
Ausführungsbeispiels verschiedene andere Funktionen haben.
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Die Anzahl von Datentransferzyklen, die für die
Schirmbildanzeige vom RAM zum SAM im VRAM erforderlich sind,
ist dieselbe für sowohl die Anordnung von 256 x 2, gezeigt in
Fig. 3, als auch die in Fig. 2 gezeigte Anordnung von
128 x 2, weil die Datentransferkapazität während eines
Transferzyklus dieselbe ist. Die Zeitabläufe des
Transferzyklus sind jedoch für die beiden
Datentransferoperationen verschieden. In dem in Fig. 2
gezeigten 256 x 2 sollten, weil es nötig ist, Daten zu den
SAMs 4A und 4B zu übertragen, die Daten während eines Paares
von zwei Zyklen zu den SAMs 4A und 4B übertragen werden.
Andererseits werden in dem in Fig. 2 gezeigten 128 x 2 die
Daten während eines Transferzyklus zu den SAMs 4A und 4B
übertragen, so daß die Daten separat während der Zeiten
transferiert werden, wobei jede eine Hälfte des Intervalles
zwischen dem Paar von zwei Zyklen für den 256 x 2 hat.
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Bezugszeichen in den Ansprüchen dienen dem besseren
Verständnis und schränken den Umfang nicht ein.