DE3588186T2 - Halbleiterspeicher mit Serienzugriff - Google Patents

Halbleiterspeicher mit Serienzugriff

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Karl M. Sugar Land Texas 77479 Guttag
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Description

    Gebiet der Erfindung
  • Diese Erfindung bezieht sich auf einen Halbleiterspeicher, wie er im Oberbegriff von Anspruch 1 definiert ist, und auf ein Verfahren zum seriellen Zugreifen auf Daten von einer Haibleiterspeichermatrix, wie es im Oberbegriff von Anspruch 9 definiert ist.
    • HINTERGRUND DER ERFINDUNG
  • Die in Videosystemen angezeigten Informationen werden in "Pixel" genannte diskrete Elemente eingeteilt, wobei die verfügbare Auflösung durch die Anzahl der Pixel pro Flächeneinheit bestimmt ist. Für ein einfaches Schwarzweißsystem kann jedes dieser Pixel durch ein Datenbit definiert sein; während ein komplexeres System, das Pixel mit unterschiedlichen Farben und Intensitätspegeln verwendet, bedeutend mehr Datenbits erfordert. Zum Anzeigen der im Speicher gespeicherten Pixelinformationen werden die Daten vom Speicher gelesen und dann in einem Zwischenspeichermedium in einem seriellen Format organisiert. Während jede horizontale Zeile in der Anzeige abgetastet wird, werden die Pixeldaten seriell ausgegeben und in Videomformationen umgesetzt. Zum Beispiel entsprechen die für jedes Schwarzweißpixel gespeicherten Daten einer vorgegeben Stelle in der Abtastzeile und bestimmen die Videoausgabe entweder für einen "Weiß"- oder für einen "Schwarz"-Pegel. Das serielle Formatieren von Pixeldaten ist in dem US-Patent Nr. 4.322.635, erteilt an Redwine, in dem US-Patent Nr. 4.347.587, erteilt an Rao, und in der US-Patentanmeldung mit der lfd. Nr. 567.040, eingereicht am 30. Dezember 1983, alle übertragen auf Texas Instruments, beschrieben.
  • Beim Entwerfen eines Videospeichers sind die geforderte Anzahl der Pixel pro Abtastzeile und die Abtastrate zwei Hauptrandbedingungen, mit denen der Entwickler konfrontiert ist. Diese bestimmt, wie die Pixelinformationen in den Speicher abgebildet werden, und die Rate, mit der auf die gespeicherten Pixelinformationen zugegriffen werden muß und mit der diese seriell ausgegeben werden müssen. Videospeicher sind typischerweise "pixelgerastert", so daß eine Zeile von Speicherelementen oder ein Teil von ihr direkt den Pixelinformationen einer gegebenen Abtastzeile oder eines Teils von ihr entspricht. In einem Schwarzweißsystem mit 256 Pixeln pro Abtastzeile würde z. B. ein Speicher mit 256 Speicherelementen pro Zeile verwendet. Zur seriellen Ausgabe der Informationen in der Zeile wird auf diese zugegriffen und werden diese in einem seriellen Schieberegister zur seriellen Ausgabe daraus während einer gegebenen Abtastzeile gespeichert, wobei auf diese Weise nur ein Speicherzugriff pro Abtastzeile erforderlich ist. Während die Daten aus dem seriellen Schieberegister an die Anzeige ausgegeben werden, wird zum Aktualisieren der Anzeigedaten auf die Daten aus dem Speicher zugegriffen. Während der Rücklaufperiode zwischen benachbarten Abtastzeilen werden diese Daten an das schieberegister übertragen. Die Anzahl der Zeilen und Spalten der Speicherelemente ist daher durch die Anzahl der Pixel pro Abtastzeile, die Anzahl der Informationsbits pro Pixel und die Anzahl der Abtastzeilen in der Anzeige bestimmt. Der Betrieb des seriellen Schieberegisters ist ausführlicher in den US-Patenten Nr. 4.322.635 und 4.347.587 beschrieben, wobei ein typischer Bitraster-Videospeicher in der US-Patentanmeldung mit der lfd. Nr. 567.040 beschrieben ist.
  • In Anwendungen, die Pixelraster-Videospeicher verwenden, ist eine große Anzahl einzelner Speicher in Matrizen in der Weise angeordnet, daß eine einzelne Zugriffsoperation ein vorgegebenes Pixelmuster ausgibt. Dies ermöglicht, während eines einzigen Zugriffszeitraums eine große Anzahl von Pixeln und/oder Bits pro Pixel auszugeben und auf diese Weise die zum Zugreifen auf eine gegebene Informationsmenge erforderliche Zeit zu reduzieren. Diese Matrixkonfiguration kann erfordern, daß die einzelnen Speichern zugeordneten Schieberegister entweder in Serie oder parallelgeschaltet sind.
  • Um die Verwendung von Mehrfach-Pixelraster-Videospeichern zu erleichtern, ist es wünschenswert, auf einem einzelnen Halbleiterchip mehr als einen Speicher zu integrieren. Um eine sowohl vom ökonomischen Standpunkt als auch vom Standpunkt der Vermarktung praktikable Vorrichtung zu schaffen, muß jeder der integrierten Speicher relativ zu den anderen Speichern auf dem gleichen Chip einen in gewissen Umfang unabhängigen Betrieb aufrechterhalten und trotzdem soviel Steuerfunktionen wie möglich gemeinsam nutzen. Dies ist notwendig, um die Anzahl der als Schnittstelle zwischen der peripheren Schaltungsanordnung und dem Chip selbst erforderlichen integrierten Schaltungspins zu reduzieren und außerdem die Schaltungsdichte zu reduzieren. Wenn Mehrfach-Pixelraster-Videospeicher auf einem einzelnen Halbleiterchip integriert sind, ist es wünschenswert, einen unabhängigen Zugriff auf die seriellen Eingänge und Ausgänge jedes Speichers zu haben und außerdem eine unabhängige Steuerung der Direkt-Schreib/Lesemoden für die Speicher zu haben. Zusätzlich zu getrennten Pins für die Lese/Schreibsteuerfunktionen würde dies für jeden Speicher getrennte Schnittstellenpins für serielle Eingänge und serielle Ausgänge erfordern, was zu einem unpraktischen Mehrpin- Gehäuse führen würde. Zusätzlich würde die zum Bereitstellen der verschiedenen unabhängigen Funktionen erforderliche Steuerschaltung die Dichte der Chip-Schaltungsanordnung erhöhen.
  • In Anbetracht der obigen Nachteile bei integrierten Mehrfachspeicher-Halbleiterchips ist es wünschenswert, einen Mehrfachspeicherchip mit gemeinsam genutzten Steuerfunktionen zu schaffen, der als Schnittstelle mit der peripheren Schaltungsanordnung eine Minimalzahl von Pins nutzt, aber dennoch eine in hohern Maß unabhängige Steuerung jedes Speichers in einem gegebenen Chip beibehält.
  • In der US-A-3 930 239 ist ein Halbleiterspeicher offenbart, in dem eine decodierte Adresse in einem Register gespeichert wird; das Verschieben der decodierten Adresse in jenem Register führt zum sequentiellen Wählen eines passenden Verstärkers. Es findet keine Übertragung von Speicherdaten an ein Schieberegister statt.
  • In der EP-A-0 097 778 ist ein Halbleiterspeicher beschrieben, wie er im Oberbegriff von Anspruch 1 angegeben ist. Dort werden Speicherdaten parallel in ein serielles Register (80, 89) geladen. Aus dem seriellen Register werden die Daten durch Verschieben des abgegriffenen Speicherplatzes gemäß für die Abgriffadressen-Decodiereinrichtung (84) bereitgestellten inkrementierten Adressen (C0,...,C7) seriell ausgegeben.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung umfaßt einen wie zu Beginn definierten Halbleiterspeicher, der die kennzeichnenden Merkmale des Anspruchs 1 besitzt, und ein Verfahren, das die Schritte des kennzeichnenden Teils des Anspruchs 9 umfaßt.
  • Ein nochmals weiteres Merkmal der Erfindung: Es wird ein Zeilendecodierer zum Empfangen und zum Decodieren einer Zeilenadresse und zum Wählen einer der Zeilen der Speicherelemente geschaffen. Es wird ein Spaltendecodierer zum Empfangen und zum Decodieren einer Spaltenadresse und zum Wählen einer der Spalten der Speicherelemente geschaffen. Der Spalten- und der Zeilendecodierer arbeiten zusammen, um in dem Direktzugriffsmodus ein Speicherelement in der Matrix auszuwählen. Es wird ein serielles Schieberegister mit mehreren Verschiebungsbits, deren Anzahl mit der Anzahl der Spalten der Matrix übereinstimmt, geschaffen mit dazwischen angeordneten Übertragungsgattern. Die Übertragungsgatter sind so betreibbar, daß sie Daten von allen Speicherelementen in der Zeile, auf die zugegriffen wird, zum Speichern in den Verschiebungsbits des Schieberegisters übertragen. Es wird eine Abgriffschaltung zum Wählen des Verschiebungsbits, aus dem Daten auszugeben sind, geschaffen. Die Stelle des Abgriffs ist durch eine an den Spaltendecodierer eingegebene und dabei decodierte Adresse bestimmt. Die Daten werden dann von dem Abgriffpunkt aus dem Schieberegister herausgeschoben, wobei der Abgriffpunkt der Ausgang irgendeines durch die an den Spaltendecodierer eingegebene Abgriffadresse bestimmten Verschiebungsbits ist. Eine Steuerschaltung steuert, ob das Ausgangssignal von dem Spaltendecodierer eine Spaltenadresse decodiert oder ein Abgriffdecodiersignal zum Wählen des Ausgangs des Schieberegisters bereitstellt.
    • KURZBESCHREIBUNG DER ZEICHNUNG
  • Zum vollständigeren Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun Bezug auf die folgende Beschreibung genommen, die in Verbindung mit der beigefügten Zeichnung zu nehmen ist, in der:
  • Fig. 1 einen schematischen Blockschaltplan eines Halbleiterchips zeigt, der vier Pixelraster-Speicheranordnungen gemäß der vorliegenden Erfindung enthält;
  • Fig. 2 Zeitablaufpläne zum Schreiben von Daten zum Wählen einer der Speicherzellen gemäß dem Schreibmaskenmerkmal zeigt;
  • Fig. 3 einen Blockschaltplan einer symmetrischen Pixelspeichermatrix zeigt;
  • Fig. 4 einen Teil des Anzeigerasters für die Matrix aus Fig. 3 zeigt;
  • Fig. 5 einen schematischen Blockschaltplan des Schieberegisters und des Abriffzwischenspeichers zeigt;
  • die Fig. 6a und 6b ein Diagramm einer Abtastzeile für drei verschiedene Anzeigeabtastungen unter Verwendung eines Software-Schwenks zeigen;
  • die Fig. 7a und 7b ein Diagramm einer Abtastzeile für drei verschiedene Anzeigeabtastungen zeigen, wobei das Schieberegister an verschiedenen Stellen abgegriffen ist;
  • Fig. 8 einen Stromlaufplan eines Verschiebungsbits des Schieberegisters zeigt;
  • Fig. 9 einen Stromlaufplan dreier in Serie geschalteter Verschiebungsbits zeigt;
  • Fig. 10 einen Stromlaufplan eines Teils des seriellen Schieberegisters und des Abgriffzwischenspeichers zeigt;
  • Fig. 11 einen schematischen Blockschaltplan der Schnittstelle zwischen dem Abgriffzwischenspeicher, dem Schieberegister und den Spaltendecodierschaltungen zeigt;
  • Fig. 12 einen schematischen Blockschaltplan des zweckmäßigen Entwurfs der Speicherelemente in den vier Pixelraster-Speicheranordnungen und die zugeordneten Schieberegister und Abgriff zwischenspeicher zeigt;
  • Fig. 13 einen Zeitablaufplan für das Übertragen von Daten aus dem Speicher an das Schieberegister zeigt;
  • Fig. 14 einen Zeitablaufplan für das Verschieben von Daten aus dem Schieberegister zum Speicher zeigt;
  • Fig. 15 einen schematischen Blockschaltplan der Schaltungsanordnung zum einzelnen Adressieren einzelner der vier Matrizen auf dem Halbleiterchip zeigt;
  • Fig. 16 Zeitablaufpläne zum einzelnen Adressieren der Speicher mit getrennten Spaltenadressenfreigaben zeigt;
  • Fig. 17 einen Stromlaufplan der Schaltung für die Mittelleitungslast zeigt; und
  • Fig. 18 einen Zeitablaufplan für die Mittelleitungslast zeigt.
    • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG Vierfach-Speichermatrix
  • In Fig. 1 ist ein Haibleiterspeicher gezeigt, der vier Speichermatrizen 10, 12, 14 und 16 umfaßt und im folgenden als eine "Vierfach-Speichermatrix" bezeichnet wird. Jede der Speicherzellen 10-16 ist Bestandteil eines Schreib-Lese-Speichers, der sowohl mit seriellem Zugriff als auch mit Direktzugriff organisiert ist, die beide eine Zellenmatrix des Typs mit dynamischem Direktzugriff verwenden können. Alle Matrizen 10-16 sind in einem Halbleiterchip enthalten, der üblicherweise in einem Standard-Dual-in-line-Gehäuse angebracht ist. Speicher dieses Typs sind allgemein in dem an White u. a. erteilten und auf Texas Instruments Incorporated übertragenen US-Patent Nr. 4.081.701 beschrieben. Zum Definieren verschiedener Zeilen und Spalten von Speicherelementen ist jede Matrix allgemein in zwei Hälften mit einer gleichen Anzahl von Speicherzellen in jeder Hälfte unterteilt. Zwischen den zwei Hälften ist eine Zeile von Leseverstärkern, wovon jeder einer Spalte zugeordnet ist, in der Weise angeordnet, daß die Aktivierung einer Zeile eine Ausgabe an jeden Leseverstärker erzeugt. Zum Ausgeben aller oder ausgewählter Adressendatenbits werden dann, wie unten beschreiben, geeignete Decodierschaltungen verwendet.
  • Jede Speichermatrix 10-16 ist in einer "bitgerasterten" Konfiguration angeordnet; d. h., der relative Platz eines in dem -Speicher gespeicherten Datenbits entspricht einem physikalischen Ort eines Pixels auf der Anzeige. Zum Beispiel könnten die in der ersten Zeile und in der ersten Spalte einer der Pixelrastermatrizen gespeicherten Daten dem ersten Pixel in der ersten Abtastzeile auf der Videoanzeige entsprechen. Falls nur eine Matrix verwendet würde, würden die benachbarten Pixel den in der ersten Zeile und in der zweiten Spalte der Matrix gespeicherten Daten entsprechen. Falls jedoch mehrere Matrizen verwendet werden, entsprechen benachbarte Spalten in einer gegebenen Matrix jedem n-ten Pixel auf der Anzeige, wobei n gleich der Anzahl der parallelen Matrizen ist. Dieser Speichertyp ist ausführlich in der US-Patentanmeldung mit der lfd. Nr. 567.040, eingereicht am 30. Dezember 1983 und übertragen auf Texas Instruments Incorporated, in "Inside Graphic Systems, From Top To Bottom", Electronic Design, Bd. 31, Nr. 15 (1983) von Novak und Pinkham, in "Dedicated Processor Shrinks Graphic System To Three Chips", Electronic Design, Bd. 31, Nr. 16 (1983) von Williamson und Rickert sowie in "Video Ram Excells At Fast Graphics", Electronic Design, Bd. 31, Nr. 17 (1983), von Pinkham, Novak & Guttag, beschrieben.
  • Die Speichermatrizen 10-16 sind alle auf einem einzigen, durch eine punktierte Linie bezeichneten Halbleiterchip enthalten. Eine Adresse A0-A7 wird in einem Adressenpuffer 18 empfangen, dessen Ausgang an einen Zeilenadressen-Zwischenspeicher 20 und an einen Spaltenadressen-Zwischenspeicher 22 eingegeben wird. Der Zeilenadressen-Zwischenspeicher 20 wird durch das Zeilenadressen-Freigabesignal gesteuert, während der Spaltenadressen-Zwischenspeicher 22 durch die Spaltenadressenfreigabe gesteuert wird. Der Zeilenadressen-Zwischenspeicher 20 wird an einen Zeilenadressenbus 24 ausgegeben, während der Ausgang des Spaltenadressen-Zwischenspeichers 22 an einen Spaltenadressenbus 26 ausgegeben wird. Jeder Speichermatrix 10-16 ist ein Zeilendecodierer 28 zum Empfangen der zwischengespeicherten Zeilenadresse von einem Zeilenadressenbus 24 und ein Spaltendecodierer 30 zum Empfangen der Zwischenspeicher- Spaltenadresse von dem Spaltenadressenbus 26 zugeordnet.
  • Obgleich die Zeilen- und Spaltendecodierer getrennt gezeigt sind, nutzt jede Matrix 10-16, wie unten beschrieben, einen gemeinsamen Zeilendecodierer und einen gemeinsamen Spaltendecodierer gemeinsam.
  • Jede Speicherzelle 10-16 besitzt eine ihr zugeordnete Dateneingangs/ausgangsschaltung (Daten-E/A-Schaltung) 32, die aus E/A-Datenleitungen besteht. Die der Matrix 10 zugeordneten E/A-Datenleitungen sind durch "E/A&sub0;", die der Matrix 12 zugeordneten E/A-Leitungen sind durch "E/A&sub1;", die der Matrix 14 zugeordneten E/A-Leitungen sind durch "E/A&sub2;" und die der Matrix 16 zugeordneten E/A-Leitungen sind durch "E/A&sub3;" bezeichnet. Zusätzlich ist der Matrix 10 ein serielles Schieberegister 34 zugeordnet, der Matrix 12 ein serielles Schieberegister 36 zugeordnet, der Matrix 14 ein serielles Schieberegister 38 zugeordnet und der Matrix 16 ein serielles Schieberegister 40 zugeordnet.
  • Jedem Schieberegister 34-40 sind Abgriffzwischenspeicher 42, 44, 46 bzw. 48 zugeordnet. Die Abgriffzwischenspeicher 42-48 sind so betreibbar, daß sie das Verschiebungsbit der jeweiligen zugeordneten Schieberegister 34-40 zur Ausgabe daraus wählen. Die Abgriffzwischenspeicher 42-48 besitzen Schnittstellen mit einem Abgriffzwischenspeicherbus 50, der an den Ausgang einer Abgriffzwischenspeicher-Decodierschaltung 52 angeschlossen ist. Die Abgriffzwischenspeicher-Decodierschaltung 52 empfängt von dem Adressenbus 26 die zwischengespeicherten Spaltenadressen zu deren Decodierung. In der zweckmäßigen Ausführung sind die Abgriffzwischenspeicher-Decodierschaltung 52 und der Spaltendecodierer 30 gemeinsam genutzte Funktionen, so daß nur eine Decodierschaltung erforderlich ist. Wie unten beschrieben, wird eine Steuerschaltung bereitgestellt, um zu bestimmen, ob der decodierte Ausgang auf den Abgriffzwischenspeicherbus 50 oder auf den Spaltendecodiererbus 26 angeordnet wird.
  • Jedes Schieberegister 34-40 enthält mehrere in Serie geschal tete Verschiebungsbits, wobei jedes Verschiebungsbit darin einer getrennten Spalte in der zugeordneten Matrix zugeordnet ist. Als Schnittstelle zwischen den einzelnen Spalten jeder Matrix 10-16 und den zugeordneten Schieberegistern 34-40 wird ein übertragungsgatter 54 bereitgestellt. Diese Datenübertragung kann entweder von dem Ausgang jedes Leseverstärkers in den entsprechenden Speichermatrizen zum Laden in den Verschiebungsbits der jeweiligen Schieberegister erfolgen oder sie kann eine Übertragung von Daten aus dem Schieberegister an die zugeordnete Matrix ermöglichen. Wie unten beschrieben, gestatten die Übertragungsgatter 54 die Übertragung aller Daten in der adressierten Zeile an das Schieberegister zur seriellen Ausgabe daraus. Der Betrieb der Übertragungsgatter und der seriellen Schieberegister ist ausführlich in dem US-Patent Nr. 4.330.852 beschrieben.
  • Der Ausgang des Abgriffzwischenspeichers 42 enthält den seriellen Ausgang des Schieberegisters 34, wobei dieser Ausgang an einen Eingang eines einpoligen Umschalters 56 eingegeben wird, der ermöglicht, den Ausgang des Abgriffzwischenspeichers 42 zwischen dem seriellen Eingang des Schieberegisters 34 und dem seriellen Eingang des Schieberegister 36 umzuschalten. Auf eine ähnliche Weise wird auch der Ausgang des Abgriffzwischenspeichers 46, der der gewählte Ausgang des Schieberegisters 38 ist, an einen einpoligen Umschalter 58 eingegeben, der zwischen dem seriellen Eingang des Schieberegisters 38 und dem seriellen Eingang des der Matrix 16 zugeordneten Schieberegisters 40 wählt. Der Abgriffzwischenspeicher 44, der den Ausgang des Schieberegisters 36 wählt, ist durch einen einpoligen Umschalter 60 an den seriellen Eingang des Schieberegisters 36 zirkulär rückgekoppelt, während der Ausgang des Abgriffzwischenspeichers 48 ebenfalls durch einen einpoligen Umschalter 62 an den seriellen Eingang des Schieberegisters 40 rückgekoppelt ist. Jeder Schalter 56-62 ist eine metallmaskenprogrammierbare Option, die während der Herstellung des Halbleiterspeichers gewählt wird. Obgleich sie als Schalter gezeigt sind, sind sie tatsächlich eine Reihe von Leitungen, die auf der Maske vor der Herstellung der Vorrichtung verbunden oder getrennt werden.
  • Die Schalter 56-62 ermöglichen zwei Betriebsmodi. In dem ersten Modus sind die Schalter 56 und 58 eingeschaltet, so daß der Ausgang des Abgriffzwischenspeichers 42 zurück an den seriellen Eingang des zugeordneten Schieberegisters 34 angeschlossen ist und der Ausgang des Abgriff zwischenspeichers 46 zurück an den seriellen Eingang des zugeordneten Schieberegisters 38 angeschlossen ist. Auf eine ähnliche Weise sind die Schalter 60 und 62 geschlossen, so daß die Ausgänge der Abgriffzwischenspeicher 44 und 48 zurück an die seriellen Eingänge der jeweiligen Schieberegister 36 und 40 angeschlossen sind. Auf diese Weise ist jedes Schieberegister 34-38 als ein "Zirkulär"-Schieberegister konfiguriert.
  • In dem zweiten Betriebsmodus ist der Schalter 56 so konfiguriert, daß er den abgegriffenen Ausgang des Schieberegisters 34 mit dem seriellen Eingang des Schieberegisters 36 verbindet, während der Schalter 58 so konfiguriert ist, daß er den abgegriffenen Ausgang des Schieberegisters 38 mit dem seriellen Eingang des Schieberegisters 40 verbindet. Die Schalter 60 und 62 sind in der geöffneten Stellung konfiguriert, so daß das Umlaufen der Daten in den Schieberegistern 36 und 40 gesperrt ist. Im wesentlichen schaltet dieser zweite Betriebsmodus die Schieberegister 34 und 36 und die Schieberegister 38 und 40 hintereinander.
  • Als Schnittstelle mit den Schieberegistern ist in den zwei Modi ein als "S&sub1;" bezeichnetes Signalpin an den Ausgang des Abgriffzwischenspeichers 44 angeschlossen, ein Signalpin "S&sub0;" ist die Schnittstelle mit dem seriellen Eingang des Schieberegisters 34, ein Signalpin "S&sub2;" ist die Schnittstelle mit dem seriellen Eingang des Schieberegisters 38 und ein Signalpin "S&sub3;" ist die Schnittstelle mit dem seriellen Eingang des Abgriffzwischenspeichers 48. In dem ersten Betriebsmodus wird das Pin S&sub1; sowohl mit dem seriellen Eingang als auch mit dem seriellen Ausgang des Schieberegisters 36 multiplexiert, das Pin S&sub0; wird mit dem seriellen Eingang und mit dem seriellen Ausgang des Schieberegisters 34 multiplexiert, das Pin S&sub2; wird mit dem seriellen Eingang und mit dem seriellen Ausgang des Schieberegisters 38 multiplexiert, und das Pin S&sub3; wird mit dem seriellen Eingang und mit dem seriellen Ausgang des Schieberegisters 40 multiplexiert. Es werden Puffer in der Weise bereitgestellt, daß als Antwort auf das serielle Ausgangsfreigabesignal zum selektiven Eingeben von Daten oder Empfangen von Ausgangsdaten aus dem zugeordneten Schieberegister Daten an den Pins S&sub0;-S&sub3; an die zugeordneten Schieberegister eingegeben oder von diesen ausgegeben werden können. Diese multiplexierten Funktionen werden unten mit Bezug auf Fig. 5 beschrieben.
  • In dem zweiten Betriebsmodus ist das Pin S&sub1; mit dem Ausgang des Abgriffzwischenspeichers 44 verbunden, während das Pin S&sub0; mit dem Eingang des Schieberegisters 34 verbunden ist, wobei die Schieberegister 34 und 36 hintereinandergeschaltet sind. Das Pin S&sub0; ist mit dem Eingang des Schieberegisters 38 verbunden, während das Pin S&sub3; mit dem Ausgang des Abgriffzwischenspeichers 48 verbunden ist, wobei die Schieberegister 38 und 40 hintereinandergeschaltet sind. In diesem Modus können Daten seriell an das Schieberegister 34 eingegeben werden und von dem abgegriffenen Ausgang des Schieberegisters 36 ausgekoppelt werden. In einer ähnlichen Weise können Daten seriell an das Schieberegister 38 eingegeben und von dem abgegriffenen Ausgang des Schieberegisters 40 ausgekoppelt werden.
  • Die Schalter 56-62 sehen die Option vor, auf einem einzelnen multiplexierten Eingang/Ausgang auf jedes der den Speichermatrizen 10-16 zugeordneten Schieberegister wahlweise zuzugreifen oder alternativ die zwei Matrizen zugeordneten Schieberegister mit einem hierzu vorgesehenen Eingang und einem hierzu vorgesehenen Ausgang für jedes hintereinandergeschaltete Paar hintereinanderzuschalten. Auf diese Weise sind auf dem Gehäuse der integrierten Schaltung nur vier Pins erforderlich. Jede dieser Konfigurationen und ihre Anwendungen werden unten ausführlicher beschrieben.
  • Wie oben beschrieben, nutzt jede Speicherzelle 10-16 einen gemeinsamen Zeilendecodierer und einen gemeinsamen Spaltendecodierer gemeinsam. Eine Zeilenadresse und das zugeordnete -Signal aktivieren die adressierte Zeile in jeder Matrix 10-16, während eine Spaltenadresse und das zugeordnete - Signal die adressierte Spalte auf jeder Matrix 10-16 aktivieren. Die Datenübertragung kann dann zwischen den Bitleitungen und entweder den Daten-E/A-Schaltungen 32 oder den Schieberegistern 34-40 ausgeführt werden. Durch die gemeinsame Nutzung eines gemeinsamen Zeilen- und Spaltendecodierers würde eine Direktzugriffslesefunktion oder -schreibfunktion das gleichzeitige Lesen oder Schreiben von Daten auf alle Matrizen 10-16 erfordern. Um wahlweise Daten auf eine oder mehrere Matrizen 10-16 zu schreiben, könnten getrennte Spaltendecodierschaltungen und eine zugeordnete Peripheriesteuerschaltungsanordnung erforderlich sein. Dies würde die Schaltungsdichte auf einem gegebenen Chip bedeutend erhöhen. Gemäß der vorliegenden Erfindung werden zwei Verfahren verwendet, um getrennt auf einen gewünschten Platz in einem gewählten Speicher der vier Matrizen 10-16 zu schreiben ohne Daten an dem gleichen Platz in der nicht gewählten Matrix zu stören. Das erste Verfahren, das das Schreiben auf nicht gewählte Matrizen verhindert, wird als ein "Schreibmasken"-Merkmal bezeichnet, während das zweite Verfahren als "Getrennte- " bezeichnet wird und zum Wählen der zu beschreibenden Matrix getrennte Spaltenadressenfreigaben &sub0;, &sub1;, &sub2; und &sub3; verwendet. Wie unten beschrieben, sind diese beiden Merkmale auf dem Halbleiterchip integriert, wobei während der Herstellung aber nur eines durch Ändern der Metallmaske aktiviert wird.
  • Um wahlweise Daten in irgendeiner Matrix 10-16 oder in irgendeiner deren Kombinationen zu ändern, wird als Schnittstelle zwischen dem E/A-Puffer 66 und den E/A-Leitungen E/A&sub0;-E/A&sub3; eine Freigabeschaltung 64 bereitgestellt. Die Freigabeschaltung 64 wird durch Ausgänge von einem Zuteiler 68 gesteuert, der bestimmt, ob das Schreibmaskenmerkmal oder das Getrennte- -Merkmal verwendet wird. Falls die Freigabeschaltung 64 so gesteuert wird, daß sie irgendeine der den Matrizen 10-16 zugeordneten E/A-Ausgaben sperrt, k:nnen die Daten auf der zugeordneten Bitleitung nicht "überschrieben" werden. Nur die den freigegebenen E/A-Leitungen zugeordneten Bitleitungen können aktiviert sein, so daß Daten auf das zugeordnete Speicherelement geschrieben werden können.
  • In dem Schreibmaskenmodus sind die vier Datenpins D&sub0;-D&sub3; multiplexiert, so daß die Freigabesignale W&sub0;, W&sub1;, W&sub2; und W&sub3; damit multiplexiert werden können. Die Signale W&sub0;-W&sub3; bestimmen, welche der den Speichermatrizen 10-16 zugeordneten E/A-Ports freigegeben werden sollen. Wie unten ausführlicher beschrieben, besteht der Nachteil des Schreibmaskenmerkmals darin, daß für jedes -Signal nur ein Satz von Werten für die Signale W&sub0;-W&sub3; zwischengespeichert werden kann. Später kann nur auf Plätze in den gewählten Matrizen geschrieben werden. Beim Betrieb in dem Seitenmodus stellt dies ein Problem dar.
  • Wenn die Metallmaske geändert ist, um das Getrennte- - Merkmal zu wählen, unterscheidet der Zuteiler 68 zwischen den vier -Signalen. In diesem Modus wird die Zeile mit dem -Signal gewählt, während hierauf dann das gewünschte CAS- Signal der Signale &sub0;- &sub3; eingegeben wird. Daher kann für einen gegebenen Zeilenzugriff die Spaltenadresse und irgendeine der Spalten in den Matrizen 10-16 gewählt werden. Für den Betrieb in dem Seitenmodus ist nur ein Zeilenzugriff erforderlich, wobei die -Signale während eines gegebenen Zeilenzugriffs so gesteuert werden können, daß sie Spalten von irgendeiner Matrix 10-16 oder von irgendeiner Kombination dieser Matrizen wählen.
  • Außerdem wird auf dem Chip ein Takt- und Steuergenerator 69 zum Erzeugen der verschiedenen Taktsignale und Steuersignale wie etwa jenen, die zum Aktivieren des Übertragungsgatters und der Schieberegister 34-40 erforderlich sind, bereitgestellt. Zwei der auf den Takt- und Steuergenerator 69 eingegebenen Signale sind das Signal für den Schieberegistertakt SCLK und das Signal für die Übertragungs und Ausgangsfreigabesignale / .
  • In Fig. 2 ist nun für den Speicher aus Fig. 1 ein Zeitablaufplan für den Schreibzyklus gezeigt, der das Schreibmaskenmerkmal zeigt. Während tief wird, ist die Zeilenadresse in dem herkömmlichen RAM in dem Zeilenadressen-Zwischenspeicher 20 zwischengespeichert. Nach einer vorgegebenen Dauer wird die Spaltenadresse in dem Adressenpuffer 18 angeordnet und geht hoch, um die Spaltenadresse in dem Spaltenadressen-Zwischenspeicher 22 zwischenzuspeichern. Nachdem die Spaltenadresse zwischengespeichert ist, wird das Schreib/Freigabesignal in dem Schreibmodus auf einen tiefen Pegel geändert. In dem Schreibmaskenmerkmal wird das / -Signal tief, bevor tief wird. Dies ermöglicht dem Zuteiler 68, irgendwelche Daten auf den Dateneingängen, die die Signale W&sub0;-W&sub3; darstellen, zwischenzuspeichern. Da die abgedeckten Daten während jeder Änderung von nur einmal zwischengespeichert werden, kann für jede Zeilenadresse nur ein Satz abgedeckter Daten zwischengespeichert werden. Wie oben beschrieben, ist dies beim Betrieb in dem Seitenmodus ein Nachteil, da während einer gegebenen Zeilenadresse keine verschiedenen Matrizen gewählt werden können.
    • Das hintereinanderpeschaltete Schieberegister
  • In Fig. 3 ist nun eine aus vier Speichern 70, 72, 74 und 76 konfigurierte Matrix gezeigt. Dadurch, daß in ihm Vierbitspeicherzellen enthalten sind, ist jeder Speicher 70-76 ähnlich dem Speicher der Fig. 1. Die Speicher 70-76 werden in dem zweiten Betriebsmodus mit hintereinandergeschalteten Schieberegistern betrieben. Daher hat jedes Paar hintereinandergeschalteter Schieberegister ein für die serielle Eingabe an das hintereinandergeschaltete Paar vorgesehenes Pin und ein für die serielle Ausgabe an das hintereinandergeschaltete Paar vorgesehenes Pin, wodurch auf dem Gehäuse der integrierten Schaltung vier Pins als Schnittstelle mit den hintereinandergeschalteten Paaren erforderlich sind. Für Veranschaulichungszwecke sind die zwei hintereinandergeschalteten Paare in dem Speicher 70 mit den zwei hintereinandergeschalteten Paaren in dem Speicher 72 hintereinandergeschaltet. Die zwei hintereinandergeschalteten Paare in dem Speicher 74 sind miteinander hintereinandergeschaltet, und die zwei hintereinandergeschalteten Paare in dem Speicher 76 sind miteinander hintereinandergeschaltet. Ungeachtet der Konfiguration ist die elektrische Konfiguration die gleiche, wobei sich nur der physikalische Entwurf der Verbindungen ändert.
  • Es wird eine Datenaktualisierungsschaltung 78 bereitgestellt, die auf einem Bus 80 ein Signal von einem (nicht gezeigten) Mikroprozessor empfängt, um sechzehn getrennte Signale zum Steuern entweder der Getrennte- -Funktion jeder Speicherzelle in dem Speicher 70-76 oder alternativ des Schreibmaskenmerkmals zu erzeugen. Diese Ausgänge sind mit a/Wa- p/Wp bezeichnet. Um, wie unten beschrieben, in dem Direktzugriffsmodus zum Aktualisieren der Pixeldaten wahlweise auf jene Matrizen zu schreiben, sind diese Signale getrennten Speichermatrizen in den Speichern 70-76 zugeordnet.
  • Jede Pixelrastermatrix in den Speichern 70-76 ist mit einem Buchstaben bezeichnet, der seinen relativen Platz in der Matrix angibt. Ein hintereinandergeschaltetes Paar im Speicher 70 ist mit "D" und "H" bezeichnet. Dieses hintereinandergeschaltete Paar ist mit den Matrizen "L" und "P" in dem Speicher 72 hintereinandergeschaltet. Das andere Matrixpaar im Speicher 70, das mit dem anderen, mit "K" und "0" bezeichneten Matrixpaar im Speicher 72 hintereinandergeschaltet ist, ist mit "C" und "G" bezeichnet. Die hintereinandergeschalteten Matrizen in dem Speicher 74 sind mit "B", "F", "J" und "N" bezeichnet, während die hintereinandergeschalteten Matrizen im Speicher 76 mit "A", "E", "I" und "M" bezeichnet sind. Daher ist die Matrix der Fig. 3 in der Weise konfiguriert, daß die Matrizen A, B, C und D parallel angeordnet sind, wobei ihre seriellen Ausgänge an vier parallele Eingänge eines seriellen Vierbitschieberegisters 82 angeschlossen sind, dessen serieller Ausgang zur Eingabe an eine Anzeige verarbeitet wird. Die verbleibenden hintereinandergeschalteten Matrizen E-H, I-L und M-P sind in einer parallelen Konfiguration hintereinandergeschaltet, so daß alle Elemente in den hintereinandergeschalteten Matrizen A-D, gefolgt von allen Schieberegisterdaten von den Matrizen E-H usw., an das Vierbitschieberegister 82 ausgegeben werden. Dies wird als "symmetrische Pixelrasterung" bezeichnet.
  • In Fig. 4 ist nun ein Teil der Videoanzeige unter Verwendung der symmetrischen Pixelmatrix der Fig. 3 gezeigt. Beim Zugreifen auf eine Datenzeile in der symmetrischen Matrix wird zunächst eine Zeilenadresse und dann eine Spaltenadresse bereitgestellt. Dann werden die Daten auf den Bitleitungen jeder Spalte mit dem Übertragungsgatter 54 an die jeweiligen Verschieberegister jeder Matrix A-P übertragen. Sobald die Daten parallel in die jeweiligen Schieberegister geladen sind, werden alle Schieberegister durch einen gemeinsamen Schiebetakt getaktet, um die Daten synchron an das Vierbitschieberegister 82 zu verschieben. Bei einer 256 Bits breiten Matrix und einem entsprechenden 256 Bits breiten Schieberegister ist jeder Platz der besonderen Spalte entsprechend mit "00" bis "255" bezeichnet. Das erste von jeder der Matrizen A bis P ausgegebene Verschiebungsbit entspricht der Spaltenadresse 00. Die ersten in das Vierbitschieberegister 82 geladenen Daten sind die ursprünglich in der Spalte 00 der Matrizen A-D gespeicherten Daten. Nachdem die Daten in das Vierbitschiebere gister 82 geladen sind, werden sie mit einer Datenrate herausgeschoben, die das Vierfache des Schiebetakts beträgt. Das erste von dem Vierbitschieberegister 82 ausgegebene Datenstück sind daher die Daten in der Spalte 00, Zeile 00 der Matrix A, auf die die Daten in der Spalte 00, Zeile 00 der Matrix B folgen. Nachdem die der Spalte 00 der Matrizen A, B, C und D entsprechenden Daten von dem Vierbitschieberegister 82 ausgegeben sind, um die erste Abtastzeile zu bilden, werden dann die der Zeile 00, Spalte 01 entsprechenden Daten in das Schieberegister 82 geladen, um die zweite Abtastzeile zu bilden. Dies wird fortgesetzt, bis alle Daten in den den Registern A-D zugeordneten Schieberegistern ausgegeben sind, was 256 Schiebetakte und 1024 Verschiebungen des Vierbitschieberegisters 82 erfordert.
  • In diesem Beispiel ist die Anzeige, die für die erste Abtastzeile aus 1024 Pixeln besteht, 256 Blöcke lang. Für die nächste Abtastzeile wurden die Daten von den ursprünglich den Matrizen E-H zugeordneten Schieberegistern seriell in die den Matrizen A-D zugeordneten Schieberegister geladen. Diese Daten werden dann seriell in das Vierbitschieberegister 82 geladen. Die nächste allen Daten in den den Matrizen I-L zugeordneten Schieberegistern zugeordnete Abtastzeile und die vierte Abtastzeile besteht aus den Daten in den den Matrizen M-P zugeordneten Schieberegistern. Diese bildet 256 Pixelmatrizen, wobei die Pixel darin jeweils mit A bis P gekennzeichnet sind. Nachdem alle der Zeilenadresse 00 zugeordneten Daten von den Schieberegistern ausgegeben sind, wird auf die Zeile 01 zugegriffen, wobei die Daten an die zugeordneten Schieberegister übertragen werden, während die Abtastzeilen fünf bis acht angezeigt werden, um die zweite Zeile von Pixelmatrizen zu bilden.
  • Durch Verwendung der symmetrischen Matrix aus Fig. 3 ist es möglich, in einem Speicherzugriffszeitraum über sechzehn benachbarte Pixel in irgendeiner Pixelmatrix zu schreiben.
  • Falls nur eine pixelgesteuerte Speichermatrix verwendet würde, wären, um die Daten der sechzehn Pixel zu ändern, sechzehn Speicherzugriffe erforderlich. In der symmetrischen Pixelmatrix ist es bei aktivierter Aktualisierungsschaltung 78 zur Wahl der Matrix, die bei jener Zeilen- und Spaltenadresse und in dem gewünschten Muster zu uberschreiben ist, lediglich erforderlich, einen Direktzugriff der Speichermatrizen A-P durchzuführen.
  • Falls auf der Anzeige z. B. ein durch das Bezugszeichen 84 in Fig. 4 gezeigtes Muster gezeichnet werden soll, würde ein herkömmliches System zum Modifizieren der entsprechenden Pixelspeicherplätze auf jede Zeile, die das Muster 84 definiert, zugreifen und die Spaltenadresse ändern. Dies wurde erfordern, daß der Speicher in dem Seitenmodus betrieben wird. Dann würden die Zeilenadressen geändert und dieser Schritt wiederholt. Das Muster 84 enthält die Pixel H, L und P in der Pixelmatrix in Zeile 00, Spalte 00, die Pixel E, F, J und N in der Pixelmatrix in Spalte 01, Zeile 00, die Pixel D, H und L in der Pixelmatrix in Spalte 00, Zeile 01 und die Pixel B, F, I, J in der Pixelmatrix in der Spalte 01, Zeile 01. Ein herkömmliches System würde bei jedem Zeilenzugriff, der zum Schreiben über alle Pixeldaten zum Bildes des Musters 84 zwei Spaltenzugriffe erfordert, sechs Zeilenzugriffe erfordern. In der symmetrischen Pixelrastermatrix der Fig. 3 sind zum Bilden des Musters 84 jedoch nur vier Zugriffe erforderlich. Das System würde zunächst auf die Speicherzellen in Zeile 00, Spalte 00 aller Speicherzellen A-P zugreifen und nur die Speicherzellen H, L und P zum Schreiben auf sie freigeben. Bei für den Speicher 70-76 in Fig. 3 gewählter Schreibmaskenoption wäre vor dem Ändern der freigegebenen Pixelmatrizen für die Zeile 00, Spalte 01 ein neuer Zeilenzugriff erforderlich. Wäre jedoch die Getrennte- -Option gewählt, würde der Seitenmodus verwendet und zum Aktualisieren der Pixelinformationen in Spalte 00 und Spalte 01 nur ein Zugriff durchgeführt.
  • Durch Verwendung zu dem Halbleiterchip interner hintereinandergeschalteter Schieberegister mit vier darin enthaltenen Pixelrastermatrizen sind zum Erzeugen der 4 × 4-Matrix nur vier Pins erforderlich. Dies ermöglicht irgendeine Konfiguration, die eine symmetrische Matrix erfordert, die zwei Pixel oder irgend ein Vielfaches hiervon breit ist. Wie in Fig. 3 gezeigt, kann daher eine symmetrische 4 × 4-Pixelmatrix oder sogar eine 16 × 16-Pixelmatrix verwendet werden.
    • Zirkulär-Schieberegister mit Mehrfachabgriffausgang
  • In Fig. 5 ist nun ein schematischer Blockschaltplan eines 256- Bit-Schieberegisters 86 mit einem zugeordneten 256-Bit-Abgriffzwischenspeicher 88 und einem zugeordneten 256-Element- Übertragungsgatter 90 gezeigt. Das Schieberegister 86 ist ähnlich den Schieberegistern 34-40, der Abgriffzwischenspeicher 88 ist ähnlich den Abgriffzwischenspeichern 42-48, und das Übertragungsgatter 90 ist ähnlich dem Übertragungsgatter 54 in Fig. 1. Das Übertragungsgatter empfängt an dem Eingang die Bitleitungen B/L&sub0;&sub0;-B/L&sub2;&sub5;&sub5;, während seine Ausgänge an die einzelnen mit "00" bis "255" bezeichneten Verschiebungsbits des Schieberegisters 86 angeschlossen sind, wobei der serielle Eingang an das Verschiebungsbit 255 eingegeben wird und der serielle Ausgang durch das Verschiebungsbit 00 ausgegeben wird. Der Abgriffzwischenspeicher 88 ist so betreibbar, daß er den seriellen Ausgang bei irgendeinem Verschiebungsbit 00 bis 255 abgreift.
  • Der Verschiebungsausgang vom Verschiebungsbit 00 wird auf einen Dreizustandspuffer 92 eingegeben, dessen Ausgang an einen einpoligen Umschalter 94 angeschlossen ist. Der Schalter 94 ist ähnlich den Schaltern 60 und 62. Wie oben beschrieben, kann es sein, daß der Schalter 94 nicht verwendet wird, wenn das Schieberegister ähnlich den Schieberegistern 34 und 38 mit den einpoligen Umschaltern 56 und 58 konfiguriert ist. Der Ausgang des Schalters 94 ist an den seriellen Eingang des Verschiebungsbits 255 angeschlossen. Der Ausgang des Abgriffzwischenspeichers wird an einen Dreizustandspuffer 96 eingegeben, dessen Ausgang an einen der als "Si" bezeichneten Pins S&sub1;-S&sub3; angeschlossen ist, wobei "i" gleich "1" bis "3" ist. Das Pin Si wird außerdem an einen Dreizustandspuffer 98 eingegeben, dessen Ausgang an den seriellen Eingang des Verschiebungsbits 255 angeschlossen ist. Dieser Eingang ist mit SIN bezeichnet, während der Ausgang des Abgriffzwischenspeichers mit SOUT bezeichnet ist. Die Dreizustandspuffer 92, 96 und 98 werden durch das Signal gesteuert. Wenn das Signal hoch ist, sind die Puffer 92 und 96 gesperrt, während der Puffer 98 freigegeben ist. Dies ermöglicht, daß das Pin Si als ein serielles Eingangspin dient. Wenn tief ist, ist der Puffer 98 gesperrt, während die Puffer 92 und 96 freigegeben sind. Dies konfiguriert das Schieberegister 86 als ein Zirkulär-Schieberegister, bei dem der Ausgang des Verschiebungsbits 00 zurück an das Verschiebungsbit 255 eingegeben wird und der Ausgang des Abgriffzwischenspeichers an das Pin Si angeschlossen ist. In dieser Konfiguration dient das Pin Si als ein serielles Ausgangspin. Wie oben beschrieben, ist der Schalter 94 nur geöffnet, wenn die Maskenoption gewählt ist, in der zwei Schieberegister in einem einzigen Halbleiterchip hintereinandergeschaltet sind.
  • Es ist wichtig anzumerken, daß der serielle Ausgang in der zweckmäßigen Ausführung immer vom Verschiebungsbit 00 zum Verschiebungsbit 255 und nicht von dem Ausgang des Abgriffzwischenspeichers 88 rückgekoppelt ist. Er könnte jedoch von dem Abgriffpunkt rückgekoppelt sein. Bei Rückkopplung vom Verschiebungsbit 00 kann der Abgriffzwischenspeicher aktiviert werden, um den Ausgang von irgendeinem Verschiebungsbit in dem Schieberegister 86 zu wählen, ohne die Reihenfolge, in der die Daten umlaufen, zu beeinflussen. Zum Beispiel könnte das Verschiebungsbit 64 als das Ausgangsverschiebungsbit gewählt werden, so daß das erste an dem Ausgang erscheinende Bit die ursprünglich im Verschiebungsbit 64 gespeicherten Daten, gefolgt von den ursprünglich in den verbleibenden Verschiebungsbits 65-255 gespeicherten Daten wären. Da die Schiebetakte jedoch fortfahren, Daten zu verschieben, folgen auf die im Verschiebungsbit 255 gespeicherten Daten die ursprünglich im Verschiebungsbit 00 gespeicherten Daten. Auf diese Weise kann die ursprüngliche Reihenfolge der in dem Schieberegister 86 gespeicherten Daten unabhängig von der Stelle des Abgriffs erhalten werden.
  • Um einen Zählungsausgang zu erzeugen, zählt ein (nicht gezeigter) Zähler die Anzahl der Schiebetakte. Bei der Übertragung von Daten zu dem Schieberegister 86 erzeugt der externe Mikroprozessor, der den Speicher steuert, für den Zähler ein Rücksetzen und überwacht dann die Zählung. Der Mikroprozessor kann dann Daten bei einer vorgegebenen zählung verzögert um eine vorgegebene Anzahl von Verschiebungen zurück an den Speicher übertragen. Falls es z. B. wünschenswert ist, alle Daten in einer gegebenen Speicherzeile um ein Pixel zu verschieben, wäre es nur erforderlich, von dem ursprünglichen Platz 255 Zählungen des Schiebetakts abzuzählen und dann die Daten an die Bitleitungen zu übertragen.
  • In Fig. 6a und 6b ist nun für drei getrennte Vollbilder der Anzeige eine Wahlleitung der Anzeige dargestellt, wobei ein Vollbild als die zum Abtasten aller Zeilen auf der Anzeige erforderliche Zeit definiert ist. Die Vollbilder werden als VOLLBILD1, VOLLBILD2 und VOLLBILD3 bezeichnet, wobei die gezeigte Zeile als Zeile "N" bezeichnet ist. In dem gezeigten Beispiel umfaßt jede Abtastzeile der Anzeige 256 Pixel, wobei ein 256 Bit breites, dem Speicher zugeordnetes Schieberegister verwendet wird. Nach dem Übertragen von Daten an das Schieberegister ist die zeitgebung derart, daß 256 Verschiebungen gemacht werden, um für eine gegebene Zeile alle in dem Schieberegister enthaltenen Daten an die Anzeige auszugeben. In VOLLBILD1 entspricht das erste Pixel dem Verschiebungsbit 00, das auch den in Spalte 00 gespeicherten Daten entspricht. Das letzte am Ende der Abtastzeile herausgeschobene Datenbit entspricht dem Verschiebungsbit 255, das außerdem der Zeile 255 entspricht. Um die Daten um eins zu verschieben, zählt der (nicht gezeigte) Zähler bei einer vorgegebenen Verschiebungszählung die Anzahl der Schiebetaktzyklen und führt bei einer vorgegebenen Verschiebungszählung eine Übertragung vom Schieberegister zum Speicher bei der Zeilenadresse aus, die jener Zeile entspricht. Das in Fig. 6a gezeigte Beispiel erfordert, daß die Datenübertragung aus dem Schieberegister zum Speicher nach 255 Schiebetakten stattfindet. Bei dieser Zählung werden die ursprünglich im Verschiebungsbit 00 befindlichen Daten in das Verschiebungsbit 01 verschoben. Eine Übertragung bei einer Zählung von 255 führt dazu, daß die Daten, entsprechend einer Verschiebung der Daten an die nächsthöhere Spaltenadresse, um eine Pixelstelle nach rechts verschoben werden. Beim nächsten Vollbild führt die Übertragung von Daten vom Speicher an das Schieberegister daher dazu, daß diese verschobenen Daten ausgegeben werden. Falls für jede Zählung von 255 eine Übertragung vom Schieberegister zum Speicher stattfindet, scheinen sich die Daten während jeder Abtastung um ein Pixel nach rechts zu verschieben. Bei Abtastung drei für die gleiche Zeile sind die Pixel daher in Bezug auf VOLLBILD1 um zwei Pixel nach rechts verschoben.
  • Um eine Stelle nach links zu Verschieben, findet die Datenübertragung vom Schieberegister zum Speicher nach einer Verschiebungszählung von eins statt. Dies führt dazu, daß sich die ursprünglich im Verschiebungsbit 00 befindlichen Daten im Verschiebungsbit 255 befinden und die ursprünglich im Verschiebungsbit ol befindlichen im Verschiebungsbit 00 befinden, was somit für jede Abtastung auf der Anzeige zu einer Verschiebung um ein Bit nach links führt. Dies ist in Fig. 6b gezeigt.
  • In Fig. 7a sind nun drei den Vollbildern der Fig. 6a und 6b ähnliche aufeinanderfolgende Vollbilder von Zeile N gezeigt. Jedoch ist die Anzahl der Pixel auf jeder Zeile der Anzeige in diesem Beispiel ein Vielfaches von 192, während das Schieberegister und der Speicher 256 Bits breit sind. Der Abgriff auf dem Abgriffzwischenspeicher 88 ist so eingestellt, daß er Bits vom Verschiebungsbit 64 in der Weise auskoppelt, daß die Daten im Verschiebungsbit 64 das erste Bit in der Abtastzeile sind und das letzte Pixel den Daten im Verschiebungsbit 255 entspricht. Die einzige erforderliche Änderung, um die Daten um eins nach rechts zu verschieben, besteht in der Änderung des Abgriffs vom Verschiebungsbit 64 zum Verschiebungsbit 63. Dies beweist VOLLBILD2, in dem das erste Pixel Daten im Verschiebungsbit 63 entspricht und das letzte Datenbit Daten im Verschiebungsbit 254 entspricht. In dem nächsten, mit VOLLBILD3 bezeichneten Vollbild ist der Abgriff nochmals nach unten inkrementiert, so daß er beim Verschiebungsbit 62 angeordnet ist. Durch Verschieben des Abgriffs kann die Anzeige "geschwenkt" werden. Jedoch kann die Anzeige nur geschwenkt werden, bis der Abgriff beim Verschiebungsbit 00 angeordnet ist, bei dem die Anzeige Daten zwischen dem Verschiebungsbit 00 und dem Verschiebungsbit 191 entspricht.
  • Um einen konstanten sich ändernden Hintergrund mit einer Anzeige mit weniger als den in den seriellen Schieberegistern 86 bereitgestellten Pixeln anzuzeigen, kann die Zirkulär- Schieberegisterkonfiguration in Verbindung mit dem Abgriffzwischenspeicher 88 verwendet werden. Dies ist in Fig. 7b gezeigt, in der der Abgriff für das erste Vollbild, VOLLBILD1, auf das Verschiebungsbit 64 gesetzt ist und dann in den zwei nächsten aufeinanderfolgenden Vollbildern auf das Verschiebungsbit 65 bzw. auf das Verschiebungsbit 66 inkrementiert wird. Da das Schieberegister ein Zirkulär-Schieberegister ist, bewirken 192 Verschiebungen von dem Verschiebungsbit 65, daß die im Verschiebungsbit 00 gespeicherten Daten aus diesem ausgegeben werden. Auf ähnliche Weise führt das Abgreifen des Schieberegisters 86 beim Verschiebungsbit 66 in VOLLBILD3 dazu, daß die im Verschiebungsbit 00 und im Verschiebungsbit ol gespeicherten Daten nach der Verschiebung den letzten zwei Pixeln in der Zeile entsprechen.
    • Schieberegister und Abgriffzwischenspeicher
  • In Fig. 8 ist nun ein schematischer Blockschaltplan eines einzelnen Verschiebungsbits in dem Schieberegister 86 der Fig. 5 gezeigt. Der serielle Eingang wird als "IN" bezeichnet, während der serielle Ausgang als "OUT" bezeichnet wird. Der serielle Eingang ist an die Gates eines P-Kanal-FETs 104 und eines N-Kanal-FETs 106 angeschlossen. Die Source des Transistors 106 ist an VSS angeschlossen, während sein Drain an die Source eines N-Kanal-Transistors 108 angeschlossen ist. Die Source des Transistors 104 ist an VDD angeschlossen, während sein Drain an den Drain eines P-Kanal-Transistors 110 angeschlossen ist. Der Drain des Transistors 110 und der Drain des Transistors 108 sind an einen Knoten 112 angeschlossen, während das Gate des Transistor 110 an SR1 angeschlossen ist und das Gate des Transistors 108 an SR2 angeschlossen ist. Wie oben beschrieben, sind SR1 und SR2 die invertierte und die nicht invertierte Form des Schiebetakts. Die Transistoren 104-110 umfassen die erste Stufe eines Verschiebungsbits. Die P-Kanal-Transistoren 114 und 116 und die N-Kanal Transistoren 118 und 120 umfassen die zweite Stufe. Die Transistoren 114 und 120 sind ähnlich den Transistoren 104 und 106 konfiguriert, während die Transistoren 116 und 116 ähnlich den Transistoren 110 bzw. 108 konfiguriert sind. Die Gates der Transistoren 114 und 120 sind an den Knoten 112 angeschlossen, während der Drain des Transistors 116 und der Drain des Transistors 118 an den seriellen Ausgang angeschlossen sind. Zwischen den Knoten 112 und VSS ist ein Kondensator 122 angeschlossen, während zwischen den seriellen Ausgang und VSS ein Kondensator 124 angeschlossen ist. Die Kondensatoren 122 und 124 stellen eine Speicherkapazität dar.
  • Im Betrieb werden Daten am Ausgang des Verschiebungsbits, der es auch mit den Gates der Transistoren 104 und 106 verbindet, an den Kondensator 124 eingegeben. Wenn SR1 tief ist und SR2 hoch ist, werden diese Daten durch den Knoten 112 getaktet. Falls die Daten ein logisch hoher Pegel sind, leitet der Transistor 104, während der Transistor 106 leitet, falls die Daten ein logisch tiefer Pegel sind. Wenn SR1 auf einen hohen Pegel zurückkehrt und SR2 auf einen tiefen Pegel zurückkehrt, werden die Daten auf dem Kondensator 122 gespeichert. Um Daten vom Knoten 112 an den seriellen Ausgang zu übertragen, wird SR1 an das Gate des Transistors 118 angelegt und SR2 an das Gate des Transistors 116 angelegt. Daher werden Daten übertragen, wenn SR2 tief ist, was einem hohen SR1 entspricht. Dies ist die entgegengesetzte Konfiguration zu jener mit Bezug auf eine Datenübertragung zum Knoten 112.
  • In Fig. 9 sind nun drei in Serie geschaltete Verschiebungsbits 126, 128 und 130 gezeigt. Die Transistoren 104 und 106 sind für jedes Verschiebungsbit durch das Symbol 132 eines invertierenden Verstärkers dargestellt, während die Transistoren 114 und 120 durch das Symbol 134 eines invertierenden Verstärkers dargestellt sind. In einem Übertragungszyklus ist die Bitleitung mit dem seriellen Ausgang jedes Verschiebungsbits verbunden, wobei SR1 tief ist und SR2 hoch ist. Dies verbindet für das nächste aufeinanderfolgende Verschiebungsbit effektiv die Daten auf der Bitleitung mit dem Eingang des Verstärkers 134. Die (nicht gezeigte) Bitleitung wird dann getrennt, wobei das Signal auf dem Kondensator 124 gespeichert ist. Wenn der Schiebetakt die Zustände ändert, wird das Signal auf dem Ausgang des jeweiligen Verschiebungsbits an den Ausgang des nächsten Verschiebungsbits übertragen.
  • In Fig. 10 ist nun ein schematisches Diagramm der Verschiebungsbits 255, 254 und 253 in einem 256-Bit-Schieberegister gezeigt, wobei der serielle Eingang an das Verschiebungsbit 255 eingegeben wird. Die Ausgänge jedes Verschiebungsbits werden an NAND-Gatter 133 eingegeben, deren anderer Eingang an ein Abgriffzwischenspeichersignal angeschlossen ist, das dem Ausgang der Abgriffzwischenspeicher-Decodierschaltung 52 entspricht. Der Ausgang jedes NAND-Gatters 133 ist an den Drain eines Durchlaßtransistors 135 angeschlossen, dessen Source an eine Leitung 136 angeschlossen ist. Das Gate jedes jedem der Verschiebungsbits zugeordneten Transistors 135 ist an das Abgriffzwischenspeichersignal angeschlossen. Zum Beispiel ist TP255 das dem Verschiebungsbit 255 zugeordnete Abgriffzwischenspeichersignal, TP254 ist das dem Verschiebungsbit 254 zugeordnete Abgriffzwischenspeichersignal, und TP253 ist das dem Verschiebungsbit 253 zugeordnete Abgriffzwischenspeichersignal.
  • Die NAND-Gatter 133 enthalten jeweils einen N-Kanal-Transistor 138, dessen Source an VSS angeschlossen ist, dessen Drain an die Source eines N-Kanal-Transistors 140 angeschlossen ist und dessen Gate an das Abgriffzwischenspeichersignal angeschlossen ist. Der Drain des Transistors 140 ist an den Drain des P- Kanal-Transistors 142 angeschlossen, während sein Gate an den Ausgang des jeweiligen Schieberegisters angeschlossen ist. Die Source des Transistors 142 ist an VDD angeschlossen, während sein Gate an den Ausgang des damit zugeordneten Schieberegisters angeschlossen ist. Wenn das Abgriffzwischenspeichersignal vorhanden ist, erzeugt der Transistor 138 einen niederresistiven Weg zu VSS, während der Ausgang an dem Drain des Transistors 140 eine Funktion des Ausgangs des Schieberegisters ist. Obgleich dies keine echte NAND-Funktion ist, wird der zugeordnete Durchgangstransistor 135 beim Ausschalten des Transistors 138 ebenfalls ausgeschaltet. Die durch diese Konfiguration geschaffene NAND-Funktion reduziert die Leistungsaufnahme nicht gewählter Abgriffe.
  • Die Zwischenspeicherschaltung zum Erzeugen der Zwischenspeichersignale TP255-TP00 umfaßt kreuzgekoppelte Inverter 144 und 146, deren Ausgang jeweils an den Eingang des anderen Inverters angeschlossen ist, um einen Logikzustand darin zu speichern. Der Eingang des Inverters 144 und der Ausgang des Inverters 146 sind an einen Knoten 148 angeschlossen. Der Knoten 148 ist an die Drains eines N-Kanal-Transistors 150 und eines P-Kanal-Transistors 152 angeschlossen, deren Sources an eine der Spaltenadresse 255 entsprechende Decodierleitung Y255 angeschlossen sind. Der Knoten 148 ist durch einen Reihenwiderstand 154 an das Gate des Durchlaßtransistors 134 angeschlossen. Das Gate des Transistors 150 ist an ein Zwischenspeichersignal LCH angeschlossen, während das Gate des Transistors 152 an das invertierte Zwischenspeichersignal angeschlossen ist. Im Betrieb veranlaßt das Vorhandensein des LCH-Signals und des Decodiersignals, daß in den kreuzgekoppelten Invertern 144 und 146 ein hohes Logiksignal zwischengespeichert wird und somit das Zwischenspeichersignal TP255 darin gespeichert wird.
  • Dem Verschiebungsbit 254 ist ein kreuzgekoppeltes Inverterpaar 156 und 156 zugeordnet, während dem Verschiebungsbit 253 ein kreuzgekoppeltes Inverterpaar 160 und 162 zugeordnet ist. Das Decodiersignal Y254 wird an ein paralleles Paar von N-Kanal- und P-Kanal-Transistoren 164 und 166 eingegeben, während das Decodiersignal Y253 durch ein Paar N- und P-Kanaltransistoren 168 und 170 an das kreuzgekoppelte Inverterpaar 160 und 162 eingegeben wird. Die Reihenwiderstände 172 und 174 werden für die Verschiebungsbits 254 bzw. 253 bereitgestellt.
  • In einem wichtigen Aspekt der vorliegenden Erfindung ist der Abgriffpunkt durch eine Adresse bestimmt, die durch den Spaltenadressendecodierer decodiert wird. Daher ist nur ein Decodierer erforderlich, um sowohl eine Spalte zu adressieren als auch den besonderen Abgriffpunkt zu adressieren, der den seriellen Ausgang des Schieberegisters mit seriellem Zugriff darstellt. Dies verringert den Umfang der zum Bereitstellen der Decodierfunktion für den Abgriff des Schieberegisters erforderlichen Schaltungsanordnung bedeutend. Frühere Systeme haben einen getrennten Decodierer verwendet, um zu bestimmen, welcher Abgriff auszuwählen ist. Zusätzlich kann jedes Verschiebungsbit in dem Register gewählt werden, wobei somit mehr Vielseitigkeit für verschiedene Anwendungen geschaffen wird.
    • Physikalischer Entwurf
  • In Fig. 11 ist nun ein schematischer Blockschaltplan der Chipverbindungen und der ungefähre physikalische Entwurf der Speichermatrix 10 und des zugeordneten Übertragungsgatters 54, des Schieberegisters 34, des Abgriffzwischenspeichers 42 und des Spaltendecodierers 30 gezeigt. Für Veranschaulichungszwecke sind nur die Spalte 00 und die Spalte 01 mit ihren zugeordneten Ausgangsschaltungen gezeigt. Die Spalte 00 gibt für die Spaltenadresse 00 eine invertierte und eine nichtinvertierte Bitleitung aus, wobei B/L 00 an den Drain eines N- Kanal-Transistors 176 und
  • an den Drain eines N-Kanal- Transistors 178 angeschlossen ist. Die Source des Transistors 176 ist an die mit E/A&sub1; bezeichnete E/A-Leitung angeschlossen, während die Source des Transistors 178 an die mit &sub1; bezeichnete invertierte E/A-Leitung angeschlossen ist. Die beiden Gates der Transistoren 176 und 178 sind an die Spaltendecodierleitung 00 angeschlossen, um diese zu aktivieren, wenn die Spaltenadresse 00 gewählt ist. Auf eine ähnliche Weise ist ein N-Kanal-Transistor 180 zwischen der Bitleitung B/L 01 und der E/A-Leitung angeschlossen, während ein N-Kanal- Transistor 182 zwischen der Leitung
  • und der Leitung E/A&sub1; angeschlossen ist. Die Gates der Transistoren 180 und 182 sind an die Spaltendecodierleitung 01 angeschlossen.
  • Das Übertragungsgatter 54 umfaßt einen Durchlaßtransistor 184, dessen Drain an die nichtinvertierten Bitleitungen angeschlossen ist und dessen Source an den Eingang des jeweiligen Verschiebungsbits angeschlossen ist. Die Gates aller Transistoren 184 in der Übertragungsgatterschaltung 54 sind an das Übertragungssteuersignal SCT angeschlossen. Der Abgriffzwischenspeicher 42 stellt für jedes Verschiebungsbit einen Zwischenspeicher bereit; wobei er durch die damit verbundene Spaltendecodierleitung gesteuert wird. Zum Beispiel ist die Spaltendecodierleitung 00 an den Steuereingang des Abgriffzwischenspeichers TL00 angeschlossen. Der Ausgang des Abgriffzwischenspeichers TL00 wird an das Gate eines Durchlaßtransistors 186 eingegeben, dessen Drain an den Ausgang des Verschiebungsbits 00 und dessen Source an die SOUT-Leitung angeschlossen ist. Ein ähnlicher Durchlaßtransistor 188 ist zwischen dem Ausgang des Verschiebungsbits 01 und dem SOUT- Anschluß angeschlossen, wobei dessen Gate an den Abgriffzwischenspeicher TL01 angeschlossen ist.
  • In Fig. 12 ist nun die zweckmäßige Ausführung des physikalischen Entwurfs des Speichers der Fig. 1 mit jeder Speichermatrix 10-16 mit 256 Zeilen und mit jedem der zugeordneten Schieberegister 34-40 mit 256 Verschiebungsbits gezeigt. In den verschiedenen Figuren beziehen sich gleiche Bezugszeichen auf gleiche Teile. Die Speichermatrizen 10 und 12 sind in Matrizen 190 und 192 kombiniert. Die Matrix 190 enthält Spalte 00 bis Spalte 127, während die Matrix 192 Spalte 128 bis Spalte 255 enthält. Jede Matrix 190-196 enthält eine Hälfte der Spalten der Speicherzellen, die zwei der E/A-Leitungen E/A&sub0;- E/A&sub3; entsprechen. Die Spalten sind in der Weise verflochten, daß Spalten mit der gleichen Adresse einander benachbart sind. Zum Beispiel ist die Spalte 00 der Matrix 10 die erste physikalische Spalte in der Matrix 190, während die Spalte 00 der Matrix 12 die zweite physikalische Spalte in der Matrix 190 ist. Die E/A-Leitung ist durch den Index "0" für die Matrix 10 und durch den Index "1" für die Matrix 12 bezeichnet, wobei jede der richtigen Spaltenadresse zugeordnet ist. Auf der anderen Seite des Halbleiterchips sind eine Matrix 194 und eine Matrix 196 bereitgestellt, wobei diese die Spalten der Elemente in den Speichermatrizen 14 und 16 umfassen, während die Matrix 194 Spalte 0 bis Spalte 127 und die Matrix 196 Spalte 118 bis 255 enthält. Obgleich nicht gezeigt, sind die Matrizen 190 und 192 und die Matrizen 194 und 196 durch den Spaltendecodierer getrennt.
  • Die den Matrizen 10 und 12 zugeordneten Schieberegister 34 und 36 sind benachbart zu den Matrizen 190 und 192 angeordnet, wobei die Verschiebungsbits den jeweiligen Spalten zugeordnet und daran angeschlossen sind. Die Übertragungsgatterschaltungen 54 sind aus Vereinfachungsgründen nicht gezeigt. Die schieberegister 38 und 40 sind benachbart zu den Matrizen 194 und 196 angeordnet, wobei die Verschiebungsbits darin an die Ausgänge der jeweiligen Spalten angeschlossen sind. Die Schieberegister 34-40 sind in zwei Hälften aufgeteilt, wobei eine Hälfte den Matrizen 190 und 194 für die Verschiebungsbits 00 bis 127 zugeordnet ist und die andere Hälfte den Matrizen 192 und 196 für die Verschiebungsbits 128 bis 255 zugeordnet ist.
  • Die Abgriffzwischenspeicher 42 und 44 sind in einem Abgriffzwischenspeicher 198 kombiniert, der zwischen dem Spaltendecodierer 30 und den Schieberegistern 34 und 36 angeordnet ist. Die Abgriffzwischenspeicher 46 und 48 sind in einem Abgriffzwischenspeicher 200 kombiniert, der zwischen dem Spaltendecodierer 30 und den Schieberegistern 38 und 40 angeordnet ist Wie in Fig. 11 gezeigt, sind die Direktzugriffs-E/A-Schaltung und die Übertragungsgatter zwischen den Schieberegistern und den jeweiligen Matrizen 190-196 angeordnet.
  • In Fig. 13 ist nun ein Zeitablaufplan für das Übertragen von Daten aus dem Speicher an das zugeordnete serielle Schieberegister gezeigt. Um diese Übertragung auszuführen, muß das Signal / auf einem tiefen Pegel sein, wenn das - Signal auf einen hohen Pegel geht. Das Signal wird hoch, um die Leseübertragungsoperation zum Übertragen von Daten aus dem Speicher an die Schieberegister anzugeben, während dann tief wird, um die richtige Zeilenadresse auszuwählen. Nach einer vorgegebenen Zeitdauer trennen sich die Bitleitungen, wobei die Daten auf dem Ausgang der jeder Spalte zugeordneten Leseverstärker gespeichert werden. Das Signal / geht dann hoch und erzeugt somit das Signal SCT für die Übertragungsgatter 54 und verbindet die Bitleitungen jeder Spalte mit dem zugeordneten Verschiebungsbit in dem Schieberegister. Wie durch einen Kausalpfeil 202 bezeichnet, bestimmt die steigende Flanke von / auch die minimale Zeitdauer, bevor die steigende Flanke des nächsten Schiebetaktsignals SCLK eintritt. In der zweckmäßigen Ausführung sind dies ungefähr 10 ns. Dies ordnet die Daten von den Bitleitungen auf dem Eingang der Verschiebungsbits an und lädt somit die Daten darin. Wie durch den Kausalpfeil 204 bezeichnet, werden die Daten auf der steigenden Flanke von SCLK an den Ausgang des Verschiebungsbits übertragen. Auf der steigenden Flanke von / werden alle alten Daten aus dem Speicher in den Verschiebungsbits entfernt und neue Daten darin gespeichert. Jedoch wird das erste Datenbit nicht herausgeschoben, bis eine vorgegebene Zeitdauer nach der steigenden Flanke von SCLK eintritt.
  • In Fig. 14 ist nun ein Zeitablaufplan zum Übertragen von Daten aus dem Schieberegister an die Speicherablage gezeigt. Diese Daten können entweder an die serielle Eingabe eingegeben werden, hineingeschoben und dann an den Speicher übertragen werden, oder sie können aus einer Zeile in dem Speicher an das Schieberegister verschoben und dann zurück in den Speicher in einer anderen Zeile verschoben werden. Um eine Übertragung zwischen dem Schieberegister und dem Speicher auszulösen, wird / vor tief. Außerdem ist das -Signal tief, um eine Schreibübertragungsoperation zum Übertragen von Daten aus dem Schieberegister an den Speicher anzugeben. Dann geht auf einen niedrigen Pegel, um die Zeilenadresse zu lesen und die Schreibübertragungsoperation auszulösen und außerdem, um den Schiebetakt zu sperren. Nach einer vorgegebenen Zeitdauer wird / hoch, um die Datenübertragung auszulösen und die Ausgänge der Verschiebungsbits mit den jeweiligen Bitleitungen zu verbinden. Die in den Verschiebungsbits vorhanden Daten werden dann auf die Bitleitungen übertragen, gelesen, durch die (nicht gezeigten) internen Leseverstärker zwischengespeichert und im Speicher gespeichert. Nach einer vorgegebenen Zeitdauer relativ zu dem Auftreten der steigenden Flanke des Übertragungssignals wird dann der Schiebetakt neu gestartet. Um die vollständige Übertragung von Daten vor dem Verschieben sicherzustellen, kann die steigende Flanke des Schiebetakts verzögert werden. In dem in Fig. 14 gezeigten Zeitablaufplan ist der Speicher in der Weise konfiguriert, daß die Pins S&sub0;-S&sub3; sowohl für SIN als auch für SOUT multiplexiert werden. Um Daten an das jeweilige Schieberegister einzugeben, muß das Signal somit ein hoher Signalpegel sein.
    • Schreibmaske/Getrenntes
  • In Fig. 15 ist nun ein schematischer Blockschaltplan der Freigabeschaltung 64, des E/A-Puffers 66 und des Zuweisers 68 der Fig. 1 zum Unterscheiden zwischen den Getrennte- - Eingaben &sub0;- &sub3; und dem Schreibmaskenmerkmal gezeigt. Der E/A-Puffer 66 umfaßt getrennte E/A-Puffer 208, 210, 212 und 214, die an die Eingänge W&sub0;/D&sub0;-W&sub3;/D&sub3; angeschlossen sind. Die E/A-Puffer 208-214 sind so betreibbar, daß sie nur Daten empfangen oder ausgeben. Jedes Signal W&sub0;-W&sub3; wird an einen gesonderten einpoligen Umschalter 216 eingegeben, von denen nur einer gezeigt ist. Der Ausgang des Schalters 216 ist an den Dateneingang eines D-Flipflops 218 angeschlossen, wobei der Schalter 216 so betreibbar ist, daß er den Dateneingang zwischen der Masse und der jeweiligen Eingabe W&sub0;-W&sub3; umschaltet. Für Vereinfachungszwecke wird nur die dem Eingang W&sub0; zugeordnete Schaltungsanordnung beschrieben. Der Takteingang des Flipflops 218 ist an ein Taktsignal φR1 angeschlossen, während sein Löscheingang an ein Signal angeschlossen ist. ist das um einen vorgegebenen Zeitraum verzögerte . Diese Verzögerung wird durch eine nichtinvertierende Schaltung 220 erzeugt, während φR1 durch eine invertierende Schaltung 222 erzeugt wird. Der Q-Ausgang des Flipflops 218 ist das Signal W&sub0;'. Die verbleibenden Ausgänge der nicht gezeigten Flipflops sind W&sub1;', W&sub2;' und W&sub3;'.
  • Das Signal W&sub0;' wird an eine Entscheidungsschaltung 224 eingegeben um sowohl zu bestimmen, ob während der Herstellung des Speichers das Schreibmasken oder das Getrennte- -Merkmal gewählt ist, als auch, welche der E/A-Schaltungen 208-214 mit der Freigabeschaltung 64 freizugeben sind.
  • Die Signale &sub0;- &sub3; werden an einen Eingang einer aus vier einpoligen Umschaltern bestehenden Umschaltschaltung 226 eingegeben, deren Ausgänge an getrennte Eingänge einer Vierinverterschaltung 228 angeschlossen sind. Jedes Signal &sub0;- &sub3; ist einem einpoligen Umschalter in der Umschaltschaltung 226 zugeordnet, die so betreibbar ist, daß sie den Ausgang zwischen VSS und den Signalen &sub0;- &sub3; umschaltet. Entsprechend jedem Signal &sub0;- &sub3; ist der Ausgang jedes Inverters in der Inverterschaltung 228 mit W&sub0;", W&sub1;", W&sub2;" und W&sub3;" bezeichnet. Für Vereinfachungszwecke wird nur die der W&sub0;"-Schaltung zugeordnete Schaltungsanordnung gezeigt. Dieses Signal wird an die Entscheidungsschaltung 224 eingegeben.
  • Die Signale &sub0;, &sub1; und &sub2; werden an einpolige Umschalter 230, 232 bzw. 234 eingegeben. Der Ausgang der Schalter 230-234 wird an getrennte Eingänge eines Viereingangs-NAND-Gatters 236 eingegeben. Das Signal &sub3; wird an den verbleibenden Eingang des Viereingangs-NAND-Gatters 236 eingegeben. Die Schalter 230-234 sind so betreibbar, daß sie die drei dem NAND-Gatter 236 zugeordneten Eingänge entweder mit den jeweiligen Signalen &sub0;- &sub2; oder mit VDD verbinden. In Verbindung mit den Schaltern in der Schalterbank 226 sind diese Schalter der während der Herstellung der Halbleitervorrichtung bestimmten Maskenschreiboption zugeordnet. Falls die Vorrichtung durch getrennte -Signale gesteuert werden soll, werden die Schalter 230-234 und die Schalter in der Schalterbank 226 von VDD getrennt und an die jeweiligen Signale &sub0;- &sub3; angeschlossen. Auf eine ähnliche Weise werden die den Signalen W&sub0;-W&sub3; zugeordneten Schalter 216 mit der Masse verbunden. In Fig. 15 ist die Stellung aller maskenprogrammierbaren Schalter für das Getrennte- -Merkmal gezeigt. Zum Betrieb in dem Schreibmaskenmodus wird während der Herstellung -der Vorrichtung die entgegengesetzte Stellung aller Schalter Eingang des Flipflops 242 tief, nachdem tief wird und φR1 erzeugt wird. Der Zustand der Ausgänge an dem Flipflop 242 ändert sich in diesem Zustand nicht.
  • Das Signal ' wird an einen Eingang eines UND-Gatters 244 eingegeben, dessen anderer Eingang durch das UND-Gatter 238 an den Schreibsignalausgang angeschlossen ist. Um eine Freigabefunktion anzugeben, ist der Ausgang des UND-Gatters 244 mit EN bezeichnet und wird an die Entscheidungsschaltung 224 eingegeben. Außerdem wird an die Entscheidungsschaltung 224 der WM'-Signalausgang von dem Flipflop 242 eingegeben.
  • Die Entscheidungsschaltung 224 umfaßt einen einpoligen Umschalter 246, der die Signale W&sub0;' und W&sub0;" empfängt, wobei sein Ausgang an einen Eingang eines Dreieingangs-UND-Gatters 248 angeschlossen ist. Der Schalter 246 ist ähnlich dem Schalter 216 eine maskenwählbare Option, wobei die Schalter in der Bank 226 und die Schalter 230-234 während der Herstellung programmiert werden. Der Schalter 246 ist so betreibbar, daß er zwischen der Eingabe des Signals W&sub0;" und der des Signals W&sub0;' an das UND-Gatter 248 wählt. Wenn das Schreibmaskenmerkmal gewählt ist, wird durch den Schalter 246 das Signal W&sub0;' gewählt, während das Signal W&sub0;" gewählt wird, wenn das Getrennte- -Merkmal gewählt ist. Die zwei anderen Eingänge des NAND-Gatters 248 sind an das Schreibsignal und an VDD angeschlossen. Der Ausgang des UND-Gatters 248 ist an einen Eingang eines ODER-Gatters 250 angeschlossen, dessen anderer Eingang an das durch das UND-Gatter 244 ausgegebene Signal EN angeschlossen ist.
  • Im Betrieb erzeugt die Entscheidungsschaltung 224 als Antwort auf das Anliegen eines der Signale &sub0;- &sub2; oder auf die Wahl des Schreibmaskenmerkmals eine Ausgabe von dem ODER- Gatter 250. Bei dem Schreibmaskenmerkmal muß das Signal an dem Eingang des / -Anschlusses in dem D-Flipflop 242 zwischengespeichert werden, um von dem -Ausgang des Flipflops 242 ein hohes Signal für das Signal WM' auszugeben. Außerdem ordnet das Signal / ein hohes Signal auf dem UND-Gatter 238 an. Die nachfolgende Erzeugung des Schreibsignals auf dem Ausgang des UND-Gatters 238 hebt zwei Eingänge des Dreieingangs-UND-Gatters 248 auf einen hohen Signalpegel. Wenn das Signal W&sub0; vorhanden und zum Erzeugen eines Signals W&sub0;' in dem Flipflop 218 zwischengespeichert ist, geht der Ausgang der UND-Gatters hoch und hebt somit den Ausgang des ODER-Gatters 250 auf einen hohen Pegel. In dem Getrennte- -Modus, wo das Schreibmaskenmerkmal nicht gewählt ist, bewirkt die Anwesenheit eines logisch tiefen Pegels auf irgendeinem der - Signale, daß der Ausgang des NAND-Gatters 236 auf einen hohen Pegel geht, wobei dies bewirkt, daß das Schreibsignal auf dem Ausgang des UND-Gatters 238 jedesmal erzeugt wird, wenn auf dem / -Eingang ein Schreibsignal vorhanden ist und φR1 als Antwort auf die Erzeugung von erzeugt wird. Da die Schalter 243 und 245 in dem Getrennte- -Modus von den Ausgängen des Flipflops 242 weggeschaltet sind, ist ein Eingang des UND- Gatters 244 tief, was das Signal EN tief erhält, während der Eingang des dem Schalter 245 zugeordneten UND-Gatters 248 auf einem hohen Signalpegel gehalten wird. Das UND-Gatter 248 wird daher durch das Schreibsignal gesteuert und das Signal W&sub0;" durch den Schalter 246 geschaltet. Als Antwort auf das Signal WO" erzeugt die Entscheidungsschaltung 224 daher nur eine Ausgabe von dem ODER-Gatter 250.
  • Der Ausgang des R-Gatters 250 der Entscheidungsschaltung wird auf einen Dreizustandspuffer 252 eingegeben, der Teil der Freigabeschaltung 64 ist und an den der D&sub0;-Leitung zugeordneten E/A-Puffer 208 angeschlossen ist. Der Dreizustandspuffer 252 wird nur für ankommende Daten verwendet, wobei ein Puffer 254 ausgehende Daten bereitstellt. Nur die ankommenden Daten werden mit dem durch die Entscheidungsschaltung 224 gesteuerten Dreizustandspuffer 252 gepuffert. Auf eine ähnliche Weise sind die Entscheidungsschaltungen 256, 258 und 260 zum selektiven Freigeben von den Puffern 210, 212 bzw. 214 ankommender Daten Dreizustandspuffern 262, 264 und 266 zugeordnet. Die Entscheidungsschaltungen 256-260 sind ähnlich der Entscheidungsschaltung 224, wobei sie durch die Signale W&sub1;"-W&sub3;", die Signale W&sub1;'-W&sub3;' oder durch das Signal EN gesteuert werden. Das Signal EN liegt an, wenn das Schreibmaskenmerkmal verfügbar, aber nicht freigegeben ist, wobei in diesem Fall alle vier E/A-Puffer 208-214 freigegeben sind. Ähnlich dem Schalter 246 in der Entscheidungsschaltung 224 hat jede Entscheidungsschaltung 256-260 einen dazu internen maskenprogrammierbaren Schalter.
  • In Fig. 16 ist nun ein Zeitablaufplan für das Getrennte- - Merkmal gezeigt. Bei Verwendung des Getrennte- -Merkmals wird tief, um die Spaltenadresse auszuwählen. Danach werden eines oder mehrere der Signale &sub0;- &sub3; tief, um eine Spaltenadresse in den Spaltenadressen-Zwischenspeicher zu laden. Zusätzlich bestimmen die Signale &sub0;- &sub3;&sub1; welcher E/A-Puffer freigegeben ist, um das Schreiben von Daten auf die gewählte Spalte in der gewählten Zeile zu ermöglichen. Wenn sie gewählt sind, werden Daten in der gewählten Matrix auf die Stelle jener Spalte geschrieben, wobei dann auf den hohen Pegel zurückkehrt. Für Veranschaulichungszwecke ist die erste Spaltenadresse allen vier Signalen &sub0;- &sub3;, die zum Zeitpunkt T&sub1; tief werden, zugeordnet. Zum Zeitpunkt T&sub2; kehren die -Signale auf einen hohen Signalpegel zurück. Bei tief bleibendem wird eine andere Spaltenadresse auf den Adressenleitungen A0-A7 angeordnet, wobei &sub0; und &sub2; zum Zeitpunkt T&sub3; auf einen tiefen Pegel übergehen. Dies führt dazu, daß nur zwei E/A-Puffer zum Schreiben von Daten an nur zwei Stellen der Matrix freigegeben sind. Das Signal &sub0; und das Signal &sub2; gehen zum Zeitpunkt T&sub4; auf einen hohen Pegel zurück, wobei dann, wenn &sub1; und &sub2; tief werden, zum Zeitpunkt T&sub5; eine andere Spaltenadresse in dem Spaltenadressen- Zwischenspeicher zwischengespeichert wird. Dies ermöglicht das Schreiben von Daten nur auf die den Signalen &sub1; und &sub2; zugeordnete Matrix.
  • Im Vergleich zu der Schreibmaskenoption kann der Speicher dann durch Verwendung der Getrennte- -Option in dem Seitenmodus betrieben werden, wobei eine einzelne Zeile gewählt wird und dann die Spaltenadresse geändert wird und nach dem Zugreifen auf jede Spalte ein Schreiben ausgeführt wird. Dies gestattet das Aktualisieren der Pixelinformationen in mehreren Matrizen auf dem Einzelchip, der einen gemeinsamen Spalten- und Zeilendecodierer gemeinsam nutzt. Ohne die in Fig. 15 beschriebene Schaltung wären für jede Matrix auf dem Chip getrennte Spaltendecodierer erforderlich, die auf diese Weise die Dichte und die Komplexität der Halbleiterschaltung erhöhen würden.
    • Mittelleitungslast
  • Wenn Daten vom Speicher an das serielle Schieberegister übertragen werden, ist es wichtig, daß alle Daten in dem Schieberegister vor dem Neuladen des Schieberegisters zunächst an die Anzeige oder anderswohin an einen Speicher ausgegeben werden. Da das Schieberegister auf die Anzahl der Pixel in einer gegebenen Abtastzeile abgebildet wird, stellt dies normalerweise kein Problem dar. Zum Beispiel würde ein 256-Bit-Schieberegister direkt auf eine Anzeige mit einer Linienbreite von 256 × n Pixeln über Kreuz, wo n eine ganze Zahl ist, abbilden. Die Übertragung vom Speicher zum Schieberegister könnte dann während der Rücklaufzeit stattfinden, wobei sie dadurch eine hinreichende Zeit schaffen würde, um sicherzustellen, daß alle Daten aus dem Register heraus sind, und um das Schieberegister mit neuen Daten zu laden.
  • Bisher war der Schiebetakt während der Rücklaufzeit und während der Übertragung von Daten aus dem Speicher an das Schieberegister gesperrt und durfte dann beim Beginn der nächsten Abtastzeile das Verschieben auslösen. Jedoch haben einige Anzeigen für jede Abtastzeile eine Pixellänge, die kein Vielfaches der Breite des Schieberegisters ist. Zum Beispiel würde eine Pixellänge von 960 einen 960 Bit breiten Speicher erfordern. Falls eine symmetrische Matrix von vier Speichern mit seriellem Zugriff verwendet würde, denen jeweils ein 256 Bit breites Schieberegister zugeordnet ist, wären für eine Abtastzeile in jedem Schieberegister nur 240 Verschiebungsbits erforderlich. Die Daten in den verbleibenden sechzehn Bits in jedem Schieberegister würden entweder verworfen oder als die ersten 64 Pixel auf der nächsten Abtastzeile ausgegeben. Dies würde jedoch eine Übertragung von Daten aus dem Speicher an das zugeordnete Schieberegister während der Mitte einer Abtastzeile erfordern. Eine herkömmliche Abtastrate beträgt ungefähr 12 ns pro Pixel. Dies würde erfordern, daß die Schieberegister Daten mit einer Rate von 48 ns durchschieben. Die Daten müssen daher innerhalb von 48 ns geladen sein. Die zum Übertragen von Daten von den Bitleitungen an die Verschiebungsbits erforderliche Zeit beträgt für einen herkömmlichen Speicher ungefähr 5 ns-10 ns. Falls für das Übertragen der Daten von den Bitleitungen an die Eingänge der jeweiligen -Verschiebungsbits keine hinreichende Zeit gewährt wird, können die Daten ungültig sein. Daher ist es wichtig, daß die Zeitgebungsbeziehung zwischen dem Auslösen des Übertragungszyklus und der nächsten Datenverschiebung eine richtige Datenübertragung während eines Verschiebungszyklus bewirkt.
  • Der Takt- und Steuergenerator 69 in dem Speicher der Fig. 1 schafft die Schaltungsanordnung, um eine richtige Datenübertragung zu bewirken, ohne vom Anwender zu verlangen, daß er anspruchsvolle Anforderungen an seine Zeitgebungsbeziehung für das Signal und an den Schiebetakt stellt. Das heißt, daß die Schaltung der vorliegenden Erfindung leichte Zeitgebungsabweichungen in dem Signal mit Bezug auf den letzten Zyklus des Schiebetakts toleriert. Wie unten beschrieben, ermöglicht diese Toleranz, daß das Signal vor oder nach dem optimalen Zeitpunkt für das Auftreten der tatsächlichen Übertragungs sequenz auftritt.
  • In Fig. 17 ist nun ein Stromlaufplan der Schaltungsanordnung für das Mittelleiterlastmerkmal gezeigt. Das Signal wird durch zwei Inverter 280 und 282 an einen mit ' bezeichneten Knoten 283 eingegeben und durch einen Inverter 284 an den D- Eingang eines Flipflops 286 eingegeben, der der Übertragungszwischenspeicher ist. Der Q-Ausgang des Flipflops 286 ist mit TRL bezeichnet, während ein -Ausgang mit bezeichnet ist. Das Flipflop 286 wird durch das Signal RASI getaktet, das eine interne Version des Signals ist. Wie unten beschrieben, ist das Signal dem -Signal bei der Initialisierung völlig gleich, wobei aber in der Weise gesteuert werden kann, daß es während einer vorgegebenen Zeitdauer tief bleibt, nachdem hoch geworden ist. Wie mit Bezug auf Fig. 15 beschrieben, ruft die den Signalen und φR1 ähnlichen Signale ' und φR1' hervor. Der Setzeingang des Flipflops 286 ist an das Signal ' angeschlossen. Der TRL-Ausgang ist an einen Eingang eines Dreieingangs-UND-Gatters 288 angeschlossen, von dem ein Eingang an den Knoten 283 angeschlossen ist, der das '-Signal ist. Der Ausgang des UND-Gatters 288 ist an einen Eingang eines NOR-Gatters 290 angeschlossen, dessen Ausgang das -Signal enthält, welches das Signal ist, das den Schiebetakt anhält oder sperrt. Der andere Eingang des NOR-Gatters 290 ist an ein verzögertes Übertragungssignal XFRD angeschlossen. Das Signal XFRD ist an den invertierten Eingang des UND-Gatters 288 angeschlossen. Das verzögerte Übertragungssignal XFRD wird aus einem Übertragungssignal XFR erzeugt und durch ein Verzögerungsgatter 292 verzögert. Das Signal XFR wird an dem Ausgang eines NAND- Gatters 296 erzeugt. Ein Eingang des NAND-Gatters 296 ist an das invertierte XFRD-Signal angeschlossen, von dem ein Eingang an ein Signal "XBOOT" angeschlossen und sein verbleibender Eingang an den Ausgang des UND-Gatters 288 angeschlossen ist. Das Signal XBOOT ist ein Signal, das in herkömmlichen dynamischen Speichern erzeugt wird, um die Wortleitungen über VDD zu booten. Daher ist der Ausgang des NAND-Gatters 296 tief, wenn eine Übertragungssequenz ausgelöst wurde und XBOOT hoch geht. Der Ausgang des NOR-Gatters 294 ist nur hoch, wenn sowohl der Ausgang des Inverters 284 als auch der Ausgang des NAND-Gatters 296 tief sind, wobei auf diese Weise die Erzeugung des Übertragungssignals verhindert wird, bis XBOOT aufgetreten ist. Der Ausgang des NOR-Gatters 294 ist nur hoch, wenn sowohl der Ausgang des Inverters 284 als auch der Ausgang des NAND-Gatters 296 tief ist, wobei auf diese Weise die Erzeugung des Übertragungssignals verhindert wird, bis XBOOT aufgetreten ist. Da XBOOT nicht auftritt, bis die Bitleitungen genügend Zeit hatten, um sich auf einen vorgegebenen Pegel zu trennen, werden die Bitleitungen nicht mit den Eingängen der Verschiebungsbits verbunden, bis sich die Bitleitungen stabilisiert haben. Dies verhindert die Erzeugung ungültiger Daten infolge des Auftretens eines Übertragungssignals vor dem Zeitpunkt, zu dem sich die Bitleitungen stabilisiert haben.
  • Das Signal wird auf den D-Eingang eines Flipflops 298 eingegeben, dessen Q-Ausgang mit bezeichnet ist und dessen -Ausgang mit SRW bezeichnet ist. Das Flipflop 298 wird durch das Signal ' getaktet, wobei der Setzeingang an das Signal ' angeschlossen ist. Das Signal SRW geht nur auf einen hohen Pegel über, wenn das Signal tief ist, bevor tief wird. Das hohe Signal gibt eine Leseübertragung an, in der Daten aus dem Speicher an das Schieberegister übertragen werden, während das hohe Signal SEW eine Schreibübertragung angibt, wobei Daten aus dem Schieberegister zum Speicher übertragen werden. In dem Schreibübertragungsmodus muß die Wortleitung gewählt werden und dann eine Übertragung ausgeführt werden, während es in dem Schreibübertragungsmodus nicht notwendig ist, zunächst SCT auszuwählen und dann die Übertragung über die Wortleitung auszuführen.
  • Das Signal SRW wird an einen Eingang eines NAND-Gatters 300 und an einen Eingang eines NAND-Gatters 302 eingegeben. Die anderen Eingänge der NAND-Gatter 300 und 302 sind an das Signal TRL angeschlossen. Das Signal ist an einen Eingang eines NOR-Gatters 304 und an einen Eingang eines ODER-Gatters 306 angeschlossen. Die anderen Eingänge des NOR-Gatters 304 und des ODER-Gatters 306 sind an das Signal angeschlossen. Der Ausgang des NAND-Gatters 300 ist an einen Eingang der UND-Gatter 308 und 310 angeschlossen. Der Ausgang des NOR-Gatters 304 ist an einen Eingang der UND-Gatter 312 und 314 angeschlossen. Die anderen Eingänge der UND-Gatter 308 und 314 sind an ein Signal &sub0; angeschlossen, während die anderen Eingänge der UND-Gatter 310 und 312 an ein Signal &sub0; angeschlossen sind. Das Signal AX&sub0; wird durch das niederwertigste Bit des Zeilenadressensignals gesteuert. Der Ausgang des UND-Gatters 308 ist an den Freigabeeingang eines Dreizustandspuffers 316 angeschlossen, der Ausgang des UND-Gatters 310 ist an den Freigabeeingang eines Dreizustandspuffers 318 angeschlossen. Der Ausgang des UND-Gatters 312 ist an den Freigabeeingang des Dreizustandspuffers 320 angeschlossen, während der Ausgang des UND-Gatters 314 an den Freigabeeingang eines Dreizustandspuffers 321 angeschlossen ist. Die Ausgänge der Puffer 318 und 320 sind miteinander verbunden und mit X1A bezeichnet, während die Ausgänge der Puffer 316 und 321 miteinander verbunden und mit X1B bezeichnet sind. An die Puffer 316 und 318 wird ein mit X&sub1; bezeichnetes Signal eingegeben, während das Signal XFER von dem Ausgang des NOR- Gatters 294 an die Eingänge der Puffer 320 und 321 angeschlossen ist. Das Signal X1 stellt das in der herkömmlichen Schaltung normalerweise erzeugte Wortleitungsansteuersignal dar. Der Ausgang des NAND-Gatters 302 ist an den Freigabeeingang eines Dreizustandspuffers 322 angeschlossen, während der Ausgang des ODER-Gatters 306 an den Freigabeeingang eines Dreizustandspuffers 324 angeschlossen ist. Der Puffer 322 empfängt an seinem Eingang das Signal XFR und erzeugt das Signal SCT zur Verbindung mit dem übertragungsgatter 54, während der Puffer 324 an seinem Eingang das Signal X1 empfängt, um an seinem Ausgang zu dem Übertragungsgatter 54 das Signal SCT zu erzeugen.
  • Im Betrieb gibt die Anwesenheit des tiefen Signals SRW eine Leseübertragung an und erfordert, daß die Wortleitungen hoch sind, bevor das Übertragungssignal auftritt. Der Ausgang des NAND-Gatters 300 ist hoch, wobei er die UND-Gatter 308 und 310 freigibt. Der Ausgang des NOR-Gatters 304 ist tief, wobei er die UND-Gatter 312 und 314 sperrt. Die UND-Gatter 312 und 314 steuern die Puffer 321 und 220, um das Signal XFR als eine Funktion des Zustands von AX&sub0; und &sub0; auszuwählen. In dem Schreibübertragungsmodus, in dem SRW hoch ist, ist der Ausgang des NOR-Gatters 304 hoch, wobei der Ausgang des NOR-Gatters 304 hoch ist und der Ausgang des NAND-Gatters 300 tief ist, wodurch die UND-Gatter 308 und 310, die den Betrieb der Puffer 316 und 318 steuern, nicht gewählt sind. Das Übertragungssignal SCT wird durch den Zustand des ODER-Gatters 306 und des NAND-Gatters 302 als eine Funktion des Signals XFR oder des Signals X1 gesteuert. Das ODER-Gatter 306 gibt ein hohes Signal aus, wenn entweder das Signal SRW hoch ist oder das Signal hoch ist. Das NAND-Gatter 302 gibt ein hohes Logiksignal aus, wenn entweder TRL tief ist oder SRW tief ist.
  • Jedesmal, wenn das Übertragungssignal auftritt, muß das Signal SCT während eines vorgegebenen Zeitraums aktiv gehalten werden, um den Daten genügend Zeit zu geben, um zu oder von den Eingängen der jeweiligen Verschiebungsbits übertragen zu werden. Um für das (im Verhältnis zum Hochgehen von ) zu späte Auftreten des Signals zu sorgen, wird beim Übergang von einem tiefen Pegel zu einem hohen Pegel um eine vorgegebene Zeitdauer verzögert. Dies ist eine interne Funktion und beeinflußt nicht den gegenüber dem Halbleiterspeicher externen tatsächlichen Logikpegel von . Es wird eine Sperrschaltung 326 bereitgestellt, die mit dem Signal und den verbleibenden -Steuersignalen für den Halbleiterchip in Serie geschaltet ist. Wie oben beschrieben&sub1; wird dies mit bezeichnet. wird auch an einen Eingang eines UND- Gatters 328 eingegeben, dessen anderer Eingang an das von dem Inverter 284 ausgegebene Signal angeschlossen ist. Der Ausgang des UND-Gatters 328 wird an eine Verzögerungsschaltung 330 eingegeben, deren Ausgang die Sperrschaltung 326 steuert. Das UND-Gatter 328 gibt ein Signal aus, wenn hoch wird und wenn hoch wird, was angibt, daß eine Übertragung stattfindet. Das Hochgehen von in bezug auf den Rest der Schaltung wird gesperrt, bis eine vorgegebene Zeitdauer nach der steigenden Flanke von eingetreten ist. Falls die steigende Flanke von einen hinreichenden Zeitraum vor der steigenden Flanke von auftritt, trifft die steigende Flanke von mit der steigenden Flanke von zusammen. wird auch zum Erzeugen von φR1' an den Inverter 331 und zum Erzeugen von an den Puffer 333 eingegeben.
  • In Fig. 18 ist nun ein Zeitablaufplan für das Laden von Daten aus dem Speicher in das Schieberegister gezeigt. Wie durch einen Pfeil 332 angegeben, ruft die steigende Flanke von bei ihrem Auftreten das Signal SCT hervor. Wie durch die Eingangssignale für das NAND-Gatter 296 in Fig. 17 angegeben, kann das Signal SCT jedoch nicht erzeugt werden, bis das Signal XBOOT erzeugt ist. Daher kann die Übertragung nicht beginnen, bis sich die Bitleitungen genügend getrennt haben.
  • Da XBOOT nicht auftritt, bis sich die Bitleitungen zu trennen beginnen, stellt dies sicher, daß vor der Trennung der Bitleitungen keine Übertragungsoperation ausgelöst wird. Wie durch einen Pfeil 334 angegeben, ändert die steigende Flanke des Signals außerdem den Zustand des Haltetaktsignals auf einen tiefen Pegel. Dieses Signal bleibt während einer vorgegebenen Verzögerung von ungefähr 5 ns bis 10 ns tief und geht dann auf einen hohen Signalpegel über. Während das Haltetaktsignal auf einem tiefen Logikpegel ist, ist die steigende Flanke des nächsten Taktsignals in der SCLK-Signalform gesperrt. Falls die steigende Flanke von jedoch eine hinreichende Zeitdauer vor der steigenden Flanke des Haltetaktsignals auftritt, wird das Auftreten der steigenden Flanke des Signals SCLK nicht beeinflußt. Die steigende Flanke des Signals SCLK bewirkt, daß Daten durch die Verschiebungsbits verschoben werden und daß die neuen Daten, wie durch das Signal SOUT angegeben, an dem Ausgang des Schieberegisters erscheinen.
  • Wenn das Signal zu früh auftritt&sub1; muß verhindert werden, daß das Signal SCT erzeugt wird, bis sich die Bitleitungen stabilisiert haben. Das zu frühe Übertragungssignal ist durch eine steigende Flanke 336 auf der -Signalform angegeben. Diese tritt vor dem Zeitpunkt auf, an dem sich die Bitleitungen ausreichend getrennt haben. Jedoch wird das Signal SCT nicht erzeugt, bis die steigende Flanke 338 von XBOOT auftritt. Wie durch eine punktierte Linie angegeben, wird zu diesem Zeitpunkt das Signal SCT erzeugt. Die Verzögerung des Signals SCT ist dürch "D1" bezeichnet.
  • Wenn die steigende Flanke der -Signalform zu spat auftritt, müssen das Signal SCT aktiv und die Bitleitungen während eines vorgegebenen Zeitraums getrennt gehalten werden, um die Übertragung von Daten an die Verschiebungsbits zu ermöglichen, bevor der Zyklus endet. Außerdem muß auch die serielle Verschiebung von Daten in dem Schieberegister gesperrt werden, bis die vollständige Datenübertragung an das Schieberegister stattgefunden hat. Das verspätete Übertragungssignal ist durch eine steigende Flanke 340 auf der -Signalform angegeben, die auf der -Signalform eine fallende Flanke 342 hervorruft. Wie oben beschrieben, kann die steigende Flanke des nächsten SCLK-Signals nicht eintreten, bis das Signal wieder auf einen hohen Pegel zurückgekehrt ist. Dies ist durch eine steigende Flanke 344 angegeben, die es dem Signal SLCK, wie durch eine steigende Flanke 346 angegeben, ermöglicht, hoch zu gehen. Die Zeitdauer zwischen der fallenden Flanke 342 und der steigenden Flanke 344 erteilt den Daten hinreichend Zeit, um von den Bitleitungen an die jeweiligen Schieberegister übertragen zu werden. Dies darf nicht vor der Erzeugung der vorderen Flanke von SCLK stattfinden, das die neuen Daten auf den Ausgang des Schieberegisters heraustaktet. Zusätzlich dazu, daß SCT eingeschaltet gehalten werden muß, müssen auch die Bitleitungen in dem richtigen Datenzustand erhalten werden, was durch Verzögern der internen Änderung von von einem tiefen auf einen hohen Pegel erreicht wird. Dies ist durch einen Pfeil 348 bezeichnet, der das Ergebnis der oben mit Bezug auf Fig. 15 beschriebenen Sperrschaltung 326 ist.
  • Zusammenfassend wird ein Halbleiterspeicher geschaffen, der vier Pixelrasterspeicher verwendet, in denen die Bits auf Plätze abgebildet werden, die den Pixeln auf einer Anzeige direkt entsprechen. Jede Speichermatrix besitzt ein ihr zugeordnetes serielles Schieberegister und Übertragungsgatter zur Übertragung von Daten zwischen ihnen. Das serielle Schieberegister kann entweder zirkulär mit entweder seriellem Eingangszugriff oder seriellem Ausgangszugriff zu jedem Schieberegister angeschlossen sein, wobei nur ein Pin pro Schieberegister erforderlich ist. Alternativ können die Schieberegister in der Weise hintereinandergeschaltet sein, daß es zwei Paare hintereinandergeschalteter Schieberegister/Matrizen gibt, wobei jedes Paar mit einem seriellen Eingang und einem seriellen Ausgang nur ein Pin pro Matrix erfordert. Jedes Schieberegister ist so betreibbar, daß es an irgendeinem Ausgangsplatz darin abgegriffen wird. Die Stelle wird aus einer decodierten Adresse bestimmt, die von der Spaltendecodierleitung empfangen wird, wobei somit keine zusätzliche Decodierschaltung zum Bestimmen des Abgriffpunkts erforderlich ist. Es wird eine Schaltungsanordnung geschaffen, die das getrennte Schreiben auf Plätze in den vier Matrizen ermöglicht, ohne getrennte Decodierschaltungen zu erfordern. Alle vier Matrizen nutzen die gleichen Zeilen- und Spaltendecodierer gemeinsam. Die Schaltungsanordnung nutzt entweder ein Schreibmaskenformat oder getrennte Spaltenadressenfreigaben. Beide Merkmale können durch Wählen einer Metallmaskenoption für das Merkmal vor der Herstellung der Vorrichtung verwendet werden. Es wird außerdem eine Schaltungsanordnung zum Ermöglichen der Übertragung von Daten vom Speicher zum Schieberegister während des letzten Zyklus des Schiebetakts geschaffen, so daß neue Daten den alten Daten sofort folgen können, ohne ein vorübergehendes Beenden der Verschiebungsoperation zu erfordern.
  • Obgleich die zweckmäßige Ausführung ausführlich beschrieben wurde, ist selbstverständlich, daß verschiedene Änderungen, Substitutionen und Abänderungen daran vorgenommen werden können, ohne von dem durch die beigefügten Ansprüche definierten Umfang der Erfindung abzuweichen.

Claims (9)

1. Halbleiterspeicher, mit:
einer Speichermatrix (10, 12, 14, 16) mit mehreren Speicherelementen, die in Zeilen und Spalten angeordnet sind, um darin Daten zu speichern;
einer Zeilendecodiereinrichtung (28) zum Empfangen und Decodieren einer Zeilenadresse und zum Wählen einer der Zeilen aus Speicherelementen;
einer seriellen Registereinrichtung (34, 36, 38, 40) zum parallelen Zugreifen auf Daten in den Speicherelementen in der adressierten Zeile in der Matrix (10, 12, 14, 16), wobei die serielle Registereinrichtung (34, 36, 38, 40) mehrere Speicherstellen besitzt, an denen Daten, auf die zugegriffen worden ist, in einem seriellen Format in der Weise gespeichert werden, so daß die Daten, auf die zugegriffen wird, hiervon seriell ausgegeben werden können;
einer Abgriffeinrichtung (42, 44, 46, 48), die Abgriffdecodierinformationen empfängt und als Antwort auf die Abgriffdecodierinformationen eine Speicherstelle in der seriellen Registereinrichtung (34, 36, 38, 40) abgreift, wobei die abgegriffene Speicherstelle den Speicherausgang bildet; und
einer Decodiereinrichtung (52) zum Empfangen und Decodieren einer externen Abgriffadresse, um die Abgriffdecodierinformationen für die Abgriffeinrichtung (42, 44, 46, 48) bereitzustellen,
dadurch gekennzeichnet, daß der Halbleiterspeicher ferner enthält:
eine Steuereinrichtung (69) zum Verschieben der Daten in der seriellen Registereinrichtung (34, 36, 38, 40) in der Weise, daß nur Daten zwischen der abgegriffenen Speicherstelle und dem letzten Datenteil in dem seriellen Format an der abgegriffenen Speicherstelle seriell ausgegeben werden.
2. Halbleiterspeicher nach Anspruch 1, ferner mit:
einer Übertragungseinrichtung (54) zum wahlweisen Verbinden des Eingangs jeder der Speicherstellen in der seriellen Registereinrichtung (34, 36, 38, 40) mit den Speicherelementen in der adressierten Zeile, auf die zugegriffen wird, um Daten an die zugeordnete Speicherstelle oder von dieser zu übertragen, wobei die übertragungseinrichtung (54) von der Steuereinrichtung (69) gesteuert wird.
3. Halbleiterspeicher nach Anspruch 1 oder Anspruch 2, bei dem die Abgriffeinrichtung (42, 44, 46, 48) enthält:
mehrere Durchlaßgatter (186, 188), wovon jedes zwischen den Ausgang einer der Speicherstellen und einen einzelnen Ausgangsknoten geschaltet ist und durch die Abgriffdecodierinformationen gesteuert wird, wobei die Aktivierung des gewählten Durchlaßgatters (186, 188) den Ausgang der ihm zugeordneten Speicherstelle mit dem Ausgangsknoten verbindet.
4. Speicher nach irgendeinem vorangehenden Anspruch, ferner mit: einer Eingabeeinrichtung, die so beschaffen ist, daß sie Daten für das serielle Register für eine Übertragung an die Matrix bereitstellt.
5. Speicher nach irgendeinem vorangehenden Anspruch, ferner mit:
einer Spaltendecodiereinrichtung (30) zum Empfangen und Decodieren einer Spaltenadresse und zum Wählen einer der Spalten aus Speicherelementen;
wobei die Zeilen- und Spaltendecodiereinrichtungen (28, 30) gemeinsam arbeiten, um eines der Speicherelemente in der Matrix (10, 12, 14, 16) zu wählen, um Daten an das Speicherelement, auf das zugegriffen wird, oder von diesem zu übertragen.
6. Halbleiterspeicher nach irgendeinem vorangehenden Anspruch, bei dem die Steuereinrichtung (69) so betreibbar ist, daß sie Daten aus der seriellen Registereinrichtung (34, 36, 38, 40) durch die von der Abgriffeinrichtung (42, 44, 46, 48) gewählte abgegriffene Speicherstelle in einer aufsteigenden Ordnung vom Abgriffpunkt zum Datenausgang um die die Spalte höchster Ordnung in der zugeordneten Matrix verschiebt.
7. Speicher nach irgendeinem vorangehenden Anspruch, wobei der Speicher so beschaffen ist, daß er in einem ersten Modus, in dem die Decodiereinrichtung (30, 52) die Abgriffdecodierinformationen schafft, sowie in einem zweiten Modus, in dem die Decodiereinrichtung (30, 52) die Spaltenadresseninformationen schafft, betreibbar ist.
8. Halbleiterspeicher nach Anspruch 7, bei dem die Decodiereinrichtung enthält:
einen Spaltenadressen-Zwischenspeicher (22) zum Speichern einer Spalten/Abgriffadresse; und
eine Einrichtung (30, 52) zum Decodieren der Inhalte des Spaltenadressen-Zwischenspeichers (22), um die entsprechenden Spaltendecodierinformationen oder Abgriffdecodierinformationen auf Ausgangsdecodierleitungen bereitzustellen, wobei die Einrichtung so betreibbar ist, daß sie die Decodierinformationen durch mehrere Decodiersignale erzeugt, deren Anzahl gleich der Anzahl der Spalten der zugeordneten der Matrizen ist, wobei nur eine der Ausgangsdecodierleitungen für eine gegebene Adresse im Spaltenadressen-Zwischenspeicher (22) aktiviert wird.
9. Verfahren zum seriellen Zugreifen auf Daten von einer Halbleiterspeichermatrix (10, 12, 14, 16), die in Zeilen und Spalten angeordnete Speicherelemente besitzt, wobei das Verfahren enthält:
Decodieren einer Zeilenadresse, um eine der Zeilen aus Speicherelementen zu wählen;
Übertragen von Daten in Speicherelementen in der ausgewählten Zeile parallel an die Verschiebungsbits in einem seriellen Schieberegister (34, 36, 38, 40), wobei die Verschiebungsbits die übertragenen Daten in einem seriellen Format enthalten;
Freigeben eines Abgriffadressendecodierers (52), damit er eine Abgriffadresse decodiert, um ein Abgriffdecodiersignal auszugeben, wobei der Abgriffadressendecodierer (52) so beschaffen ist, daß er, wenn er nicht so freigegeben ist, die Abgriffadresse decodiert, um eines der Speicherelemente zu wählen, das durch die ausgewählte Zeile definiert ist; und
Freigeben einer Abgriffeinrichtung (42, 44, 46, 48), um das Schieberegister (34, 36, 38, 40) bei dem Verschiebungsbit, das dem Abgriffdecodiersignal entspricht, abzugreifen, um einen Abgriffpunkt für die serielle Ausgabe von im Schieberegister (34, 36, 38, 40) gespeicherten Daten zu schaffen,
dadurch gekennzeichnet, daß das Verfahren ferner den folgenden Schritt enthält:
Steuern des Schieberegisters (34, 36, 38, 40), um die darin gespeicherten Daten in serieller Weise vom Abgriffpunkt herauszuschieben.
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