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Die Erfindung betrifft ein MOS-Logikgatter in Domino-Technik, das aus
einem logischen Netzwerk besteht, dessen MOS-Transistoren eines ersten Leitungstyps
Eingangsinformationen empfangen, und welches Netzwerk über die Source-Drain-
Strecke eines MOS-Vorladetransistors bzw. eines MOS-Freigabetransistors des zweiten
bzw. des ersten Leitungstyps an eine erste und zweite Spannungsquelle angeschlossen
ist, wobei die Gate-Elektrode jedes der Transistoren von einem Taktsignal getaktet
wird, das, sobald es sich auf dem ersten Logikpegel befindet, einen Ausgang des
Logikgatters bis auf einen Vorladepegel auflädt und sobald es sich auf dem zweiten
Logikpegel befindet, das Auslesen eines logischen Ausgangssignals erlaubt.
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In der Veröffentlichung IBM Technical Disclosure, Bd. 27, Nr. 11, April 1985,
S. 6789/90 und der Patentschrift FR-A-1 504 328, die eine Anordnung der eingangs
erwähnten Art beschreiben, wird das Taktsignal verwendet, um ein Vorladen des
Ausgangs des Logikgatters zu erreichen. Wenn nämlich das Taktsignal sich auf dem
niedrigen Pegel befindet, ist der Vorladetransistor, hier vom PMOS-Typ, leitend, und
der Freigabetransistor, hier vom NMOS-Typ, gesperrt, wodurch der Ausgang des
Logikgatters auf den hohen Pegel vorgeladen wird. Wenn das Taktsignal sich auf dem
hohen Pegel befindet, ist der NMOS-Freigabetransistor leitend, und der PMOS-
Vorladetransistor gesperrt. In diesem Fall, wenn das logische Netzwerk in leitendem
Zustand ist, geht der Ausgang des Logikgatters auf den niedrigen Pegel über, während
er auf dem hohen Pegel bleibt, wenn das logische Netzwerk nicht in leitendem Zustand
ist. Korrektes Arbeiten des MOS-Logikgatters bedeutet, daß die Daten bei jedem
Taktimpuls stabilisiert sind, bevor das Taktsignal wieder auf den hohen Pegel ansteigt.
Wenn nämlich die Änderung des Zustandes einer Dateninformation verzögert eintrifft
und demzufolge das logische Netzwerk fehlerhafterweise in einem leitenden Zustand
verbleibt, kann der Effekt des Vorladens des Ausgangs auf den hohen Zustand
vollständig oder teilweise verlorengegangen sein und der Ausgang des Logikgatters auf dem
niedrigen Pegel bleiben, während das logische Netzwerk wieder nicht-leitend geworden
ist. Diese letztere Veröffentlichung nach dem Stand der Technik beschreibt auch ein
Logikgatter mit "komplementärer Symmetrie" (Figur 1 und Figur 2), in dem alle Gatter
des logischen Netzwerks komplementiert sind, wodurch beim Dauerbetrieb ein niedriger
Wärmeverluste möglich wird.
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Aufgabe der vorliegenden Erfindung ist es, ein Logikgatter der eingangs
erwähnten Art zu verschaffen, dessen Ausgang gegen die genannten Fehler geschützt
ist, wenn ein wohldefinierter Eingang oder auch einige wohldefinierte Eingänge erst
nach Übergang des Taktsignals stabilisiert werden, der in dem genannten Fall aus einem
Wiederanstieg auf den hohen Pegel des Taktsignals besteht, und das das Lesen eines
Logiksignals am Ausgang erlaubt.
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Zur Lösung dieser Aufgabe ist das erfindungsgemäße Logikgatter dadurch
gekennzeichnet, daß es zum Vermeiden einer unerwünschten Entladung des
Vorladepegels, die von mindestens einer verspätet, d.h. erst nach dem Anstieg des
Taktsignals zum zweiten Logikpegel, stabilisierten Eingangsinformation induziert werden
kann, parallel zur Source-Drain-Strecke des Vorladetransistors ein MOS-Unternetzwerk
des zweiten Leitungstyps, mit weniger Transistoren als das logische Netzwerk, enthält,
und das logische Komplement mindestens des oder der Transistoren des logischen
MOS-Netzwerks enthält, die die verspätet stabilisierte(n) Eingangsinformation(en)
empfangen, wobei das MOS-Unternetzwerk die verspätet stabilisierte(n)
Eingangsinformation(en) empfängt.
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Nach einer bevorzugten Ausführungsform entspricht das logische
Netzwerk, beispielsweise vom NMOS-Typ, einer UND-Funktion mit q Eingängen und
enthält hierzu q Schalttransistoren, beispielsweise vom NMOS-Typ, in Reihe mit dem
Vorladetransistor und dem Freigabetransistor, und für x verspätet stabilisierte
Eingangsinformationen (mit x < q) enthält das Unternetzwerk, in diesem Beispiel vom PMOS-
Typ, x Schalttransistoren, in diesem Beispiel ebenfalls vom PMOS-Typ, parallel zu dem
Vorladetransistor, die jeder an ihrer Gate-Elektrode eine der verspätet stabilisierten
Eingangsinformationen empfangen.
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Zum besseren Verständnis sind nicht-einschränkende
Ausführungsbeispiele der Erfindung in der Zeichnung dargestellt und werden im folgenden
näher beschrieben. Es zeigen:
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Figur 1 ein Logikgatter in Domino-Technik nach dem Stand der Technik,
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Figur 2 die Erscheinung der unzeitigen Entladung am Ausgang, wenn eine
oder mehrere Eingangsinformationen verspätet stabilisiert werden,
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Figur 3 ein Mehrfach-UND-Gatter in Domino-Technik nach dem Stand
der Technik und Figur 4 ein Gatter der gleichen Art, erfindungsgemäß verändert für
den Fall daß eine Dateninformation D&sub1; verspätet angeboten wird, wobei Figur 5 den
zeitlichen Ablauf der erhaltenen Signale zeigt,
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die Figuren 6 bis 9 Abwandlungen der erfindungsgemäßen Logikgatter.
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Nach Figur 1 enthält ein MOS-Logikgatter in der unter der Bezeichnung
"Domino" bekannten Technik einen ersten PMOS-Vorladetransistor T&sub0;, dessen Drain
mit einer positiven Speisespannungsquelle Vcc und dessen Source mit einem ersten
Logikanschluß A eines logischen NMOS-Netzwerks 1 verbunden ist, sowie einen
zweiten NMOS-Freigabetransistor T'&sub0;, dessen Drain mit einem zweiten Logikanschluß B
des logischen NMOS-Netzwerks 1 und dessen Source mit einer negativen
Speisespannungsquelle Vss verbunden ist. Das logische Netzwerk 1 empfängt an seinen
Eingängen Daten D&sub1;...Dq, die die Strecke AB je nach den Werten, die sie annehmen,
leitend machen oder nicht. Der Logikanschluß A bildet den Ausgang S des
Logikgatters.
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Die Gates der Transistoren T&sub0; und T'&sub0; empfangen Taktsignale 0. Wenn
das Signal 0 den niedrigen Pegel hat, ist der Transistor T&sub0; leitend und der Transistor
T'&sub0; ist gesperrt, wodurch der Ausgang S des Logikgatters auf hohem Pegel liegt, d.h.
praktisch auf Vcc, unabhängig davon, ob die Strecke AB 1 leitend ist oder nicht. Mit
anderen Worten, der Ausgang S ist auf hohem Pegel vorgeladen.
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An sich kann dieses Logikgatter nur dann korrekt arbeiten, wenn die
Eingangsdaten stabilisiert sind, bevor das Taktsignal 0 stabilisiert ist. Wenn nämlich
mindestens eine der Dateninformationen D&sub1; ... Dq, beispielsweise D&sub3; zu spät vom
hohen Zustand zum niedrigen Zustand übergeht (siehe Figur 2), kann sich die Strecke
AB vorübergehend in leitendem Zustand befinden und den vorgeladenen Pegel ganz
oder teilweise entladen, während die Strecke AB nach der Stabilisierung nicht-leitend
ist. Es ergibt sich also ein vollständiger oder teilweiser Verlust der Vorladung und das
Vorhandensein eines Signals S könnte falsch sein. In Figur 2 erhält man am Ausgang
einen niedrigen Pegel, während man einen hohen Pegel hätte lesen müssen.
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Die Figuren 3 bis 5 erläutern, wie dieser Fehler im Falle eines UND-
Gatters mit mehrfachem Eingang, das Eingangslogiksignale D&sub1; ... Dq empfängt,
behoben werden kann. Man nehme an, daß das Logiksignal D&sub3; verspätet stabilisiert
wird.
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Das mehrfache UND-Gatter nach dem Stand der Technik (Figur 3) enthält
zwischen den Punkten A und B das logische Netzwerk 1, das aus q NMOS-Transistoren
T&sub1; ... Tq gebildet wird, deren Source-Drain-Strecken in Reihe liegen und die jeweils an
ihrem Gate eine der Eingangsinformationen D&sub1; ... Dq empfangen.
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Ein PMOS-Transistor T'&sub3; (Figur 4) hat eine Source-Drain-Strecke, die
parallel zu der des Transistors T&sub0; verläuft, und empfängt an seinem Gate das
Logiksignal D&sub3;. Der Signalverlauf wird in Figur 5 dargestellt. Angenommen wird, daß die
Eingangssignale D&sub1;, D&sub2;, D&sub3; den hohen Pegel haben, so daß die Strecke AB leitend wird
und daß nur D&sub3; vom hohen Pegel zum niedrigen Pegel übergeht. Weil D&sub3; der Annahme
nach nur stabilisiert wird, nachdem das Taktsignal 0 wieder den hohen Pegel
angenommen hat, bleibt die Strecke AB während eines kurzen Moments t leitend, während auch
der Transistor T'&sub0; leitend ist. Daraus folgt ein teilweiser oder sogar vollständiger
Verlust der Vorladung. Das Ausgangssignal S befindet sich also auf einem Pegel S&sub0;
nahe des niedrigen Pegels. Wenn die Dateninformation D&sub3; einmal stabilisiert ist, ist der
Transistor T&sub3; gesperrt und die Strecke AB ist nicht-leitend, während der Transistor T'&sub3;
leitend wird. Daher nimmt das Ausgangssignal S wieder den hohen Pegel an, so daß der
Pegel des Ausgangs korrigiert wird.
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Nimmt man an, daß das Datensignal D&sub3; anschließend den hohen Pegel
annimmt, dann wird der Transistor T&sub3; leitend und der Transistor T'&sub3; sperrt. Der Ausgang
S geht mit einer Verzögerung t' auf den niedrigen Pegel über, weil das Datensignal D&sub3;
den hohen Pegel annimmt, nachdem das Taktsignal 0 selbst den hohen Pegel
angenommen hat. Der Pegel am Ausgang S ist also korrekt, aber steht erst nach der
Verzögerung t' zur Verfügung.
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In Figur 6 wird jetzt angenommen, daß das UND-Gatter von Figur 3 zwei
verspätet stabilisierte Eingangsinformationen hat, nämlich D&sub2; und D&sub4;. Die
Kompensation des möglichen Vorladeverlustes erfolgt dadurch, daß parallel zum Transistor
T&sub0; ein p-Unternetzwerk angeordnet wird, das komplementär zur Reihenschaltung der
beiden Transistoren T&sub2; und T&sub4; ist. Hierzu ist die Source-Drain-Strecke der beiden
PMOS-Transistoren T'&sub2; und T'&sub4; parallel zur Source-Drain-Strecke des Transistors T&sub0;
gelegt, wobei das Gate der Transistoren T'&sub2; bzw. T'&sub4; Eingangsdaten D&sub2; bzw. D&sub4;
empfängt. Wenn der Logikzustand des UND-Gatters so ist, daß ein Übergang einer der
Eingangsdaten D&sub2; und D&sub4; von einem hohen Pegel zu einem niedrigen Pegel die Strecke
AB zum falschen Zeitpunkt leitend machen kann, was einen teilweisen oder
vollständigen Vorladungsverlust mit sich bringt, wird entweder der eine oder der andere der
beiden Transistoren T'&sub2; oder T'&sub4; oder beide zusammen, unter Bedingungen, wie sie in
den Figuren 4 und 5 beschrieben worden sind, einen Wiederanstieg des Ausgangssignals
S auf den hohen Pegel zulassen.
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Figur 7 entspricht der Logikfunktion (D&sub1; D&sub2; D&sub3; ... Dq) + Dq+1. Hierzu
enthält das Logikgatter zwischen den Punkten A und B das Reihenunternetzwerk aus
den NMOS-Transistoren T&sub1;, T&sub2; ... Tq, die wie in Figur 3 in Reihe geschaltet sind und
an ihren Gates die Eingangsdaten D&sub1;, D&sub2; ... bzw. Dq empfangen. Parallel zu dem
genannten Reihenunternetzwerk ist die Source-Drain-Strecke eines NMOS-Transistors
Tq+1 geschaltet, dessen Gate die Eingangsinformation Dq+1 empfängt. Angenommen
wird, daß die Eingangsdaten D&sub3; und Dq verspätet stabilisiert werden. Parallel zur
Source-Drain-Strecke des Transistors T&sub0; sind nacheinander, von Speiseanschluß mit der
positiven Spannung Vcc ausgehend, die parallel liegenden Strecken der beiden, an ihren
Gates die Eingangsdaten empfangenden PMOS-Transistoren T'&sub3; und T'q, sowie T'&sub3;
bzw. T'q in Reihe mit einem PMOS-Transistor Tq+1, der an seinem Gate die
Eingangsinformation Dq+1 empfängt, verbunden. Wenn Dq+1 auf niedrigem Pegel ist, sperrt der
Transistor Tq+1 und der Transistor T'q+1 leitet, wobei der Schaltkreis wie in dem Fall
von Figur 6 arbeitet. Wenn Dq+1 dagegen auf hohem Pegel ist, leitet der Transistor
Tq+1, und der Ausgang S im Schreibbetrieb befindet sich auf niedrigem Pegel, während
der Transistor T'q+1 sperrt und jeden Kurzschluß zwischen den Speisespannungen Vcc
und Vss verhindert, wenn der Transistor T'&sub0; leitend ist (0 auf hohem Pegel), unabhängig
davon, ob die Transistoren T'&sub3; und T'q leitend sind oder nicht.
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Figur 8 erläutert den Fall der Logikfunktion D&sub1; D&sub2; D&sub3; D&sub4; D&sub5; (D&sub6;+
D&sub7;). Zwischen den Anschlüssen A und B sind die Source-Drain-Strecken der fünf
NMOS-Transistoren T&sub1; bis T&sub5; in Reihe geschaltet, welche Transistoren an ihrem
jeweiligen Gate jeweils eine Eingangsinformation D&sub1; bis D&sub5; empfangen und ihrerseits
mit den parallel geschalteten Source-Drain-Strecken der beiden Transistoren T&sub6; und T&sub7;
in Reihe geschaltet sind.
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Angenommen wird, daß die Eingangsdaten D&sub3; und D&sub6; verspätet
stabilisiert werden. Das komplementäre Unternetzwerk zur Korrektur enthält also parallel zur
Source-Drain-Strecke des Transistors T&sub0; zwei parallele Zweige, von denen der eine die
Source-Drain-Strecke eines PMOS-Transistors T'&sub3; enthält, dessen Gate die
Eingangsinformation D&sub3; empfängt und der andere die in Reihe geschalteten Source-Drain-
Strecken der beiden PMOS-Transistoren T'&sub6; und T'&sub7;, deren jeweiliges Gate die
Eingangsdaten D&sub6; bzw. D&sub7; empfängt.
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Wenn die Eingangsinformation D&sub7; den niedrigen Pegel hat, sperrt der
Transistor T&sub7; und der Transistor T'&sub7; leitet. Alles verläuft entsprechend dem Fall von
Figur 6 (q = 6). Wenn die Eingangsinformation D&sub7; den hohen Pegel hat, leitet der
Transistor T&sub7; und der Transistor T'&sub7; sperrt. Man vermeidet so jede Möglichkeit eines
Kurzschlusses zwischen den positiven und negativen Speisespannungen Vcc und Vss.
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Figur 9 erläutert den Fall der Logikfunktion (T&sub1; T&sub2; T&sub3; T&sub4; T&sub5; T&sub6;) +
(T&sub7; T&sub8;).
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Hierzu enthält das Logikgatter zwischen den Anschlüssen A und B zwei
parallel geschaltete Zweige von Reihenschaltungen. Der erste Reihenschaltungszweig
enthält die Source-Drain-Strecken der sechs NMOS-Transistoren T&sub1; bis T&sub6;, die an
ihrem jeweiligen Gate jeweils eine Eingangsinformation D&sub1; bis D&sub6; empfangen. Der
zweite Reihenschaltungszweig enthält die Source-Drain-Strecken der beiden NMOS-
Transistoren T&sub7; und T&sub8;, deren Gates die Eingangsdaten D&sub7; bzw. D&sub8; empfangen. Es
wird angenommen, daß die Daten D&sub3; und D&sub6; verspätet stabilisiert werden. Das parallel
zur Source-Drain-Strecke des Transistors T&sub0; geschaltete PMOS-Unternetzwerk zur
Kompensation ist das komplementäre PMOS-Netzwerk des fiktiven
NMOS-Unternetzwerks, das von den Transistoren T&sub3;, T&sub6;, T&sub7; und T&sub8; gebildet wird, wenn man von den
Transistoren T&sub1;, T&sub2;, T&sub4; und T&sub5; absieht. Das PMOS-Unternetzwerk enthält hierzu zwei
Gruppen von zwei parallel geschalteten PMOS-Transistoren, wobei diese zwei Gruppen
in Reihe geschaltet sind. Die erste Gruppe enthält die Source-Drain-Strecken der beiden
Transistoren T'&sub3; und T'&sub6;, deren Gates die Eingangsdaten D&sub3; bzw. D&sub6; empfangen. Es
wird angenommen, daß die Daten D&sub3; und D&sub6; verspätet stabilisiert werden. Wenn die
Daten D&sub7; und D&sub8; nicht gleichzeitig im hohen Zustand sind, ist der zweite
Reihenschaltungszweig gesperrt und alles verläuft entsprechend dem Fall von Figur 6 (q = 6).
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Wenn die Daten D&sub7; und D&sub8; gleichzeitig im hohen Zustand sind, ist der
zweite Reihenschaltungszweig leitend und die Transistoren T'&sub7; und T'&sub8; sind gesperrt,
was jede Möglichkeit eines Kurzschlusses zwischen Vcc und Vss verhindert, da T'&sub3; und
T'&sub0; gleichzeitig leitend sind.