JPS592997B2 - スタテイツクメモリ - Google Patents

スタテイツクメモリ

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JPS592997B2
JPS592997B2 JP55068270A JP6827080A JPS592997B2 JP S592997 B2 JPS592997 B2 JP S592997B2 JP 55068270 A JP55068270 A JP 55068270A JP 6827080 A JP6827080 A JP 6827080A JP S592997 B2 JPS592997 B2 JP S592997B2
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JP
Japan
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bit line
transistor
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static memory
writing
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JPS56165982A (en
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節雄 倉藤
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Fujitsu Ltd
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Fujitsu Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は、スタティック型メモリ回路、特に読出し速度
を高速化した高密度スタティックＲＡＭに関する。
スタティックＲＡＭ（ランダムアクセスメモリ）のセル
は一般にフリップフロップを要部として構成されるが、
記憶密度が犬きくなるにつれてセル面積は小さくなる。
このため、セルのドライバトランジスタのｇｍが低下す
ることからビット線の駆動能力が小さくなり、ビット線
の負荷トランジスタのｇｍも小さくせざるを得ない。と
ころが、ビット線の負荷トランジスタのｇｍを下げると
ビット線のチャージング能力が不足するため、特に書込
みサイクル直後の読出しサイクルで逆データを読出す場
合の速度が遅くなる欠点がある。本発明は特にこの点を
改善するものであり、１５対のビット線間にメモリセル
が接続され、該ビット線の夫々と電源間に負荷手段が接
続されてなるスタティックメモリにおいて、該負荷手段
の抵抗値を、該メモリセルの情報書込み終了後、一時的
に減少させ、情報書込み時に高レベル側のビット１０線
電位を保持すると共に、低レベル側のビット線電位を前
記高レベルと低レベルの間のレベルにするようにしてな
ることを特徴とするが、以下図示の実施例を参照しなが
らこれを詳細に説明する。第１図は本発明の一実施例で
あり、トランジス１５夕Ｑ１、Ｑ４以外は従来と同様の
ものである。このトランジスタＱ１２Ｑ４はビット線チ
ャージ用であり、ビット線ＤＢ、ＤＢの負荷トランジス
タＱ２、Ｑ３と並列に接続される。ビット線ＤＢ、ＤＢ
には複数のスタティック型メモリセルＭＣＩ、ＭＣ２・
・・２０・・・・・・・・・が接続され、これらはワー
ド線Ｘｎ、ｘｎ＋１・・・・・・・・・・・で選択され
る。Ｙｎ、Ｙｎ＋１、・・。・・・・・・・・・はビッ
ト線選択用の信号であり、信号ＹｎでトランジスタＱ１
３、Ｑ１４がオンになるとビット線ＤＢ、ＤＢが選択さ
れる。各セルＭＣ、、ＭＣ２２５のトランジスタＱ５、
Ｑ８、Ｑ９、Ｑ１２ＩＦ″′ファーゲートであり、ワー
ド線ｘｎ、ｘｎ＋１のレベルでオンオフ制御される。セ
ルＭＣ１、ＭＣ２の要部はフリップフロップであり、そ
れらは負荷抵抗Ｒ１〜Ｒ４、ドライバトランジスタＱ６
、Ｑ７、３０ＱＩＯ、Ｑｌｌで構成される。バッファＧ
１とインバータＧ２は書込み回路を構成し、データ入力
ＶＩＮがＨの時にライトネーブルＷＥによりバッファＧ
１が動作可能になると、ＤＢ＝Ｌ、、ＤＢ＝Ｈとなる。
この時セルＭＣＩのゲートＱ５、Ｑ８が３５オンしてい
ればトランジスタＱ６がオン、Ｑ７がオフとなる。次に
第２図を参照しながら一連の動作を説明すＩＡツーる。
同図ａはメモリセルの選択状況を示すもので、書込みサ
イクルと読出しサイクルが交互に生じるとしている。本
例は説明を簡単にするために、トランジスタＱｌＯがオ
フ、ＱｌｌがオンのセルＭＣ２からデータを読出した後
（ＤＢ−Ｈ．ＤＢ−Ｌ）に、ＤＢ−Ｌ．ＤＢ−Ｈとして
セルＭＣｌに逆データを書込み１、更にセルＭＣ２から
再度逆データを読出す場合２（ＤＢ−Ｈ．ＤＢ−Ｌ）を
例としたものである。書込み時１にはライトイネーブル
ＷＥがＬとなつてデータ入力ＶｌＮによりＤＢ一Ｌ，．
丘醪−Ｈとなるが、この時のＬレベルは書込み振幅を大
きくするために通常０Ｖ近くに低下させる。従つてこの
Ｌレベルは読出し時のＬレベルよりはるかに低い。この
ため従来の回路構成では読出し時２にビツト線ＤＢを電
源Ｖｃｃより負荷トランジスタＱ２だけで充電しなけれ
ばならないが、そのＧｍが高密度化に伴ない低下してい
るので、ＤＢの電位上昇は第２図ｄに破線で示すように
緩やかなものとなる。この結果ＤＢと６吊の交点Ｔ３、
従つてデータ出力Ｄ，Ｄの交点Ｔ４が遅くなる欠点があ
つた。本発明ではこの点を改善するために、書込みが終
るとき具体的にはＷＩの立上り時に、負荷トランジスタ
Ｑ２，Ｑ３とそれぞれ並列に接続したトランジスタＱｌ
，Ｑ４を一時的にオンにし、ビツト線ＤＢ，ＤＢを各２
つの並列トランジスタＱ１とＱ２、Ｑ３とＱ４を通して
電源Ｃｃより充電するようにする。
このようにすれば大きなＧｍの負荷トランジスタでビツ
ト線を充電したと等価になり、急速な立上りが可能にな
る。このトランジスタＱｌ，Ｑ４Ｊを制御する信号は第
２図ＣのＷ仙′であり、これは第３図の回路でＷ主から
作成する。つまり、Ｃ３はインバータで、これによりＷ
Ｅを反転した出力をノアゲートＧ５の一方の入力に導び
く。同時にインバーータＧぃコンデンサＣ１からなる遅
延型インバータにもインバータＧ３の出力を入力してそ
の出力をノアゲートＧ５の他の入力に導びく。この結果
得られる信号ＷＥ′はＷｂと逆位相で、且つＷＴの後縁
から一定時間だけ（Ｃ１の時定数による）持続する波形
になる。従つて、信号ＷＥ′でトランジスタＱ，，Ｑ４
をオンすると、Ｌレベルのビツト線ＤＢは書込み終了後
急峻に充電され、その電位が上昇する（第２図ｄのＡ部
分）。この電位上昇の程度は信号ＷＥ′の幅によるから
、該幅はＬ側のビツト線ＤＢが読出し時のＬレベルに到
達する程度とする。つまり書込み終了後は直ちに読出し
時のレベルにしておく。かくして書込みサイクル１の終
了段階でＤＢＬのレベルが上昇していれば、読出しサイ
クル２の逆データ読出しはその上昇したレベルから行な
われることになり、ＤＢ，ＤＢは時点Ｔ３の手前のｔ１
で交叉し、Ｄ，Ｄは時点Ｔ４より早いＴ２で交叉するの
で、高速化される。
以上述べたように本発明によれば、高密度スタテイツク
ＲＡＭでセル面積が縮少される場合でも読出速度を低下
させずに済む利点がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図ａ−ｅ
は動作波形図、第３図はビツト線チャージ用トランジス
タの制御信号作成回路の構成図である。 図中、ＭＣｌ，ＭＣ２はスタテイツク型メモリセル、Ｄ
Ｂ，ＤＢはビツト線、Ｑ２，Ｑ３はその負荷トランジス
タ、Ｑｌ，Ｑ４はビツト線チヤージ用トランジスタであ
る。

Claims (1)

    【特許請求の範囲】
  1. １ １対のビット線間にメモリセルが接続され、該ビッ
    ト線の夫々と電源間に負荷手段が接続されてなるスタテ
    ィックメモリにおいて、該負荷手段の抵抗値を、該メモ
    リセルの情報書込み終了後、一時的に減少させ、情報書
    込み時に高レベル側のビット線電位を保持すると共に、
    低レベル側のビット線電位を前記高レベルと低レベルの
    間のレベルにするようにしてなることを特徴とするスタ
    ティックメモリ。
JP55068270A 1980-05-22 1980-05-22 スタテイツクメモリ Expired JPS592997B2 (ja)

Priority Applications (5)

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JP55068270A JPS592997B2 (ja) 1980-05-22 1980-05-22 スタテイツクメモリ
EP81301981A EP0040917B1 (en) 1980-05-22 1981-05-06 A static type random access memory
DE8181301981T DE3174122D1 (en) 1980-05-22 1981-05-06 A static type random access memory
IE1008/81A IE51610B1 (en) 1980-05-22 1981-05-07 A static type random access memory
US06/575,718 US4499559A (en) 1980-05-22 1984-01-31 Static RAM with bit-line-charging transistor

Applications Claiming Priority (1)

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JPS56165982A JPS56165982A (en) 1981-12-19
JPS592997B2 true JPS592997B2 (ja) 1984-01-21

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ID=13368887

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US (1) US4499559A (ja)
EP (1) EP0040917B1 (ja)
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DE (1) DE3174122D1 (ja)
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EP0040917B1 (en) 1986-03-19
IE51610B1 (en) 1987-01-21
DE3174122D1 (en) 1986-04-24
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