DE3635736A1 - Verfahren zum fehlersuchtesten von digitalen systemen und schaltung zur durchfuehrung des verfahrens - Google Patents
Verfahren zum fehlersuchtesten von digitalen systemen und schaltung zur durchfuehrung des verfahrensInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren zum Fehlersuchtesten von
digitalen Systemen mit Hilfe der digitalen Signale an bestimmten Testpunk
ten, ferner auf eine Schaltung zur Durchführung des Verfahrens.
Es ist üblich, bei komplexen digitalen Systemen Fehlersuch- oder Diagnose
tests durchzuführen, wozu in der Regel ein globaler Bus herangezogen wird,
welcher sowohl der Verteilung von Daten für das System als auch der Über
tragung von Fehlersuch- oder Diagnosedaten von bestimmten Punkten des
Systems zu dessen Zentraleinheit (CPU) dient. Letztere analysiert die ent
sprechenden digitalen Signale, welche an diesen Testpunkten vorliegen und
ihr zugeführt werden, und identifiziert bei einer Abweichung den fehlerbe
hafteten Testpunkt. Zwar können die konventionellen Fehlersuch- oder Dia
gnoseschaltungen problematische Testpunkte lokalisieren, jedoch belegen
sie den globalen Bus und die CPU des jeweiligen digitalen Systems während
des Fehlersuch- oder Diagnoseprogrammablaufs, was die Datenverarbeitungs
geschwindigkeit des Systems vermindert. Auch ist das Fehlersuch- oder
Diagnosetesten nicht möglich, wenn der Bus oder die CPU zeitweilig nicht
betriebsfähig ist.
Der Erfindung liegt die Aufgabe zugrunde, insbesondere die geschilderten
Nachteile zu beheben.
Diese Aufgabe ist durch das Verfahren nach dem Patentanspruch 1 und die
Schaltung nach dem Patentanspruch 3 gelöst. Vorteilhafte Ausgestaltungen
des Verfahrens und der Schaltung zur Durchführung desselben sind in den
restlichen Patentansprüchen angegeben.
Erfindungsgemäß werden die digitalen Signale an den Testpunkten eines
digitalen Systems einem Speicher parallel eingegeben und seriell aus dem
Speicher ausgelesen, um sie bzw. ihre Niveaus mit Bezugssignalen bzw.
deren Niveaus zu vergleichen und so einen Fehler an irgendeinem Testpunkt
festzustellen sowie den fehlerbehafteten Testpunkt zu identifizieren. Darüber
hinaus läßt sich auf diese Weise der ordnungsgemäße Betrieb des Speichers
überwachen. Der globale Bus und die CPU des überwachten digitalen Systems
werden nicht benötigt, so daß es schneller arbeiten und selbst dann einem
Fehlersuchtest unterzogen werden kann, wenn der Bus oder die CPU zeitweilig
ausfällt. Außerdem findet eine Selbstüberwachung statt.
Vorzugsweise wird der Speicher nacheinander in zwei einander entgegen
gesetzten Richtungen seriell ausgelesen und werden die beiden so erhaltenen
Signalreihen bzw. deren Niveaus miteinander verglichen. Vorteilhafterweise
besteht der Speicher aus einem Schieberegister oder mehreren in Reihe
geschalteten Schieberegistern.
Nachstehend ist eine Ausführungsform der Erfindung anhand von Zeichnungen
beispielsweise beschrieben. Darin zeigt:
Fig. 1 ein Blockschaltbild einer erfindungsgemäßen Schaltung; und
Fig. 2 die Signalreihen, welche dem Vergleicher der Schaltung nach
Fig. 1 zugehen, wenn kein Fehler bzw. ein Fehler an einem über
wachten Testpunkt oder an der zugehörigen Speicherstelle des
Speichers nach Fig. 1 vorliegt.
Gemäß Fig. 1 werden zwei Schaltkarten 10, 12 eines komplexen digitalen
Systems zur Fehlersuche getestet, indem jeweils zwei Testpunkte 14, 16
bzw. 18, 20 überwacht werden. Die beiden Testpunkte 14, 16 der einen Schalt
karte 10 sind jeweils an eine bestimmte Speicherstelle eines ersten Schiebe
registers 22 angeschlossen, die beiden Testpunkte 18, 20 der anderen Schalt
karte 12 jeweils an eine bestimmte Speicherstelle eines zweiten Schiebe
registers 24. Die Schieberegister 22, 24 sind in Reihe geschaltet und dienen
in erster Linie dazu, die parallel zugeführten Daten der Testpunkte 14,
16, 18, 20 in eine Datenreihe umzuwandeln.
Zur Verschiebung der in den beiden Schieberegistern 22, 24 enthaltenen
Daten werden die Schieberegister 22, 24 über eine erste Leitung 26 mit
Taktimpulsen beaufschlagt, welche an zwei erste Eingänge 28, 30 des zweiten
Schieberegisters 24 bzw. des ersten Schieberegisters 22 angeschlossen ist.
Zur periodischen Paralleleingabe der Daten der Testpunkte 14, 16, 18, 20
in die Schieberegister 22, 24 werden sie über eine zweite Leitung 32 mit
Ladesignalen beaufschlagt, welche an zwei zweite Eingänge 34, 36 des zweiten
Schieberegisters 24 bzw. des ersten Schieberegisters 22 angeschlossen ist.
Wenn die Testpunkte 14, 16, 18, 20 fehlerfrei sind, dann werden in den beiden
Schieberegistern 22, 24 nur "0"-Bits gespeichert. Enthält also die seriell
ausgelesene Datenreihe ein "1"-Bit, dann bedeutet dieses, daß einer der
Testpunkte 14, 16, 18, 20 nicht fehlerfrei ist. Da jeder Bitposition in der
Datenreihe ein bestimmter Testpunkt 14 bzw. 16 bzw. 18 bzw. 20 zugeord
net ist, kann der fehlerbehaftete Testpunkt 14, 16, 18 oder 20 durch Fest
stellung der Position des "1"-Bits in der ausgelesenen Datenreihe ermittelt
werden.
Wesentlich bei der Schaltung gemäß Fig. 1 ist auch, daß sie die Betriebs
fähigkeit der beiden Schieberegister 22, 24 selbst überprüfen kann. Dazu
ist eine dritte Leitung 38 an zwei dritte Eingänge 40, 42 des zweiten Schie
beregisters 24 bzw. des ersten Schieberegisters 22 angeschlossen, welche
zusammen mit der zweiten Leitung 32 drei verschiedene Binärzustände er
möglicht, nämlich
- a) einen ersten Binärzustand zur parallelen Eingabe der Daten der Test punkte 14, 16, 18, 20 in die Schieberegister 22, 24;
- b) einen zweiten Binärzustand zur Verschiebung der in den Schieberegistern 22, 24 gespeicherten Daten nach oben, so daß sie nacheinander über eine Ausgangsleitung 44 des ersten Schieberegisters 22 in ein drittes Schieberegister 46 gelangen, welches diese erste Datenreihe speichert; und
- c) einen dritten Binärzustand zur anschließenden Verschiebung der in den Schieberegistern 22, 24 gespeicherten Daten nach unten, so daß sie nacheinander über eine Ausgangsleitung 48 des zweiten Schieberegisters 24 in ein viertes Schieberegister 50 gelangen, welches diese zweite Datenreihe speichert.
Das dritte Schieberegister 46 und das vierte Schieberegister 50 sind über
je eine Ausgangsleitung 49 bzw. 52 mit einem Vergleicher 54 verbunden.
Wenn die Testpunkte 14, 16, 18, 20 fehlerfrei sind und ein ordnungsgemäßer
Betrieb des ersten Schieberegisters 22 sowie des zweiten Schieberegisters 24
vorliegt, dann werden im dritten Schieberegister 46 und im vierten Schiebe
register 50 jeweils ausschließlich "0"-Bits gespeichert und sind die im dritten
Schieberegister 46 enthaltene erste Datenreihe sowie die im vierten Schie
beregister 50 enthaltene zweite Datenreihe gemäß Fig. 2A identisch, was
der Vergleicher 54 feststellt. Wenn dagegen eine Speicherstelle im ersten
Schieberegister 22 oder im zweiten Schieberegister 24 unwirksam ist, dann
sind die vom dritten Schieberegister 46 dem Vergleicher 54 zugeführte erste
Datenreihe und die vom vierten Schieberegister 50 dem Vergleicher 54 zuge
führte zweite Datenreihe nicht identisch, was der Vergleicher 54 ebenfalls
feststellt.
Ist beispielsweise die oberste Speicherstelle des ersten Schieberegisters
22 ausgefallen, welche dessen Ausgangsleitung 44 benachbart ist, dann ge
langt beim Verschieben des Inhalts der beiden Schieberegister 22, 24 nach
oben in die Ausgangsleitung 44 und somit in das dritte Schieberegister 46
selbst dann, wenn alle Testpunkte 14, 16, 18, 20 fehlerfrei sind, eine Reihe
von "1"-Bits, nämlich die erste Datenreihe gemäß Fig. 2B, während beim
Verschieben des lnhalts der beiden Schieberegister 22, 24 nach unten zunächst
drei "0"-Bits, jeweils entsprechend dem zugehörigen fehlerfreien Testpunkt
20 bzw. 18 bzw. 16, und dann ein "1"-Bit entsprechend der unwirksamen
obersten Speicherstelle des ersten Schieberegisters 22, nämlich die zweite
Datenreihe gemäß Fig. 2C, in die Ausgangsleitung 48 des zweiten Schiebe
registers 24 und somit in das vierte Schieberegister 50 gelangen bzw. gelangt.
Die erste Datenreihe gemäß Fig. 2B bzw. die Niveaus der entsprechenden
Signalreihe und die zweite Datenreihe gemäß Fig. 2C bzw. die Niveaus
der entsprechenden Signalreihe werden im Vergleicher 54 miteinander ver
glichen. Die Koinzidenz des "1"-Bits der zweiten Datenreihe gemäß Fig.
2C mit dem vierten "1"-Bit der ersten Datenreihe gemäß Fig. 2B weist
auf ein Problem bei der obersten Speicherstelle des ersten Schieberegisters
22 hin.
Wenn auch die erfindungsgemäße Schaltung anhand einer Ausführungsform
zum Fehlersuchtesten zweier Schaltkarten 10, 12 mit je zwei Testpunkten
14, 16 bzw. 18, 20 dargestellt und geschildert worden ist, welche zwei Schie
beregister 22, 24 aufweist, so kann sie doch für jede beliebige Anzahl von
Schaltkarten und/oder Testpunkten ausgebildet und mit jeder beliebigen
Anzahl von Schieberegistern versehen werden. Wesentlich ist, daß die digi
talen Signale an den Testpunkten des jeweils überwachten digitalen Systems
in einen Speicher parallel eingelesen und aus dem Speicher seriell ausgelesen
werden, um mit Bezugssignalen verglichen zu werden, welche jeweils dem
Signal entsprechen, welches am betreffenden Testpunkt vorliegt, wenn er
fehlerfrei ist.
Claims (7)
1. Verfahren zum Fehlersuchtesten von digitalen Systemen mit Hilfe der
digitalen Signale an bestimmten Testpunkten, dadurch gekennzeich
net, daß die Signale parallel gespeichert, aus dem Speicher (22, 24) seriell aus
gelesen und ihre Niveaus mit vorgegebenen, einem fehlerfreien Systembetrieb
zugeordneten Bezugsniveaus verglichen werden, so daß jede Abweichung
der Niveaus der ausgelesenen Reihe von Signalen vom jeweils zugehörigen
Bezugsniveau einen Fehler an dem der Position des betreffenden Signals
in der Signalreihe entsprechenden Testpunkt (14 bzw. 16 bzw. 18 bzw. 20)
angibt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Signale aus dem Speicher (22, 24) nacheinander in zwei einander
entgegengesetzten Richtungen ausgelesen und die Paare positionsgleicher
Signale der einen bzw. der anderen so erhaltenen Signalreihe miteinander
verglichen werden.
3. Schaltung zur Durchführung des Verfahrens nach Anspruch 1 oder 2,
gekennzeichnet durch
- a) einen Speicher (22, 24) mit parallel ladbaren und seriell auslesbaren Speicherstellen, welche eingangsseitig jeweils an einen Testpunkt (14 bzw. 16 bzw. 18 bzw. 20) angeschlossen sind, und
- b) einen Vergleicher (54) für den Niveauvergleich, welcher eingangsseitig an den Ausgang des Speichers (22, 24) angeschlossen ist, mit dem die Speicherstellen ausgangsseitig in Reihe liegen.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet,
daß der Speicher (22, 24) aus mindestens einem Schieberegister besteht.
5. Schaltung nach Anspruch 3 oder 4 zur Durchführung des Verfahrens
nach Anspruch 2, dadurch gekennzeichnet, daß die Speicher
stellen des Speichers (22, 24) in zwei einander entgegengesetzten Richtungen
auslesbar sind und der Vergleicher (54) an zwei Ausgänge des Speichers
(22, 24) angeschlossen ist, mit denen die Speicherstellen ausgangsseitig in
der einen bzw. in der anderen Richtung in Reihe liegen.
6. Schaltung nach Anspruch 5, dadurch gekennzeichnet,
daß der Vergleicher (54) über je einen zusätzlichen Speicher (46 bzw. 50)
mit dem einen bzw. dem anderen Ausgang des ersten Speichers (22, 24)
verbunden ist.
7. Schaltung nach Anspruch 6, dadurch gekennzeichnet,
daß die beiden zusätzlichen Speicher (46, 50) jeweils aus einem Schiebe
register bestehen.
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Legal Events
Date | Code | Title | Description |
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8139 | Disposal/non-payment of the annual fee |