DE2933849A1 - Verfahren zur herstellung von halbleiteranordnungen - Google Patents

Verfahren zur herstellung von halbleiteranordnungen

Info

Publication number
DE2933849A1
DE2933849A1 DE19792933849 DE2933849A DE2933849A1 DE 2933849 A1 DE2933849 A1 DE 2933849A1 DE 19792933849 DE19792933849 DE 19792933849 DE 2933849 A DE2933849 A DE 2933849A DE 2933849 A1 DE2933849 A1 DE 2933849A1
Authority
DE
Germany
Prior art keywords
film
silicon
semiconductor
films
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19792933849
Other languages
English (en)
Other versions
DE2933849C2 (de
Inventor
Satoshi Meguro
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE2933849A1 publication Critical patent/DE2933849A1/de
Application granted granted Critical
Publication of DE2933849C2 publication Critical patent/DE2933849C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/07—Guard rings and cmos

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

BESCHREIBUNG
Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung/ insbesondere ein Verfahren zur Herstellung von Feldeffekttransistoren mit komplementären isolierten Steuerelektroden, die nachstehend als CIGFET bezeichnet werden und durch lokale Oxidierung des Siliziums oder LOCOS-Technik hergestellt werden.
Halbleiter-Speicheranordnungen in LOCOS-Bauart, die aus CIGFETs bestehen, sind ansich bekannt. Bei Halbleiter-Speicheranordnungen wird eine Vielzahl von Verdrahtungsschichten auf einem dicken Oxidfilm, der nachstehens als Feldoxidfilm bezeichnet wird, zur Isolierung zwischen den Transistoren ausgebildet. Die Schwellwertspannung eines parasitären Metall-Isolator-Halbleiterfeldeffekttransistors, der nachstehend als parasitärer MISFET bezeichnet wird und der mit dem von diesen Verdrahtungsschichten gebildeten Gate-Elektrode entsteht, ist eine der kritischsten Eigenschaften und Merkmale, welche die Betriebsspannung der Halbleiter-Speicheranordnung begrenzen. Wenn nämlich die Schwellwertspannung des parasitären MISFET niedrig ist, so ist es erforderlich, eine Niedervolt-Spannungsquelle zu verwenden. Infolgedessen ist die Verwendungsmöglichkeit der Halbleiteranordnung in unerwünschter Weise beschränkt.
Aus diesem Grunde hat man bereits daran gedacht, eine Kanalsperre unmittelbar unterhalb des Feldoxidfilms auszubilden, mit dem Ziel, die Schwellwertspannung des parasitären MISFET zu erhöhen, wie es beispielsweise in der US-PS 4 110 899 erläutert ist. Gemäß dem in der genannten Druckschrift beschriebenen Verfahren zur Herstellung der Kanalsperre ist es möglich, teilweise die Maske aus Si3N4 zur Herstellung des Feldoxidfilms zu verwenden. Dementsprechend bietet das in der US-PS 4 110 899 beschriebene Verfahren den Vorteil einer höheren Integrationsdichte als beim herkömmlichen Verfahren zur Ausbildung einer Kanalsperre beim normalen planaren komplementären MISFET.
030011/0696
Diese Technik erfordert Bearbeitungsvorgänge mit Fotoresistinasken, um selektiv Kanalsperren unterschiedlicher Leitungstypen auf der Substratoberfläche und den Quellenbereichen auszubilden. Dementsprechend erfordert die Bearbeitung mit Fotoresistmasken ihrerseits eine äußerst präzise Ausfluchtung der Masken. Aus diesem Grunde hat sich das in der genannten Druckschrift beschriebene Verfahren als sehr kompliziert erwiesen.
Aufgabe der Erfindung ist es daher, bei einem Halbleitersubstrat präzise Halbleiterbereiche auszubilden, ohne daß es erforderlich ist, die Anzahl der Verfahrensschritte zu erhöhen. Weiterhin soll mit dem erfindungsgemäßen Verfahren zur Herstellung einer Halbleiteranordnung erreicht werden, daß die Erzeugung eines parasitären MISFET in wirksamer Weise unterdrückt wird, um die Verwendung einer beliebigen Spannungsversorgung zu ermöglichen.
Zu diesem Zweck wird gemäß der Erfindung ein Verfahren zur Herstellung einer Halbleiteranordnung angegeben, das folgende Verfahrensschritte umfaßt: Einführen von P-leitenden Verunreinigungen in ein N-leitendes Halbleitersubstrat durch eine Maske eines Oxidfilms, um einen P-leitenden Quellenbereich auszubilden, der mit dem Substrat einen PN-Übergang bildet, selektives Ausbilden eines oxidationshemmenden Filmes auf dem P-leitenden Quellenbereich und Einleiten von P-leitenden Verunreinigungen oder Störstellen durch die Masken des Oxidfilms und des oxidationshemmenden Films, um einen P -leitenden Bereich zu schaffen, der eine höhere Oberflächen-Verunreinigungskonzentration aufweist als der P-leitende Quellenbereich. Mit einem derartigen Verfahren ist der P -leitende Bereich automatisch gegenüber dem PN-Übergang auf der Substratfläche angeordnet, und zwar aufgrund der Verwendung des Oxidationsfilms als P-leitender Quellenbereich und P -leitender Bereich.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in Figur 1 bis 10 schematische Darstellungen im Schnitt einer Halbleiteranordnung zur Erläuterung der einzelnen Schritte
030011/0*0*
des erfindungsgemäßen Verfahrens; Figur 11 bis 20 schematische Darstellungen im Schnitt einer Halbleiteranordnung zur Erläuterung der einzelnen Verfahrensschritte einer anderen Ausführungsform des erfindungsgemäßen Verfahrens;
Figur 21 einen Schnitt durch eine Halbleiter-Speicheranordnung, die mit dem erfindungsgemäßen Verfahren hergestellt worden ist; und in
Figur 22 eine schematische Darstellung zur Erläuterung der mit dem erfindungsgemäßen Verfahren erzielbaren Vorteile. Ausführungsform 1:
Nachstehend soll das erfindungsgemäße Verfahren unter Bezugsnahme auf die Figuren 1 bis 10 bei der Herstellung eines CIGFET in LOCOS-Bauart näher erlätuert werden.
(1) Ein SiO2~ oder Siliziumoxidfilm 2 mit ungefähr 1000 8 Dicke wird auf einem N-leitenden Siliziumsubstrat 1 ausgebildet, das eine Verunreinigungskonzentration von 0,5 bis 1,0 · 10 ^ Atome pro cm3 besitzt. Ein Fotoresistfilm 3 mit vorgegebenem Muster wird auf diesem SiO2-FiIm 2 ausgebildet. Der SiO3-FiIm 2 wird selektiv geätzt, wobei der Fotoresistfilm 3 als Ätzmaske verwendet wird, um einen Teil des Si-Substrats 1 freizulegen. Dann werden Ionen von Bor-Verunreinigungen, z.B. BF_-Ionen mit' einer Beschleunigungsspannung von 75 keV auf die freiliegende Oberfläche des Si-Substrats 1 aufgebracht, wobei man den Fotoresistfilm 3 auf dem SiO2-FiIm 2 läßt, um einen P-leitenden Bereich 4 auszubilden. Die Dosierung der Störstellen- oder Ver-
12
unreinigungsionen liegt vorzugsweise zwischen 4 * 10 und 8 ■ 10 2 Atomen pro cm^ (vgl. Figur 1).
(2) Nach dem Entfernen des Fotoresistfilms 3 wird die Ober-
fläche des P-leitenden Bereiches 4 oxidiert, um einen SiO2-FiIm 22 mit einer Dicke von 330 S zu bilden. Dann wird das Si-Substrat 1 in einer N2-Atmosphäre bei 1200°C für eine Dauer von 6 Stunden erhitzt, um eine Diffusion des P-leitenden Bereiches 4 vorzunehmen. Infolgedessen wird ein P-leitender Quellenbereich 44 mit einer Dicke von 4 bis 8μΐη gebildet (vgl. Figur 2).
(3) Ein eine Oxidation verhindernder Film, wie z.B. ein Silizium-
030011/0695
nitridfilm oder Si3N4-FiIm 5, wird durch Bedampfen auf den SiO2-Filmen 2 und 22 ausgebildet. Dann wird der Si3N4-FiIm 5 selektiv geätzt, indem man den Fotoresistfilm 6 als Ätzmaske verwendet. Dieser Ätzvorgang erfolgt durch Plasmaätzen unter Verwendung von CF4. Während man den Fotoresistfilm 6 an seiner Stelle läßt, werden BF2~Ionen in die Oberfläche des Si-Substrats
1 eingebaut. Die Dosierung der Ionen beträgt vorzugsweise
2 · 1013 bis 5 · 1013 Atome pro cm2. Der Teil der Oberfläche des Siliziumsubstrats 1, der mit dem Fotoresistfilm 6 und dem Si3N4-FiIm 5 überzogen ist, wird vollständig abgeschirmt und von diesen Ionen niemals erreicht. Da darüber hinaus der SiO2-FiIm 2 eine Dicke von ungefähr 1000 8 besitzt, liegt die Menge an Ionen, die durch den SiO^-FiIm 2 hindurchgehen, bei so niedrigen Werten wie 0,1 bis 1 %. Da außerdem die Dicke des Films 22 nur einen Wert von 330 8 ausmacht, liegt die Menge an Ionen, die durch diesen SiO2-FiIm 22 hindurchgehen, bei so großen Werten wie 70 bis 95 %. Infolgedessen werden P+-leitende Kanalsperren 7 selektiv in der Oberfläche des P-leitenden Quellenbereichs 44 unmittelbar unterhalb des Teiles des dünnen SiO2-Filmes 22 gebildet, der von dem dicken SiO2-FiIm 2 und dem Si3N4-FiIm 5 umgeben ist (vgl. Figur 3).
(4) Dann werden Ionen von Phosphor-Störstellen oder -Verunreinigungen in die Oberfläche des Si-Substrats 1 mit einer Beschleunigungsspannung von 120 bis 150 keV, die höher ist als die Beschleunigungsspannung für die Bor-Verunreinxgungsionen, eingebaut. Die Dosierung der Ionen liegt vorzugsweise zwischen 3 · 10 und 5 " 10 Atomen pro cm . Die Bereiche der Oberfläche des Siliziumsubstrats 1, die mit dem Fotoresistfilm 6 und dem Si3N4-FiIm 5 überzogen sind, werden vollständig gegenüber den Phosphor-Verunreinigungsionen abgeschirmt und von letzteren niemals erreicht. Auf der anderen Seite werden Ionen mit einer Menge von 90 bis 98 % durch die SiO2-Filme 2 und 22 in die Oberfläche des Si-Substrats 1 eingebaut. Infolgedessen werden N -leitende Kanalsperren 8 selektiv in der Oberfläche des P-leitenden Quellenbereiches 44 und der Oberfläche des Siliziumsubstrats 1 unmittelbar unterhalb des dicken 2 2 ausgebildet, der nicht von dem Si3N4-FiIm 5 und dem Fotoresistfilm 6 überzogen ist. Diese Phosphor-Verunreinigungsionen
030011/06Λ*
werden auch in die P -leitenden Kanalsperren 7 eingesetzt, und zwar unmittelbar unterhalb des dünnen SiO3-FiImS 22, der von dem dicken SiO2-FiIm 2 und dem Si3N4-FiIm 5 umgeben ist. Da jedoch die N -leitende Kanalsperre 8 durch den Einbau einer großen Menge der Ionen gebildet worden ist, wird sie nie durch die Phosphor-Verunreinigungsionen ausgelöscht (vgl. Figur 4).
(5) Nach dem Entfernen des Fotoresistfilms 6 wird das Siliziumsubstrat 1 in einer (^-Atmosphäre bei 10000C für eine Dauer von 2 Stunden erhitzt, um eine Diffusion der P -leitenden Kanalsperre 7 und der N+-leitenden Kanalsperre 8 vorzunehmen. Die Oberflächen-Verunreinigungskonzentrationen der P -leitenden Kanalsperren 7 und der N -leitenden Kanalsperren 8 nach der Diffusion betragen 2 * 1013 bis 5 · 1013 Atome pro cm2
12 2
bzw. 4 ' 10 Atome pro cm . Außerdem wird das Siliziumsubstrat 1 in einer feuchten 02~Atmosphäre bei einer Temperatur von 1000°C für eine Dauer von ungefähr 4 Stunden erhitzt. Infolgedessen werden die SiO2-Filme 2 und 22, die nicht vom Si3N4-FiIm 5 überzogen sind, dicker ausgebildet, um einen SiO3-FiIm oder Feldoxidfilm 9 mit einer Dicke zwischen 0,9 und 1,4 \im zur Isolierung zwischen den Transistoren zu bilden. Dabei wird nämlich ein Feldoxidfilm 9 mit einem aus dem Si3N4-FiIm 5 bestehenden Mast gebildet. Anschließend werden der Si3N4-FiIm 5 und der dünne SiO3-FiIm 22 entfernt, um die Oberflächen des Siliziumsubstrats 1 und des P-leitenden Quellenbereiches 44 freizulegen (vgl. Figur 5).
(6) Auf dem freiliegenden Siliziumsubstrat 1 werden dann SiO3-Filme 10 und 101 als Gate-Isolierfilme ausgebildet. Diese SiO3-Filme 10 und 10' haben vorzugsweise Dicken von ungefähr 500 bis 1000 8, vorzugsweise von 530 8 (vgl. Figur 6).
(7) Anschließend werden aus polykristallinem Silizium bestehende Gate-Elektroden 11 und 12 sowie eine Leitungsschicht 13 ausgebildet. Die Gate-Elektroden 11 und 12 und die Leitungsschicht 13 werden jeweils dadurch gebildet, daß man zuerst eine polykristalline Silizium-Schicht auf den SiO3-Filmen 10 und 10' und dem Feldoxidfilm 9 ausbildet (vgl. Figur 7).
(8) Um denjenigen Teil der Oberfläche des Siliziumsubstrats 1,
030011/0695
wo die Source- und Drain-Bereiche auszubilden sind, und auch die Oberfläche des P-leitenden Quellenbereichs 44 freizulegen, wird das Siliziumsubstrat 1 einer Ätzflüssigkeit für den SiO3-Film ausgesetzt, um diejenigen Teile der dünnen SiO2-Filme 10 und 10' wegzuätzen, die nicht unterhalb der Gate-Elektroden 11 und 12 liegen. Dabei werden die dünnen SiO2-Filme 10 und 10' in der Weise geätzt, daß man die Gate-Elektroden 11 und 12 als Ätzmasken verwendet. Gleichzeitig wird der Feldoxidfilm 9 geätzt. Da dieser Film jedoch dick genug ist, kann dieser Film einen Maskeneffekt beim Ätzen der dünnen SiO2-Filme 10 und 10' ausüben. Dann wird nur der Bereich, wo der N-Kanal MISFET auszubilden ist, mit einem SiO2-FiIm 14 mit einer Dicke von 15OO S überzogen.
Anschließend wird der freiliegende Bereich der Oberfläche des Siliziumsubstrats 1, wo die Source- und Drain-Bereiche auszubilden sind, mit Verunreinigungen oder Störstellen, beispielsweise darauf aufgebrachten Bor-Verunreinigungen, überzogen und die Verunreinigungen in das Siliziumsubstrat 1 weiter eindiffundiert.
Infolgedessen werden die Source- und Drain-Bereiche 15 und 16 des P-Kanal-MISFET ausgebildet (vgl. Figur 8).
Während der Aufbringung der P-leitenden Verunreinigungen werden die Gate-Elektrode 11 und die Leitungsschicht 13 mit P-leitenden Verunreinigungen oder Störstellen dotiert. Es ist daher möglich, den Widerstand der Gate-Elektrode 11 und der Leitungsschicht 13 in ausreichendem Maße zu verringern.
Nach der Ausbildung der Source- und Drain-Bereiche 15 und
16 werden die Oberflächen der Source- und Drain-Bereiche 15 und 16, die Gate-Elektrode 11 und die Leitungsschicht 13 in einer feuchten 02~Atmosphäre bei ungefähr 83O°C oxidiert.
(9) Nach dem Entfernen des SiO2~Filmes 14 sind die Gate-Elektrode 11, die Source- und Drain-Bereiche 15 und 16, die Leitungsschicht 13 und ein Teil des Feldoxidfilms 9 mit einem SiO2 -FiIm
17 mit einer Dicke von 1500 5? überzogen. Die Gate-Elektrode 12 und diejenigen Teile der Oberfläche des Siliziumsubstrats 1, wo die Source- und Drain-Bereiche auszubilden sind, sind mit diesem SiO3-FiIm 17 nicht überzogen.
030011/0696
— 1 *5 w.
Anschließend werden N-leitende Verunreinigungen, wie z.B. Phosphor-Verunreinigungen oder Störstellen auf den freiliegenden Teil der Oberfläche des P-leitenden Quellenbereiches 44 aufgebracht, wo die Source- und Drain-Bereiche gebildet werden, und in den P-leitenden Quellenbereich 44 eindiffundiert. Infolgedessen werden N -leitende Source- und Drain-Bereiche 18 und 19 eines N-Kanal-MISFET ausgebildet (vgl. Figur 9).
Während der Aufbringung der N-leitenden Verunreinigungen oder -Störstellen werden diese N-leitenden Verunreinigungen auch in die Gate-Elektrode 12 eindotiert. Es ist somit möglich, den Widerstandswert der Gate-Elektrode 12 in ausreichendem Maße zu verringern.
Nach der Herstellung der Source- und Drain-Bereiche 18 und 19 werden die Oberflächen dieser Source- und Drain-Bereiche 18 und 19 in der feuchten 02-Atmosphäre bei ungefähr 83O°C oxidiert.
(10) Nach dem Beschichten der Oberfläche des Siliziumsubstrats 1 mit einem Phosphosilikatglasfilm oder einem PSG-FiIm 20 wird dieser PSG-FiIm 20 auf den Source- und Drain-Bereichen 15, 16, 18 und 19 selektiv geätzt, um Fenster zu Kontaktzwecken auszubilden. Dann wird ein Aluminiumfilm mit einer Dicke von 1 ym durch Vakuumverdampfung auf dem Siliziumsubstrat 1 ausgebildet. Anschließend wird diese Aluminiumschicht selektiv geätzt, um Source-Elektroden 21 und 23, Drain-Elektroden 22 und 24 sowie eine nicht dargestellte Leitungsschicht zu bilden. Daraufhin wird das Siliziumsubstrat 1 einer Temperung bei 45O°C für eine Dauer von 60 Minuten ausgesetzt, um einen Passivierungsfilm oder PSG-FiIm 25 auf der oberen Oberfläche des Siliziumsubstrats
I auszubilden (vgl. Figur 10).
Obwohl in Figur 10 der Zeichnung nicht eigens dargestellt, werden die Gate-Elektroden 11 und 12 gegebenenfalls mit der Aluminium enthaltenden Leitungsschicht verbunden.
Bei dem in der oben beschriebenen Weise erhaltenen CIGFET liegt die Schwellwertspannung des P-Kanal-MISFET, der von den Source- und Drain-Bereichen 15 und 16 sowie der Gate-Elektrode
II gebildet wird, ungefähr bei 0,5 V, während die Schwellwertspannung, die von den Source- und Drain-Bereichen 18 und 19
030011/0695
sowie der Gate-Elektrode 13 gebildet wird, ungefähr 0,5 V ausmacht. Somit betrugen die Schwellwertspannungen der parasitären MIST, die unterhalb der Elektrodenverdrahtungen gebildet wurde, 10 bis 15 V sowohl beim P-Kanal-MIST-Teil als auch dem N-Kanal-MIST-Teil.
Ausfuhrungsform 2:
Ein anderes Verfahren zur Herstellung eines CIGFET in LOCOS-Bauart als bei der Ausführungsform 1 wird nachstehend unter Bezugnahme auf die Figuren 11 bis 20 näher erläutert.
(1) Auf der Oberfläche eines N-leitenden Siliziumsubstrats 1 wird ein SiO2-FiIm 2 mit einer Dicke von ungefähr 1000 8 hergestellt, dessen Konzentration an Verunreinigungen oder Störstellen 0,5 · 1015 bis 1,0 · 1015 Atome pro cm beträgt. Dann wird ein Fotoresistfilm 3 mit vorgegebenem Muster auf dem SiO2-FiIm 2 ausgebildet. Daraufhin wird der SiO2-FiIm 2 selektiv geätzt, indem man den Fotoresistfilm 3 als Ätzmaske verwendet, um die Oberfläche des Si-Substrats 1 teilweise freizulegen. Während man den Fotoresistfilm 3 an seinem Ort läßt, werden Bor-Verunreinigungsionen, BF2~Ionen, in die Oberfläche des Si-Substrats 1 mit einer Beschleunigungsspannung von 75 keV eingebaut, um einen P-leitenden Bereich 4 auszubilden. Die Dotierung bei dieser Ionen-Implantation liegt vorzugsweise zwischen 4 · 10 und 8 · 10 Atomen pro cm (vgl. Figur 11).
(2) Nach dem Entfernen des Fotoresistfilms 3 wird die Ober-
fläche des P-leitenden Bereichs 4 oxidiert, um einen SiO2-FiIm 22 mit einer Dicke von 330 8 zu bilden, und das Si-Substrat bei einer Temperatur von 1200°C in einer N2-Atmosphäre für eine Dauer von 6 Stunden erhitzt, um den P-leitenden Bereich 4 auszuweiten und eine Diffusion vorzunehmen. Infolgedessen wird der P-leitende Quellenbereich 44 mit einer Tiefe von 4 bis 8 ym ausgebildet (vgl. Figur 12).
(3) Ein die Oxidation verhindernder Film 5, beispielsweise ein Si3N4-FiIm 5 wird auf den SiO2-Filmen 2 und 22 ausgebildet. Dann wird der Si3N4-FiIm 5 selektiv geätzt, wobei der Fotoresistfilm 6 mit einem speziellen Muster als Ätzmaske verwendet wird. Diese Ätzung erfolgt durch Plasmaätzen unter
030011/0695
Verwendung von CF4. Während man den Fotoresistfilm 6 an seinem Ort läßt, werden BF3~Ionen in die Oberfläche des Si-Substrats 1 eingebaut. Die Dosierung der Implantations-Ionen beträgt vorzugsweise 2 · 1013 bis 5 · 10 Atome pro cm2. Die vom Fotoresistfilm 6 und dem Si3N4-FiIm 5 überzogenen Bereiche des Si-Substrats 1 sind vollständig abgeschirmt und werden von den Ionen nicht erreicht.
Da der SiO3-FiIm 2 eine Dicke bsitzt, die in der Größenordnung von ungefähr 1000 8 liegt, macht die Menge an Ionen, die durch den SiO3-FiIm 2 hindurchdringen kann, nur einen kleinen Wert von etwa 0,1 bis 1 % aus. Da auf der anderen Seite die Dicke des SiO3-FiImS 22 ungefähr 330 8 beträgt, macht die Menge an Ionen, die durch den SiO9-FiIm 22 hindurchgeht, einen Wert von etwa 70 bis 95 % aus. Infolgedessen werden P -leitende Kanalsperren 7 an der Oberfläche des P-leitenden Quellenbereichs 44 unmittelbar unterhalb des dünnen SiO2-FiImS 22 ausgebildet, der vom dicken SiO3-FiIm 2 und dem Si3N4-FiIm 5 umgeben ist (vgl. Figur 13).
(5) Nach dem Entfernen des Fotoresistfilm 6 wird das Si-Substrat 1 in einer 03~Atmosphäre bei einer Temperatur von etwa 1000 C für eine Dauer von 2 Stunden erhitzt, so daß die P -leitenden Kanalsperren 7 verbreitert werden und diffundieren. Anschließend wird das Si-Substrat 1 in einer feuchten 03~Atmosphäre bei einer Temperatur von 10000C für eine Dauer von etwa 4 Stunden weiter erhitzt. Infolgedessen werden die vom Si3N4-FiIm 5 nicht überzogenen SiO3-FiInIe 2 und 22 dicker gemacht, so daß sie einen Feldoxidfilm oder SiO3-FiIm 9 mit einer Dicke von 0,9 bis 1,4 ym bilden. Dabei erfolgt die Herstellung des Feldoxidfilms 9 in der Weise, daß der Si3N4-FiIm 5 eine Maske bildet. Anschließend werden der Si3N4-FiIm 5 und der dünne SiO3-FiIm 22 entfernt, um die Oberflächen des Si-Substrats 1 und des P-leitenden Quellenbereichs 44 freizulegen.
Daraufhin werden die SiO2-Filme 10 und 10' als Gate-Isolierfilme auf der freiliegenden Oberfläche des Si-Substrats 1 und der freiliegenden Oberfläche des P-leitenden Quellenbereichs ausgebildet. Die SiO3-FiInIe 10 und 10" weisen vorzugsweise
03001 1/0696 ORlGJNAL INSPECTED
Dicken von ungefähr 500 bis 1000 S, vorzugsweise von etwa 530 H auf (vgl. Figur 14).
(6) Nach dem Freilegen der Oberfläche des Si-Substrats 1 durch selektives Ätzen des SiOj-Filmes 10' wird eine polykristalline Si-Schicht 100 auf der gesamten Oberfläche des Si-Substrats 1 mit einem bekannten Dampfabscheidungsverfahren ausgebildet. Um einen Widerstand in einem Teil der polykristallinen Si-Schicht 100 herzustellen, wird ein SiO3-FiIm 101 mit einer Dicke von ungefähr 1500 S selektiv auf einem Teil der polykristallinen Si-Schicht 100 ausgebildet. Dann wird das Si-Substrat 1 einer Phosphorbehandlung unterzogen, die bei einer Temperatur von etwa 1000°C für eine Dauer von ungefähr 30 Minuten durchgeführt wird. Das Ergebnis dieser Phosphorbehandlung besteht darin, daß die Phosphor-Verunreinigungen oder -Störstellen in die polykristalline Si-Schicht 100 eingeführt werden, während der Bereich 100' der Si-Schicht 1OO von dem SiO3-FiIm 1O1 überzogen ist. Die Phosphor-Störstellen werden auch in den P-leitenden Quellenbereich 44 eingeleitet, und zwar durch das Loch h* des SiO3-FiImS 10' , um einen N+-leitenden Bereich 102 auszubilden (vgl. Figur 15).
(7) Die polykristalline Si-Schicht 100 wird mit einem bekannten Ätzverfahren geätzt, so daß Gate-Elektroden 111 und 112, eine Widerstandsschicht 100' und eine Leitungsschicht 113 gebildet werden (vgl. Figur 16).
(8) Um diejenigen Teile der Oberfläche des Si-Substrats 1 freizulegen, wo die Source- und Drain-Bereiche liegen sollen, wird das Si-Substrat 1 in die Ätzflüssigkeit für den SiO3-FiIm eingetaucht, um auf diese Weise die Teile der SiO3-FiInIe 10 und 10' vollständig zu entfernen, die nicht unter den Gate-Elektroden 111 und 112 liegen (vgl. Figur 17).
(9) Der Bereich, wo der N-Kanal-MISFET ausgebildet werden soll, und die Widerstandsschicht 100' werden mit einem SiO_-Film 14 mit einer Dicke von 1500 ä überzogen. Anschließend werden die freiliegenden Teile der Oberfläche des Si-Substrats 1, auf dem die Source- und Drain-Bereiche auszubilden sind, mit dort aufgebrachten P-leitenden Verunreinigungen oder Störstellen überzogen und diese Verunreinigungen oder Störstellen in das Si-Sub-
030011/0695
strat 1 eindiffundiert und weiter verbreitet. Infolgedessen werden P+-leitende Source- und Drain-Bereiche 15 und 16 eines P-Kanal-MISFET auf dem Si-Substrat 1 ausgebildet. Nach der Herstellung der Source- und Drain-Bereiche 15 und 16 wird das Si-Substrat 1 einer feuchten (^-Atmosphäre von 83O°C ausgesetzt, um einen dünnen SiO3-FiIm 114 auf den Oberflächen der Source- und Drain-Bereiche 15 und 16 sowie der Gate-Elektrode 11 herzustellen (vgl. Figur 18).
(10) Nach dem Entfernen des SiO2-FiImS 14 wird ein nicht dargestellter SiO3-FiIm auf der Gate-Elektrode 11/ den Source- und Drain-Bereichen 15 und 16/ der Widerstandsschicht 100' und einem Teil des Feldoxidfilms 9 ausgebildet. Dann werden N-leitende Verunreinigungen oder Störstellen/ wie z.B. Phosphor-Verunreinigungen auf die freiliegenden Teile aufgebracht, wo die Source- und Drain-Bereiche auszubilden sind, und in das Si-Substrat 1 eindiffundiert und verteilt. Infolgedessen werden N+-leitende Source- und Drain-Bereiche 18 und 19 eines N-Kanal-MISFET im P-leitenden Quellenbereich 44 gebildet. Nach der Herstellung der Source- und Drain-Bereiche 18 und 19 wird das Si-Substrat 1 der feuchten 02-Atmosphäre von ungefähr 83O°C ausgesetzt/ um einen dünnen SiO3-FiIm 115 auf den Oberflächen der Source- und Drain-Bereiche 18 und 19/ der Leitungsschicht 113 und der Widerstandsschicht 100' auszubilden (vgl. Figur 19).
(11) Nach dem Beschichten der gesamten Fläche des Si-Substrats 1 mit einem Phosphosilikatglasfilm oder einem PSG-FiIm 20 werden der PSG-FiIm 20 auf den Source- und Drain-Bereichen 15/ 16, 18 und 19 und die SiO3-FiInIe 114 und 115 selektiv geätzt, um Fenster zu Kontaktierungszwecken zu bilden. Dann wird ein Aluminiumfilm mit einer Dicke von 1 um auf der Oberfläche des Si-Substrats 1 durch Vakuumverdampfen hergestellt. Anschließend wird der Aluminiumfilm selektiv geätzt, um die Source-Elektroden 21 und 23 sowie die Drain-Elektroden 22 und 24 und eine Leitungsschicht M herzustellen. Anschließend wird das Si-Substrat 1 einer Temperung in einer Wasserstoff-Atmosphäre von etwa 450 C für eine Dauer von ungefähr 60 Minuten unterworfen, um auf diese Weise einen Passivierungsfilm oder PSG-FiIm 25 auf der Oberfläche des Si-Substrats 1 herzustellen (vgl. Figur 20).
030011/068B
— ΙΟΙ O
Bel dem mit dem Verfahren gemäß der zweiten Ausführungsform erhaltenen CIGFET wird keine N -leitende Kanalsperre im N+-leitenden Si-Substrat 1 direkt unter dem Feldoxidfilm 9 ausgebildet, und zwar aus dem nachstehend angegebenen Grunde. Der P-leitende parasitäre MISFET hat eine höhere Schwellwertspannung als der N-leitende parasitäre MISFET. Wenn daher die verwendete Spannung der Spannungsversorgung niedriger ist als die Schwellwertspannung des P-leitenden parasitären MISFET, so ist es nicht erforderlich, die N -leitenden Kanalsperren vorzusehen, um die Erzeugung von P-leitenden parasitären MISFET zu verhindern. Es sind dann nämlich nur die P+-leitenden Kanalsperren 7 erforderlich, um die Erzeugung von N-leitenden parasitären MISFET zu verhindern.
Weiterhin ist bei dem mit dem Verfahren gemäß der Ausführungsform 2 erhaltenen CIGFET die Widerstandsschicht 100' mit dem Drain-Bereich 19 des N-Kanal-MISFET verbunden, und zwar durch die Verbindungsschicht 113, die aus polykristallinem Siliziumbesteht. Diese Widerstandsschicht 100' wird als Last für den N-Kanal-MISFET verwendet.
Figur 21 zeigt eine Halbleiter-Speicheranordnung, die aus einer Vielzahl von CIGFET1s besteht, welche mit dem Verfahren gemäß der Ausführungsform 2 hergestellt worden sind. Jede Speicherzelle dieser Halbleiter-Speicheranordnung besteht aus einer Vielzahl von N-Kanal-MISFETs, die einen Flip-Flop bilden, und einer Widerstandsschicht, die aus polykristallinem Silizium besteht und als Last für die MISFETs dient.
Bei der Anordnung gemäß Figur 21 wird eine Vielzahl von Speicherzellen, die jeweils den oben beschriebenen Aufbau besitzen, auf der Oberfläche von einem P-leitenden Quellenbereich 44 hergestellt. Die N-Kanal-MISFETs, Mn1, Mn2, Mn3 und Mn4 sowie die Widerstandsschichten R1 und R2 in Figur 21 bilden einen Teil der Speicherzelle. Die P-Kanal-MISFETs Mp1, Mp2 und Mp3 bilden einen Teil der Transistoren, welche eine periphere Schaltung bilden, beispielsweise eine Adressenschaltung, eine Impulserzeugungsschaltung oder dergleichen.
030011/0695
Zur Herstellung der P -leitenden Kanalsperren 120, 121, 122 und 123, die im P-leitenden Quellenbereich 44 ausgebildet sind, wird nur der Si3N4-FiIm 5 der in Figur 13 dargestellten Art als Maske verwendet, welche die P -leitenden Kanalsperren 120, 121, 122 und 123 bestimmt. Andererseits werden zur Herstellung der P -leitenden Kanalsperre 7 der Si3N4-FiIm 5 der in Figur 13 dargestellten Art und der SiO2-FiIm 2 als Maske verwendet, um die P+-leitende Kanalsperre 7 zu bestimmen.
Das erfindungsgemäße Verfahren bietet folgende Vorteile:
(a) Die positionsmäßige Anordnung und Zuordnung des P-leitenden Quellenbereichs 44, des P -leitenden Bereichs 7 als Kanalsperre, die in dem P-leitenden Quellenbereich 44 ausgebildet sind, und des Feldoxidfilms 9 in Relation zueinander kann sehr leicht bestimmt werden. Beim erfindungsgemäßen Verfahren werden nämlich der P-leitende Quellenbereich 44 und die P+-leitende Kanalsperre 7 durch die Kante E1 des SiO2-FiImS 2 bestimmt, wie es in Figur 22 dargestellt ist. Daher wird der Abstand zwischen dem Ende T1 des PN-übergangs J1, d.h. des Übergangs zwischen dem Substrat und dem Quellenbereich, und dem Ende T2 der P leitenden Kanalsperre 7 konstant gehalten. Zur gleichen Zeit bestimmt die Kante E2 des Si3N4-FiImS 5 die P+-leitende Kanalsperre 7 und den Feldoxidfilm 9. Infolgedessen wird der Abstand zwischen dem anderen Ende T-, der P -leitenden Kanalsperre 7 und dem Ende T^ des Feldoxidfilms 9 konstant gehalten.
(b) Wie sich aus den obigen Ausführungen ergibt, kann der Fotoresistfilm zur Bestimmung des einen Endes T2 der P -leitenden Kanalsperre 7 vollständig beseitigt werden. Die Fotoresistbehandlung ist daher nicht erforderlich, (c) Es darf darauf hingewiesen werden, daß die Konzentration an Verunreinigungen oder Störstellen in der Kanalsperrenoberfläche wahlweise geändert werden kann, indem man die Dotierung bei der Ionen-Implantation ändert. Durch die Steuerung der Dotierung bei der Ionen-Implantation kann nämlich die Schwellwertspannung des parasitären MISFET geändert werden. Dies ermöglicht wiederum eine freie Wahl der Betriebsspannung, d.h. der Spannung der Spannungsversorgung. Darüber hinaus ist es
030011/0695
möglich, die Leitungsschicht auf dem Feldoxidfilm frei auszubilden, und zwar unabhängig von der Spannungsversorgung, so daß die Integrationsdichte der Halbleiteranordnung beträchtlich verbessert wird.
(d) Wie sich im Zusammenhang mit der ersten Ausführungsform aus Figur 4 entnehmen läßt, wird die N-leitende Kanalsperre 8 durch die Kanten E2 und E3 bestimmt. Daher sind die P+-leitende Kanalsperre 7 und die N+-leitende Kanalsperre 8 relativ zueinander präzise angeordnet. Darüber hinaus ist der Feldoxidfilm 9 durch den Si3N4-FiIm 5 bestimmt, der als Maske wirkt (vgl. Figur 5). Infolgedessen sind die P -leitende Kanalsperre 7, die N leitende Kanalsperre 8 und der Feldoxidfilm 9 präzise und sicher in ihrer Relation zueinander angeordnet, was wiederum dazu führt, daß eine weitere Erhöhung der Integrationsdichte der Halbleiteranordnung möglich ist.
030011/0695
JH-
Leerseite

Claims (15)

PATENTANWÄLTE SCHIFF ν. FÜNER STREHL SCHÜBEt.-HäPF ■ £BBINGHAIJa FINCK MARIAHILFPLATZ 2 4 3, MÖNCHEN 9O 2 9 3 *? β A Q POSTADRESSE: POSTFACH 95 OI 6O1 D-8OOO MDNCHEN 85 fc· ** >* >J V» *T W HITACHI, LTD. 21. August 1979 DEA-5977 Verfahren zur Herstellung von Halbleiteranordnungen PATENTANSPRÜCHE
1.) Verfahren zur Herstellung von Halbleiteranordnungen, gekennzeichnet durch folgende Verfahrensschritte:
Selektives Herstellen eines ersten Filmes auf der Oberfläche eines Halbleitersubstrats,
Einleiten von ersten Verunreinigungen in das Halbleitersubstrat, das nicht vom ersten Film überzogen ist, um selektiv einen ersten Halbleiterbereich im Halbleitersubstrat auszubilden,
selektives Herstellen eines zweiten Filmes auf der Oberfläche des ersten Halbleiterbereiches,
Einführen von zweiten Verunreinigungen in den ersten Halbleiterbereich, der nicht von den ersten und zweiten Filmen überzogen ist, um selektiv einen zweiten Halbleiterbereich im ersten Halbleiterbereich auszubilden, und
030011/0695
selektives Oxidieren der Oberfläche von zumindest demjenigen zweiten Halbleiterbereich/ der von den ersten und zweiten Filmen umgeben ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß ein dritter Film zwischen dem ersten Halbleiterbereich und dem zweiten Film angeordnet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als erste und dritte Filme Siliziumoxidfilme verwendet werden/ während als zweiter Film ein Siliziumnitridfilm verwendet wird.
4. Verfahren nach Anspruch 1/ dadurch gekennzeichnet/ daß die zweiten Verunreinigungen in den ersten Halbleiterbereich durch Ionen-Implantation eingebaut werden.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß dritte Verunreinigungen in den ersten Halbleiterbereich eingebaut werden, um selektiv einen dritten Halbleiterbereich zu bilden.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der dritte Halbleiterbereich so ausgebildet wird, daß er vom entgegengesetzten Leitungstyp wie der zweite Halbleiterbereich ist.
03D011/oees
7. Verfahren zur Herstellung von Halbleiteranordnungen,
gekennzeichnet durch folgende Verfahrensschritte:
Selektives Herstellen eines ersten Filmes auf einem Halbleitersubstrat,
Einbauen von ersten Verunreinigungen in das Halbleitersubstrat, das nicht vom ersten Film überzogen ist, um selektiv einen
ersten Halbleiterbereich im Halbleitersubstrat auszubilden,
selektives Herstellen von zweiten und dritten Filmen auf dem ersten Halbleiterbereich bzw. dem ersten Film,
Einbauen von zweiten Verunreinigungen in die ersten Halbleiterbereiche, die nicht von den ersten und zweiten Filmen
bedeckt sind, um selektiv einen zweiten Halbleiterbereich im ersten Halbleiterbereich auszubilden, und
Einbauen von dritten Verunreinigungen in den ersten Halbleiterbereich, der nicht vom zweiten Film bedeckt ist, und das
Halbleitersubstrat, das nicht von den dritten Filmen bedeckt ist, um selektiv einen dritten Halbleiterbereich im ersten
Halbleiterbereich und dem Halbleitersubstrat auszubilden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet , daß zwischen dem ersten Halbleiterbereich und dem dritten Film ein vierter Film angeordnet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß als erste und vierte Filme Siliziumoxidfilme verwendet werden, während für den zweiten und
030011/06ÖB
den dritten Film jeweils ein Siliziumnitridfilm verwendet wird und auf dem Siliziumnitridfilm ein Fotoresistfilm ausgebildet wird.
10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Oberflächen der zweiten und dritten Halbleiterbereiche nach der Herstellung des dritten Halbleiterbereiches oxidiert werden.
11. Verfahren zur Herstellung von CIGFETs/ gekennzeichnet durch folgende Verfahrensschritte: Herstellen eines (N) P-leitenden Siliziumsubstrats mit einem ersten Siliziumoxidfilm, der selektiv auf dem Siliziumsubstrat ausgebildet ist,
Ausbilden eines in dem Bereich des Siliziumsubstrats, der nicht vom ersten Siliziumoxidfilm bedeckt ist, angeordneten ersten P(N)-leitenden Siliziumbereiches, der mit einem zweiten Siliziumoxidfilm überzogen ist, dessen Dicke kleiner als die des ersten Siliziumoxidfilms ist, selektives Herstellen eines ersten und eines zweiten Siliziumnitridfilms auf dem N(P)-leitenden Siliziumsubstrat und dem P(N)-leitenden Siliziumbereich, die jeweils mit den ersten bzw. zweiten Siliziumoxidfilmen bedeckt sind, Einbauen von P(N)-leitenden Verunreinigungs-Ionen in den ersten P(N)-leitenden Siliziumbereich durch den zweiten Siliziumoxidfilm, der nicht mit der zweiten Siliziumnitridschicht überzogen ist, so daß ein zweiter P(N)-leitender
030011/0695
— EL _
Siliziumbereich im ersten P(N)-leitenden Siliziumbereich entsteht,
Oxidieren des Siliziumsubstrats in der Wärme/ um einen dritten Siliziumoxidfilm auf dem Teil des N(P)-leitenden Siliziumsubstrats und der zweiten P(N)-leitenden Siliziumschicht auszubilden, die nicht mit den ersten und zweiten Siliziumnitridfilmen bedeckt sind,
Entfernen der ersten und zweiten Siliziumnitridfilme, Herstellen eines P(N)-Kanal-MISFET auf dem Teil des N(P)-leitenden Siliziumsubstrats, der nicht vom dritten Siliziumoxidfilm bedeckt ist, und
Herstellen eines N(P)-Kanal-MISFET auf dem Teil des P(N)-leitenden Siliziumbereichs, der nicht vom dritten Siliziumoxidfilm bedeckt ist.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß auf dem dritten Siliziumoxidfilm eine Leitungsschicht ausgebildet wird.
13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß N(P)-leitende Verunrexnxgungsionen in Teile des N (P)-leitenden Siliziumsubstrats und des ersten P(N)-leitenden Siliziumbereichs eingebaut werden, die nicht von den ersten und zweiten Siliziumnitridfilmen bedeckt sind/ um einen N(P)-leitenden Siliziumbereich auszubilden,der eine niedrigere Oberflächenverunreinigungs-Konzentration als der zweite P(N)-leitende Siliziumbereich aufweist.
030011/0688
14. Verfahren nach Anspruch 13/ dadurch gekennzeichnet , daß auf dem dritten Siliziumoxidfilm eine Leitungsschicht ausgebildet wird.
15. Verfahren zur Herstellung von Halbleiteranordnungen, gekennzeichnet durch folgende Verfahrensschritte: Herstellen eines Halbleiterkörpers, der ein Halbleitersubstrat, erste und zweite Filme auf der Oberfläche des Halbleiter-Substrats und im Abstand voneinander sowie einen selektiv ausgebildeten dritten Film auf dem Teil der Oberfläche des Halbleitersubstrats, der zwischen den ersten und zweiten Filmen liegt, aufweist,
Einbauen von ersten Verunreinigungen in den Teil der Oberfläche des Halbleitersubstrats, auf dem die ersten, zweiten und dritten Filme nicht ausgebildet sind, und Einbauen von zweiten Verunreinigungen in den Teil der Oberfläche des Halbleitersubstrats, der zwischen den ersten und zweiten Filmen liegt.
030011/069B
DE19792933849 1978-08-23 1979-08-21 Verfahren zur herstellung von halbleiteranordnungen Granted DE2933849A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10179178A JPS5529116A (en) 1978-08-23 1978-08-23 Manufacture of complementary misic

Publications (2)

Publication Number Publication Date
DE2933849A1 true DE2933849A1 (de) 1980-03-13
DE2933849C2 DE2933849C2 (de) 1991-03-21

Family

ID=14309981

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19792933849 Granted DE2933849A1 (de) 1978-08-23 1979-08-21 Verfahren zur herstellung von halbleiteranordnungen

Country Status (3)

Country Link
US (1) US4268321A (de)
JP (1) JPS5529116A (de)
DE (1) DE2933849A1 (de)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0052475A2 (de) * 1980-11-19 1982-05-26 Kabushiki Kaisha Toshiba Halbleiterbauelement und Verfahren zu seiner Herstellung
EP0067206A1 (de) * 1980-12-22 1982-12-22 Ncr Co Verfahren zur herstellung komplementärer halbleiteranordnungen.
EP0072967A2 (de) * 1981-08-25 1983-03-02 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen in Siliziumgate-Technologie
EP0087312A2 (de) * 1982-02-22 1983-08-31 American Microsystems, Incorporated Bildung von Gebieten verschiedenen Leitungstyps in einem Substrat
EP0123182A1 (de) * 1983-04-21 1984-10-31 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
EP0637073A1 (de) * 1993-07-29 1995-02-01 STMicroelectronics S.r.l. Verfahren zur herstellung von P-Kanal MOS-Transistoren für komplementäre Bauteille (CMOS)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252505A (en) * 1979-05-25 1993-10-12 Hitachi, Ltd. Method for manufacturing a semiconductor device
JPS55156370A (en) * 1979-05-25 1980-12-05 Hitachi Ltd Manufacture of semiconductor device
JPS5691461A (en) * 1979-12-25 1981-07-24 Fujitsu Ltd Manufacturing of complementary mos integrated circuit
AT387474B (de) * 1980-12-23 1989-01-25 Philips Nv Verfahren zur herstellung einer halbleitervorrichtung
NL187328C (nl) * 1980-12-23 1991-08-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4382827A (en) * 1981-04-27 1983-05-10 Ncr Corporation Silicon nitride S/D ion implant mask in CMOS device fabrication
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
US4420344A (en) * 1981-10-15 1983-12-13 Texas Instruments Incorporated CMOS Source/drain implant process without compensation of polysilicon doping
US4454648A (en) * 1982-03-08 1984-06-19 Mcdonnell Douglas Corporation Method of making integrated MNOS and CMOS devices in a bulk silicon wafer
IT1210872B (it) * 1982-04-08 1989-09-29 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate.
US4412375A (en) * 1982-06-10 1983-11-01 Intel Corporation Method for fabricating CMOS devices with guardband
US4474624A (en) * 1982-07-12 1984-10-02 Intel Corporation Process for forming self-aligned complementary source/drain regions for MOS transistors
US4462151A (en) * 1982-12-03 1984-07-31 International Business Machines Corporation Method of making high density complementary transistors
US4471523A (en) * 1983-05-02 1984-09-18 International Business Machines Corporation Self-aligned field implant for oxide-isolated CMOS FET
NL8501720A (nl) * 1985-06-14 1987-01-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker.
US4729006A (en) * 1986-03-17 1988-03-01 International Business Machines Corporation Sidewall spacers for CMOS circuit stress relief/isolation and method for making
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate
IT1217372B (it) * 1988-03-28 1990-03-22 Sgs Thomson Microelectronics Procedimento per la programmazione di memorie rom in tecnologia mos ecmos
US5126279A (en) * 1988-12-19 1992-06-30 Micron Technology, Inc. Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique
US5982020A (en) 1997-04-28 1999-11-09 Lucent Technologies Inc. Deuterated bipolar transistor and method of manufacture thereof
US6252270B1 (en) 1997-04-28 2001-06-26 Agere Systems Guardian Corp. Increased cycle specification for floating-gate and method of manufacture thereof
US6023093A (en) * 1997-04-28 2000-02-08 Lucent Technologies Inc. Deuterated direlectric and polysilicon film-based semiconductor devices and method of manufacture thereof
US6090686A (en) * 1997-06-18 2000-07-18 Lucent Technologies, Inc. Locos isolation process using a layered pad nitride and dry field oxidation stack and semiconductor device employing the same
US6365511B1 (en) 1999-06-03 2002-04-02 Agere Systems Guardian Corp. Tungsten silicide nitride as a barrier for high temperature anneals to improve hot carrier reliability
US6576522B2 (en) 2000-12-08 2003-06-10 Agere Systems Inc. Methods for deuterium sintering
JP2003257883A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3853633A (en) * 1972-12-04 1974-12-10 Motorola Inc Method of making a semi planar insulated gate field-effect transistor device with implanted field
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
DE2700873A1 (de) * 1976-01-12 1977-07-21 Hitachi Ltd Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1001771A (en) * 1973-01-15 1976-12-14 Fairchild Camera And Instrument Corporation Method of mos transistor manufacture and resulting structure
US4027380A (en) * 1974-06-03 1977-06-07 Fairchild Camera And Instrument Corporation Complementary insulated gate field effect transistor structure and process for fabricating the structure
US4047285A (en) * 1975-05-08 1977-09-13 National Semiconductor Corporation Self-aligned CMOS for bulk silicon and insulating substrate device
US3983620A (en) * 1975-05-08 1976-10-05 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
US4081896A (en) * 1977-04-11 1978-04-04 Rca Corporation Method of making a substrate contact for an integrated circuit
US4170492A (en) * 1978-04-18 1979-10-09 Texas Instruments Incorporated Method of selective oxidation in manufacture of semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3853633A (en) * 1972-12-04 1974-12-10 Motorola Inc Method of making a semi planar insulated gate field-effect transistor device with implanted field
DE2700873A1 (de) * 1976-01-12 1977-07-21 Hitachi Ltd Verfahren zur herstellung von komplementaeren isolierschicht-feldeffekttransistoren
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"IBM TDB" Bd. 16, No. 5, 1973, S. 1617/1617A *

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0052475A2 (de) * 1980-11-19 1982-05-26 Kabushiki Kaisha Toshiba Halbleiterbauelement und Verfahren zu seiner Herstellung
EP0052475A3 (de) * 1980-11-19 1983-12-21 Kabushiki Kaisha Toshiba Halbleiterbauelement und Verfahren zu seiner Herstellung
EP0067206A1 (de) * 1980-12-22 1982-12-22 Ncr Co Verfahren zur herstellung komplementärer halbleiteranordnungen.
EP0067206B1 (de) * 1980-12-22 1986-07-16 Ncr Corporation Verfahren zur herstellung komplementärer halbleiteranordnungen
EP0072967A2 (de) * 1981-08-25 1983-03-02 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen in Siliziumgate-Technologie
EP0072967A3 (en) * 1981-08-25 1983-11-16 Siemens Aktiengesellschaft Process for manufacuting a highly integrated complementary mos field effect transistor circuit using silicon gate technology
EP0087312A2 (de) * 1982-02-22 1983-08-31 American Microsystems, Incorporated Bildung von Gebieten verschiedenen Leitungstyps in einem Substrat
EP0087312A3 (de) * 1982-02-22 1985-04-03 American Microsystems, Incorporated Bildung von Gebieten verschiedenen Leitungstyps in einem Substrat
EP0123182A1 (de) * 1983-04-21 1984-10-31 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
EP0637073A1 (de) * 1993-07-29 1995-02-01 STMicroelectronics S.r.l. Verfahren zur herstellung von P-Kanal MOS-Transistoren für komplementäre Bauteille (CMOS)
US5534448A (en) * 1993-07-29 1996-07-09 Sgs-Thomson Microelectronics S.R.L. Process for realizing P-channel MOS transistors having a low threshold voltage in semiconductor integrated circuits for analog applications
US5589701A (en) * 1993-07-29 1996-12-31 Sgs-Thomson Microelectronics S.R.1. Process for realizing P-channel MOS transistors having a low threshold voltage in semiconductor integrated circuits for analog applications

Also Published As

Publication number Publication date
JPS5529116A (en) 1980-03-01
US4268321A (en) 1981-05-19
DE2933849C2 (de) 1991-03-21
JPS6115594B2 (de) 1986-04-24

Similar Documents

Publication Publication Date Title
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE2814973C2 (de) Verfahren zur Herstellung eines Speicher-Feldeffekttransistors
DE1589810C3 (de) Passiviertes Halbleiterbauelement und Verfahren zu seiner Herstellung
DE2745857C2 (de)
DE4213244C2 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE3107543C2 (de)
DE3150222C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE3844388C2 (de)
DE2700873C2 (de) Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren
DE3019850C2 (de)
DE4224793C2 (de) Dünnfilmfeldeffektelement und Herstellungsverfahren dafür
DE4116690C2 (de) Elementisolationsaufbau einer Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE3106202A1 (de) Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung
DE3525396A1 (de) Vertical mosfet und verfahren zu seiner herstellung
DE2915024C2 (de) Verfahren zum Herstellen eines MOS-Transistors
DE2916098A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE2623009A1 (de) Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung
DE2718779A1 (de) Mis-halbleiter-bauelement und verfahren zu dessen herstellung
DE2716691A1 (de) Feldeffekttransistor und verfahren zu dessen herstellung
DE3442037A1 (de) Verfahren zur herstellung einer integrierten halbleiterschaltung
DE3930016C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE2404184A1 (de) Mis-halbleitervorrichtung und verfahren zu deren herstellung
DE2641752A1 (de) Verfahren zur herstellung eines feldeffekttransistors
DE3334153A1 (de) Verfahren zur herstellung einer halbleitereinrichtung
DE4101130C2 (de) MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
OAR Request for search filed
OC Search report available
8128 New person/name/address of the agent

Representative=s name: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBE

8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: H01L 27/10

D2 Grant after examination
8364 No opposition during term of opposition