JP2604777B2 - 二重拡散型電界効果半導体装置の製法 - Google Patents

二重拡散型電界効果半導体装置の製法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、二重拡散型電界効果半導体装置の製法に
関する。
〔従来の技術〕
二重拡散型電界効果半導体装置のひとつに縦型DMOS F
ETがある。縦型DMOS FETは、第２図（ｅ）にみるよう
に、Ｎ型ドレイン領域51の表面にチャンネル形成用のＰ
型拡散領域52が形成され、同領域52の表面にソース領域
53用のＮ型拡散領域（N+領域）が形成されている。一
方、チャンネルは両Ｎ型領域に挟まれたＰ型拡散領域52
の表面域52aに形成されるようになっており、この表面
域52aの上にポリシリコン層からなるゲート電極54が絶
縁層55を介して形成されている。51aはドレイン電極で
あり、53aはソース電極である。このDMOS FETは、いわ
ゆる二重拡散技術によりチャンネル長さを短くすること
ができ、集積化が容易である等の利点を有する。縦型DM
OS FETは、従来、以下のようにして作成されている。
まず、第２図（ａ）にみるように、Ｎ型半導体ウエハ
50表面にゲート電極54と絶縁層55を先に形成しておい
て、ゲート電極54をマスクにして不純物を一点鎖線で示
すように注入し拡散して、第２図（ｂ）にみるように、
チャンネル形成用のＰ型拡散領域52を形成する。つい
で、第２図（ｃ）にみるように、ソース電極接合個所を
レジスト56で覆い、やはり、ゲート電極54をマスクにし
て不純物を一点鎖線で示すように注入し拡散して、第２
図（ｄ）にみるように、ソース領域53を形成する。二重
に拡散された領域52、53がゲート電極54にセルファライ
ンされ、チャンネル長さの短縮化等が図られるのであ
る。
一方、DMOS FETのしきい地電圧は、チャンネルとなる
表面域52aのキャリヤ濃度、ゲート電極54材の仕事関
数、絶縁層55の膜厚、界面準位等により定まるが、通
常、所望のしきい値電圧にするために、表面域52aのキ
ャリヤ濃度を調整する。この濃度調整は、Ｐ型拡散領域
52形成のための不純物の注入量をコントロールすること
により行っている。しかし、ディプレッションタイプ
（ノーマリイオンタイプ）のDMOS FETの場合、実用的な
範囲のしきい値電圧とするのにチャンネルとなる表面域
52aのキャリヤ濃度を低くするために上記不純物の注入
量が少ないので、Ｐ型拡散領域52全体のキャリヤ濃度
（不純物濃度）が低い。Ｐ型拡散領域52全体のキャリヤ
濃度が低いと、ソース・ドレイン間でパンチスルーが起
き易く、耐電圧が低下してしまうという問題があった。
十分に耐電圧特性を保持しつつ、しきい値電圧を適当な
範囲に設定することは容易ではなかったのである。
〔発明が解決しようとする課題〕
この発明は、例えば、ディプレッションタイプの場合
にも、高耐電圧特性の維持を図りつつしきい値電圧の設
定が容易な構造の二重拡散型電界効果半導体装置、の製
法を提供することを課題とする。
〔課題を解決するための手段〕
前記課題を解決するために、この発明にかかる二重拡
散型電界効果半導体装置（以下、単に「半導体装置」と
いう）の製法は、チャンネル形成用およびソース用のふ
たつの拡散領域を、第１導電型半導体領域表面上に選択
的に形成した酸化膜を利用して予め形成し、少なくとも
両拡散領域以外の第１導電型半導体領域表面上に位置す
る酸化膜を十分な厚さで残した後、チャンネル形成用の
拡散領域におけるチャンネルとなる表面域に逆導電型用
の不純物をイオン注入し、しかるのち、チャンネルとな
る表面域の上に絶縁層とゲート電極を形成するようにす
る。
〔作用〕
この発明の二重拡散型電界効果半導体装置の製法は、
主たる熱処理である不純物拡散処理を済ませてから、チ
ャンネルとなる表面域に第１導電型用の不純物を注入す
る。注入後には主たる熱処理工程はないので、不純物が
内部に拡散されることなくチャンネルとなる表面域に留
まったままとなり、チャンネルとなる表面域のキャリヤ
濃度だけを、同領域の他域のキャリヤ濃度に比べ選択的
に低くすることができる。しきい値電圧の設定には、結
局、チャンネルとなる表面域のキャリヤ濃度を、事実
上、第１導電型用の不純物の注入量を制御すればよいこ
とになるため、しきい値電圧の設定を簡単にすることが
できる。ここで、第１および第２導電型拡散領域を形成
する際に第１導電型半導体領域の表面上に選択的に形成
した酸化膜を利用し、この酸化膜の少なくとも両拡散領
域以外の第１導電型半導体領域表面上に位置して十分な
厚さで残しているため、得られる半導体装置のゲート・
ドレイン間容量を低減することができる。
〔実 施 例〕
以下、この発明を、その一実施例を表す図面を参照に
しながら、製法を詳しく説明し、製法によって得られる
装置も参考までに説明する。
第１図（ａ）〜（ｈ）は、この発明にかかる製法の一
例により、DMOS FETを製造する様子を工程順にあらわ
す。
第１図（ａ）に示すＮ型（第１導電型）半導体ウエハ
１の表面に、第１図（ｄ）にみるように、チャンネル形
成用のＰ型拡散領域（第２導電型拡散領域）２を形成す
る。このＰ型拡散領域２は２段回に分けて形成する。つ
まり、第１図（ｂ）にみるように、半導体ウエハ１の表
面に設けた酸化膜からなるマスク11を用い、不純物拡散
によりＰ型拡散領域2aを形成する。ついで、第１図
（ｃ）に示すようなマスク12を形成し、不純物拡散によ
りＰ型拡散領域2aを側方に拡げてＰ型拡散領域２に形成
する。次に、マスク12を用い、第１図（ｅ）にみるよう
に、Ｐ型拡散領域２の表面に、不純物を注入し拡散して
ソース領域用のＮ型拡散領域（N+領域）３を形成する。
なお、この拡散の際、Ｐ型拡散領域２の不純物も同時に
拡散が進み領域が拡大することはいうまでもない。Ｐ型
拡散領域２の外側はドレイン領域用のＮ型半導体領域
１′であり、チャンネルは両Ｎ型領域１′、３に挟まれ
たＰ型拡散領域２における表面域2bに形成される。
このように二重拡散処理でもって、マスク12にセルフ
ァラインされた両拡散領域２、３を形成した後、フォト
リソグラフィ法によりマスク（酸化膜）12の一部を除去
し、両拡散領域２、３をいったん露出させ、第１図
（ｆ）にみるように、酸化膜12′とソース電極接合個所
を覆うレジスト13からなるマスクを用い、Ｎ型用の不純
物（例えば、リン〔Ｐ〕、砒素〔As〕等）を一点鎖線で
示すようにイオン注入する。
Ｎ型用の不純物は、当然、Ｐ型拡散領域２の表面域2b
にも注入され、この表面域2bでは逆導電型の不純物が増
加するため、その分、同表面域2bにおけるキャリヤ濃度
が低くなる。一方、不純物は、事実上、表面にだけしか
注入されず、また、主たる熱処理である不純物拡散処理
はすでに済んでいて、Ｎ型用の不純物は事実上拡散され
ることもなく表面域2bに留まるため、Ｐ型拡散領域２の
チャンネルとなる表面域2b以外の他域のキャリヤ濃度は
変化しない。チャンネルとなる表面域2bのキャリヤ濃度
は、Ｎ型用の不純物の注入量を適当に選択してかなりの
範囲で自由にしきい値電圧を設定することができ、高耐
電圧の維持を図りつつディプレッションタイプのように
低い濃度にも容易に対応できる。また、上記Ｎ型用不純
物の注入時点では、絶縁層やゲート電極が未形成で表面
域2bが露出状態にあり、イオン注入される不純物を遮る
ものがないので、不純物注入は容易かつ正確に行える。
その後、酸化膜12′を除去せずにそのままにして、レ
ジスト13を除去し、第１図（ｇ）にみるように、酸化膜
12′よりも薄めの酸化膜（絶縁層）12″で露出個所を覆
い、ポリシリコンからなるゲート電極５を設ける。各酸
化膜12′、12″の厚みは、例えば、酸化膜12′が約8000
Å程度であり、酸化膜12″が約1000Å程度である。
最終的には、層間絶縁層14、ソース電極15やドレイン
電極16が形成されて、第１図（ｈ）にみる第１発明の一
実施例のディプレッションタイプのDMOS FETが完成す
る。このDMOS FETは、前述の通りの利点を有するもので
ある。加えて、上記のようにドレイン領域４の上の酸化
膜12′が厚いとゲート・ドレイン間の容量が小さくなる
ので好ましい。チャンネルとなる表面域2bの上の酸化膜
12″は、この膜12″を介してチャンネル形成のゲート作
用を及ぼすようにするために、余り厚くしないほうがよ
いが、それ以外の個所の酸化膜は厚くてもかまわないの
である。
この発明は上記の実施例に限らない。半導体装置が、
ディプレッションタイプでなく、エンハンストメントタ
イプであってもよい。DMOS FETが、縦型構造でなくて横
型構造であってもよく、半導体におけるＰ型とＮ型が逆
転した構成であってもよい。また、半導体装置がトラン
ジスタ以外の構成であってもよい。
〔発明の効果〕
以上述べたように、本発明に係る二重拡散型電界効果
半導体装置の製法では、チャンネルとなる表面域に第１
導電型用の不純物を注入することによって、表面域のキ
ャリヤ濃度を制御しているため、この第１導電型用の不
純物の注入量を制御することによってしきい値電圧を容
易に設定することができる。ここで、第１および第２導
電拡散領域を形成する際に第１導電型半導体領域の表面
上に選択的に形成した酸化膜を利用し、少なくとも両拡
散領域以外の第１導電型半導体領域表面上に位置する酸
化膜を十分な厚さで残しているため、得られる半導体装
置のゲート・ドレイン間容量を低減することができる。
【図面の簡単な説明】
第１図（ａ）〜（ｈ）は、半導体装置であるDMOS FET
を、この発明にかかる製法の一例により作成するときの
様子を工程順にあらわす説明図であって、図（ａ）〜
（ｇ）が製造途中をあらわし、図（ｈ）が完成時をあら
わす。第２図（ａ）〜（ｅ）は、従来のDMOS FETを作成
するときの様子を工程順にあらわす説明図であって、図
（ａ）〜（ｄ）が製造途中をあらわし、図（ｅ）が完成
時をあらわす。 １′……第１導電型半導体領域、２……チャンネル形成
用の第２導電型拡散領域、2b……チャンネルとなる表面
域、３……ソース領域用の第１導電型拡散領域、５……
ゲート電極、12″……絶縁層

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型半導体領域の表面にチャンネル
    形成用の第２導電型拡散領域が形成され、同領域の表面
    にソース領域用の第１導電型拡散領域が形成されてい
    て、前記両第１導電型拡散領域間における前記第２導電
    型拡散領域の表面域にチャンネルが形成されるようにな
    っており、このチャンネルとなる表面域の上にはゲート
    電極が絶縁層を介して形成されている二重拡散型電動効
    果半導体装置を得るにあたり、前記第１導電型半導体領
    域表面上に選択的に形成した酸化膜を利用して前記両拡
    散領域を予め形成し、少なくとも前記両拡散領域以外の
    第１導電型半導体領域表面上に位置する前記酸化膜を十
    分な厚さで残した後に、前記第２導電型拡散領域におけ
    るチャンネルとなる表面域に第１導電型用の不純物を注
    入し、しかるのち、前記絶縁層およびゲート電極を形成
    するようにすることを特徴とする二重拡散型電界効果半
    導体装置の製法。
  2. 【請求項２】不純物を注入したのちに、前記酸化膜を除
    去することなく前記絶縁層およびゲート電極を形成する
    請求項１に記載の二重拡散型電界効果半導体装置の製
    法。
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