DE3246432C2 - - Google Patents

Description

Die Erfindung betrifft eine Signalfolge-Erken­ nungsschaltung nach dem Oberbegriff des Patentanspruchs 1.

Derartige Signalfolge-Erkennungsschaltungen werden insbe­ sondere in logischen Analysatoren verwendet, die in der Ent­ wicklung, Wartung und der Fehlersuche bei Digitalgeräten eingesetzt werden.

Bevor bekannte Signalfolge-Erkennungsschaltungen gewürdigt werden, wird zunächst die Struktur und Funktionsweise der­ artiger logischer Analysatoren erläutert.

In Fig. 1 ist ein solcher logischer Ana­ lysator in Form eines Blockdiagramms dargestellt. Eine Vergleichsschaltung 12 erhält über eine Sonde 10 ein paralleles digitales Eingangssignal (Digitalwort), das aus einer Mehrzahl von Bits besteht. Die Vergleichsschal­ tung 12 vergleicht das digitale Eingangssignal mit einem vorgegebenen Pegel, um den logischen Pegel des Eingangs­ signals an den Pegel der folgenden Schaltungen anzupassen. Das Ausgangssignal der Vergleichsschaltung 12 wird einem Erfassungsspeicher 14 und einer Triggerschaltung 16 zuge­ führt. Die Triggerschaltung 16 ermittelt ein gewünschtes Wortmuster aus dem Eingangssignal und erzeugt ein Schreib­ beendigungssignal, wenn das Wortmuster ermittelt wird. Dieses Schreibbeendigungssignal wird dem Erfassungsspei­ cher 14 über eine Erfassungssteuerungsschaltung 17 zuge­ führt, um die Erfassung des Signals im Erfassungsspei­ cher 14 anzuhalten. Der Erfassungsspeicher 14 kann das Eingangssignal speichern, das vor dem gewünschten Wort­ muster erzeugt wird. An einen Bus 18 zum Übertragen von Daten, Adreß- und Steuersignalen sind eine Zentralein­ heit (CPU) 20, wie z. B. ein Mikroprozessor, ein Festwert­ speicher (ROM) 22, ein Schreib/Lese-Speicher (RAM) 24, ein Anzeigen-RAM 26, ein Tastenfeld 28, ein Taktsignalgene­ rator 30 wie auch der Erfassungsspeicher 14, die Trigger­ schaltung 16 und die Erfassungssteuerschaltung 17 ange­ schlossen. Die Zentraleinheit 20 steuert das gesamte System unter Verwendung des RAM 24 als zeitweiligen Spei­ cher in Abhängigkeit von der im ROM 22 gespeicherten Firm­ ware. Das Anzeigen-RAM ist mit einer Anzeigevorrichtung 32, wie z. B. einer Kathodenstrahlröhre, verbunden. Das Tasten­ feld 28 dient als externe Eingabeeinrichtung zum Eingeben von Einstelldaten für die Triggerschaltung 16 oder andere Schaltungen, zum Eingeben eines Steuersignals, eines Aus­ gabebefehls für die erfaßten Daten, usw. durch eine Be­ dienperson. Der Taktsignalgenerator 30 gibt ein vorgege­ benes Taktsignal an jeden Block.

Für Zwecke der Entwicklung, Wartung und Fehlersuche ist es wichtig, daß derartige logische Analysatoren ermitteln, daß eine Mehrzahl digitaler Signale in einer vorgegebenen Folge erzeugt wird. Zu diesem Zweck ermittelt eine Worter­ kennungsschaltung das gewünschte Wort im Eingangssignal. Es sei nun angenommen, daß die gewünschten Worte z. B. A, B und C seien. Dann kann eine Signalfolge-Erkennungs­ schaltung zum Feststellen einer Signalfolge ein Ausgangs­ signal (Schreibbeendigungssignal) abgeben, wenn die Worte z. B. in der Anordnung A, B, C oder B, C, A vorliegen. Die Erkennungsschaltung kann auch ein Ausgangssignal abgeben, wenn z. B. das Wort A N-mal erzeugt wird, das Wort B ein­ mal erzeugt wird und das Taktsignal M-mal erzeugt wird, bevor das Wort C auftritt. Die Worterkennungsschaltung und die Signalfolge-Erkennungsschaltung sind in der Trigger­ schaltung 16 des logischen Analysators enthalten. Die Sig­ nalfolge-Erkennungsschaltung ist für viele Arten elektro­ nischer Geräte einschließlich logischer Analysatoren von Nutzen.

Herkömmliche Signalfolge-Erkennungsschaltungen, die die oben angegebenen Funktionen auszuführen vermögen, weisen eine komplizierte Kombinierungsschaltung mit logischen Toren, Zählern usw. auf. Diese Schaltungen sind teuer und weisen einen komplizierten Aufbau auf. Vor allem ist es nicht einfach, eine herkömmliche Signalfolge-Erkennungs­ schaltung auf unterschiedliche Muster einer Signalfolge einzustellen.

Aus der DE-A 26 33 513 ist bereits eine gattungsgemäße Sig­ nalfolge-Erkennungsschaltung bekannt. Bei dieser bekannten Schaltung werden Eingangssignale über einen Codierer als parallele Datenworte an einen ersten Satz von Adreßeingän­ gen des Speichers zum Speichern des vorbestimmten Datenmu­ sters angelegt. Sämtliche Datenausgangsanschlüsse des Spei­ chers, dessen Funktion nachfolgend erläutert werden soll, werden für eine Zwischenspeicherung einem Pufferregister zugeführt, das ausgangsseitig einerseits ein Mehrbit-Daten­ wort für das erkannte Schriftzeichen erzeugt und anderer­ seits zum Bilden der Rückkopplungsschaltung mit sämtlichen Registerausgangsanschlüssen zu weiteren Adreßanschlüssen der Speicherschaltung zum Speichern des vorbestimmten Daten­ musters rückgeführt ist. Sowohl gemäß ihrer Funktion wie auch gemäß ihrer Struktur ist diese bekannte Signalfolge- Erkennungsschaltung nichts anderes als ein übliches Schalt­ werk, das von einem momentanen Schaltzustand in einen näch­ sten Schaltzustand nur dann umschaltet, wenn ein bestimmtes Eingangssignal anliegt. Wie bei jedem Schaltwerk wird daher eine dem Schaltzustand entsprechende Information gespei­ chert, wofür bei dieser bekannten Signalfolge-Erkennungs­ schaltung das temporäre Pufferregister vorgesehen ist, um die dem momentanen Schaltzustand entsprechende Information als eine der beiden Eingangsgrößen der Speicherschaltung rückzuführen. Ein derartiges Schaltwerk benötigt für die Er­ kennung einer Signalfolge mit einer ersten bestimmten Anzahl des Auftretens eines ersten Datenwortes und einer zweiten bestimmten Anzahl des Auftretens eines zweiten Datenwortes eine mögliche Anzahl von Schaltzuständen, die zumindest der Summe der ersten und zweiten vorbestimmten Anzahl des Auf­ tretens des ersten bzw. zweiten Datenwortes entspricht. Mit anderen Worten ist eine derartige, als Schaltwerk ausgeführte Signalfolge-Erkennungsschaltung einerseits nötigerweise mit einem Speicher hoher Speicherkapazität ausgestattet und ist andererseits wegen der nötigen Festlegung vieler Schaltzu­ stände zeitlich aufwendig in der Programmierung für eine neue Signalfolge. Mit anderen Worten ist eine Änderung der zu erkennenden Signalfolge in einer derartigen Signalfolge- Erkennungsschaltung mit hohem Aufwand verbunden. Darüber hinaus benötigt diese bekannte Signalfolge-Erkennungsschal­ tung als Rückkopplungsschaltung ein Register zum Aufnehmen einer Mehrzahl von Bits, die der Länge des den Schaltzustand darstellenden Datenwortes entsprechen.

Aus der US-A 43 03 987 ist eine weitere Signalfolge-Erken­ nungsschaltung bekannt, die aus einer Mehrfachmuster-Erken­ nungsschaltung mit nachgeschalteter Musterauswahlschaltung besteht, der ihrerseits eine teilende Zählerschaltung mit einer Logikfolgeschaltung nachgeschaltet ist. Offensichtlich weist eine derartige Schaltung nicht nur einen komplizierten Aufbau auf, sondern ist auch nicht dazu geeignet, zum Erken­ nen verschiedener Signalfolgen mit einfachen Mitteln umge­ stellt zu werden.

Gegenüber diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Signalfolge-Erkennungs­ schaltung der eingangs genannten Art so weiter zu bilden, daß sie trotz einfacher Schaltungsstruktur mit geringem Auf­ wand für die Erkennung verschiedener Signalfolgen umgestellt werden kann.

Diese Aufgabe wird bei einer Signalfolge-Erkennungsschaltung nach dem Oberbegriff des Anspruchs 1 durch die im kennzeich­ nenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.

Erfindungsgemäße Signalfolge-Erkennungsschaltungen sind be­ sonders einfach aufgebaut und in dem zu erkennenden Muster leicht veränderbar, da sie nur einen Speicher mit veränder­ barem Inhalt und mindestens einen Zähler aufweisen. In dem Speicher ist die zu erkennende Wortfolge veränderbar gespei­ chert. Durch den Zähler ist festgelegt, wie oft ein einzel­ nes Wort innerhalb der Wortfolge auftauchen muß, damit das vorgegebene Muster erkannt wird. Liegt nur ein Speicher vor, so kann nur das mehrfache Auftauchen eines Wortes innerhalb einer Folge berücksichtigt werden. Liegen mehrere Speicher vor oder liegt ein Speicher mit einer Multiplexerschaltung vor, so kann das mehrfache Auftauchen verschiedener Wörter oder auch der Ablauf einer vorgegebenen Zeit zwischen zwei aufeinanderfolgenden Wörtern durch Zählen einer vorbestimm­ ten Anzahl von Taktpulsen berücksichtigt werden. Es liegt also ein äußerst einfacher Aufbau vor, mit dem beliebige, jeweils vorgegebene Wortfolgemuster sicher erkannt werden können.

Die Erfindung sowie vorteilhafte Weiterbildungen und Ausge­ staltungen derselben werden im folgenden anhand von durch Figuren veranschaulichten Ausführungsbeispielen näher er­ läutert. Es zeigt

Fig. 1 Ein Blockdiagramm eines logischen Analysators, der innerhalb der dargestellten Triggerschal­ tung eine erfindungsgemäße Signalfolge-Erken­ nungsschaltung aufweist;

Fig. 2 ein Blockdiagramm einer ersten Ausführungsform einer erfindungsgemäßen Signalfolge-Erkennungs­ schaltung;

Fig. 3 und 4 Tabellen zum Erläutern der Signalerzeugung in der Schaltung gemäß Fig. 2;

Fig. 5 ein Blockdiagramm einer weiteren erfindungs­ gemäßen Ausführungsform einer Signalfolge- Erkennungsschaltung mit zwei Zählern;

Fig. 6 eine Tabelle zum Erläutern der Signalerzeugung in der Schaltung gemäß Fig. 5;

Fig. 7 ein Blockdiagramm einer weiteren erfindungs­ gemäßen Ausführungsform einer Signalfolge- Erkennungsschaltung mit einem Zähler und einem Multiplexer;

Fig. 8 und 9 Tabellen zum Erläutern der Signalerzeugung in einer Schaltung gemäß Fig. 7; und

Fig. 10 ein Blockdiagramm einer weiteren Ausführungs­ form einer erfindungsgemäßen Signalfolge- Erkennungsschaltung mit einer besonderen Verriegelungsschaltung.

Die Signalfolge-Erkennungsschaltung gemäß dem Blockdia­ gramm von Fig. 2 kann z. B., wie auch die im weiteren beschriebenen Schaltungen, in der Triggerschaltung 16 des logischen Analysators gemäß Fig. 1 enthalten sein.

Die Funktion der Schaltung gemäß Fig. 2 wird im folgenden unter Bezugnahme auf die Signalerzeugungstabellen der Fig. 3 und 4 erläutert. Adreßsignal-Eingangsanschlüsse A 4, A 3 und A 2 eines Speichers 34, wie z. B. eines Schreib/ Lese-Speichers (RAM) erhalten jeweils digitale Ausgangs­ signale A, B bzw. C aus einer Worterkennungsschaltung. Zwei weitere vorhandene Adreßsignal-Eingangsanschlüsse A 0 und A 1 erhalten jeweils die Ausgangssignale aus zwei N : 1 Untersetzern oder Zählern 36 und 38 (N-teilende Zähler), wobei N eine gewünschte positive ganze Zahl ist. Die beiden Zähler 36 und 38 weisen jeweils eine Verriegelungsfunktion, d. h. eine Haltefunktion für ihre Ausgangssignale auf. Die Signale A, B bzw. C werden erzeugt, wenn die Worterkennungsschaltung die Worte A, B bzw. C ermittelt. Der Speicher 34 weist weiterhin Datenausgangsanschlüsse D 0, D 1 und D 2 auf, die jeweils mit den Eingangsanschlüssen der Zähler 36 und 38 bzw. einem Ausgangsanschluß 40 verbunden sind. Im folgenden wird jeweils unter einem erzeugten oder einem angelegten Signal ein digitales Signal des Wertes logisch 1 verstanden.

Es sei nun der Fall angenommen, daß die Zählzahl N der Zähler 36 und 38 auf "1" gesetzt ist und ein Signal am Ausgangsanschluß 40 erzeugt wird, wenn Signale A, B und C in dieser Reihenfolge an die Adreßsignal-Eingangsanschlüsse A 4, A 3 bzw. A 2 gelegt werden. Der Speicher 34 speichert die Daten jeder Adresse, wie es in Fig. 3 dargestellt ist. Anfangs sind die Ausgangssignale der Zähler 36 und 38 logisch 0, d. h. die Adreßsignal-Eingangsanschlüsse A 0 und A 1 erhalten die Signale logisch 0. Wenn alle Eingangssignale an den Adreßsignal-Eingangsanschlüssen A 0 bis A 4 logisch 0 sind, sind alle Ausgangssignale der Datenausgangsanschlüsse D 0 bis D 2 logisch 0, wie dies in Fig. 3 (1) dargestellt ist. Wenn das Signal A erzeugt wird, wie dies in Fig. 3 (2) dargestellt ist, gibt nur der Datenausgangsanschluß D 0 der Datenausgangsanschlüsse D 0 bis D 2 das Signal logisch 1 ab, das dem Zähler 36 zugeführt wird. Da die Zahl N auf "1" gesetzt ist, gibt der Zähler 36 den Wert logisch 1 an den Adreßsignal-Eingangsanschluß A 0 und hält diesen Wert. Wenn das Signal B nach diesem Zustand erzeugt wird, d. h. wenn der Wert logisch 1 am Adreßsignal-Eingangsanschluß A 3 anliegt, erhalten die Adreßsignal-Eingangsanschlüsse A 0 bis A 4 die Signale, die in Fig. 3 (3) dargestellt sind. Bei diesen Eingangsbedingungen gibt nur der Datenausgangsanschluß D 1 den Wert logisch 1 an den Zähler 38 ab, so daß dieser den Wert logisch 1 an den Eingangsanschluß A 1 liefert und diesen Wert wegen der Bedingung N = 1 aufrecht erhält. Auf diese Weise erhalten nun beide Adreßsignal-Eingangsanschlüsse A 0 und A 1 den Wert logisch 1. Wenn danach das Signal C gemäß Fig. 3 (4) erzeugt wird, gibt nur der Datenausgangsanschluß D 2 den Wert logisch 1 ab. Anders ausgedrückt, die Schaltung von Fig. 2 stellt damit fest, daß die Signale A, B und C gerade in dieser Reihenfolge erzeugt worden sind. Indem das Signal vom Datenausgangsanschluß D 2 dem Erfassungsspeicher 14 von Fig. 1 über den Ausgangsanschluß 14 und die Erfassungssteuerschaltung 17 zugeführt wird, um die Signalerfassung des Erfassungsspeichers 14 anzuhalten, kann ein gewünschter Teil des Eingangssignals gespeichert werden. Wenn die Zähler 36 und 38 rückgesetzt werden, wenn der Wert logisch 1 am Ausgangsanschluß 40 auftritt, wird die Signalmustererkennung der Signale A, B und C wiederholt.

Beim vorigen Ausführungsbeispiel war die Zählzahl N der Zähler 36 und 38 auf "1" gesetzt. Es ist jedoch auch möglich, daß der Datenausgangsanschluß D 2 den Wert logisch 1 an den Ausgangsanschluß 40 erst dann abgibt, wenn das Signal A P-mal, das Signal B M-mal erzeugt worden ist und dann das Signal C angelegt wird. Dazu werden die Zählzahlen der Zähler 36 und 38 auf "P" bzw. "M" gesetzt. Beim obigen Ausführungsbeispiel wird der Wert logisch 1 am Ausgangsanschluß 40 nur dann erzeugt, wenn die Signale A, B und C in dieser Folge vorliegen, d. h. keines der Signale A, B oder C erscheint zwischen den Signalen A und B bzw. den Signalen B und C. Es ist jedoch offensichtlich, daß ein ähnlicher Ablauf auch dann wiederholt werden wird, wenn die Signale A, B und C sporadisch in dieser Folge erzeugt werden, d. h. wenn das Signal C einmal oder mehrmals nach dem Signal A und dem Signal B und das Signal A einmal oder mehrmals vor dem Auftreten des Signals C erzeugt wird. Wenn zumindestens zwei der Worte, A, B und C, gleichzeitig auftreten, kann der Speicher 34 die Daten unter Berücksichtigung dieser Bedingung speichern.

Um am Datenausgangsanschluß D 2 ein Signal zu erzeugen, wenn die Signale A, B und C in der Reihenfolge B, C und A vorliegen, wird der Inhalt des Speichers 34 verändert, wie es in Fig. 4 dargestellt ist. Diese Änderung wird unter Steuerung der Zentraleinheit 20, der Firmware des ROM 22 und des Tastenfeldes 28 von Fig. 1 durchgeführt. Die Zählzahl N der Zähler 36 und 38 ist wieder auf "1" gesetzt und die Ausgangssignale derselben sind im Anfangszustand logisch 0, d. h. die Adreßsignal-Eingangsanschlüsse A 0 und A 1 erhalten jeweils den Wert logisch 0. Wenn alle Eingangssignale an den Adreßsignal-Eingangsanschlüssen A 0 bis A 4 logisch 0 sind, sind alle Ausgangssignale an den Datenausgangsanschlüssen D 0 bis D 2 ebenfalls logisch 0, wie dies in Fig. 4 (1) dargestellt ist. Es wird nun zunächst das Signal B erzeugt, wie dies in Fig. 4 (2) dargestellt ist. Es gibt dann nur der Datenausgangsanschluß D 0 der Datenausgangsanschlüsse D 0 bis D 2 den Wert logisch 1 ab. Der Zähler 36 gibt den Wert logisch 1 an den Adreßsignal-Eingangsanschluß A 0 ab und hält diesen Zustand wegen N = 1 aufrecht. Wenn danach das Signal C erzeugt wird, d. h. wenn der Adreßsignal-Eingangsanschluß A 2 den Wert logisch 1 erhält, erhalten die Adreßsignal- Eingangsanschluß A 2 den Wert logisch 1 erhält, erhalten die Adreßsignal- Eingangsanschlüsse A 0 bis A 4 die Signale, wie sie in Fig. 4 (3) dargestellt sind. Nach dieser Eingabe gibt der Zähler 38, der ebenfalls auf den Wert N = 1 gesetzt ist, den Wert logisch 1 an den Adreßsignal-Eingangsanschluß A 1 ab und hält diesen Wert aufrecht, da nur am Datenausgangsanschluß D 1 der Wert logisch 1 anliegt. Es erhalten nun beide Adreßsignal-Eingangsanschlüsse A 0 und A 1 den Wert logisch 1. Wenn danach das Signal A logisch 1 wird, wie dies in Fig. 4 (4) dargestellt ist, gibt nur der Datenausgangsanschluß D 2 der Datenausgangsanschlüsse D 0 bis D 2 ein Ausgangssignal an den Datenausgangsanschluß 40, was anzeigt, daß die Signale in der Folge B, C und A erzeugt worden sind. Wenn die Zähler 36 und 38 rückgesetzt werden, wenn der Wert logisch 1 am Ausgangsanschluß 40 auftritt, ähnlich wie dies bei der ersten Ausführungsform erfolgte, wird die Feststellung der Folge der Signale B, C und A wiederholt. Wie anhand der Fig. 3 erläutert, ist es auch bei der Ausführungsform gemäß Fig. 4 möglich, den Wert logisch 1 vom Ausgangsanschluß D 2 an den Ausgangsanschluß 40 anzulegen, wenn das Signal B P-mal und das Signal C N-mal erzeugt wird und dann das Signal A erzeugt wird, oder wenn die Signale B, C und A sporadisch in dieser Reihenfolge auftreten.

Bei der Ausführungsform gemäß den Fig. 3 und 4 ist es auch möglich, einen Zähler zwischen dem Datenausgangsanschluß D 2 und dem Ausgangsanschluß 40 anzubringen und dessen Zählzahl auf L zu setzen, so daß das Signal logisch 1 am Ausgangsanschluß 40 auftritt, wenn das letzte Signal C (Fig. 3) oder das letzte Signal A (Fig. 4) L-mal erzeugt worden ist, wobei die Signale C und A am Datenausgangsanschluß D 2 jeweils zum Signal logisch 1 führen.

Die Signalfolge-Erkennungsschaltung gemäß dem Blockdiagramm von Fig. 5 ist ähnlich zu der in Fig. 2. Der Speicher 34′ weist nunmehr jedoch vier Datenausgangsanschlüsse D 0 bis D 3 auf und die N : 1 Untersetzer oder Zähler 36′ und 38′ weisen Rücksetzanschlüsse R auf. Der Datenausgangsanschluß D 2 des Speichers 34′ ist mit den Rücksetzanschlüssen R der Zähler 36′ und 38′ verbunden und der Datenausgangsanschluß D 3 ist mit Ausgangsanschluß 40 verbunden. Mit der Schaltung gemäß der Ausführungsform von Fig. 2 wird festgestellt, ob Signale A, B und C aufeinander folgen, gleichgültig ob sie direkt aufeinander oder nicht direkt aufeinander folgen. Die Schaltung gemäß der Ausführungsform von Fig. 5 spricht jedoch nur an, wenn die Signale A, B und C direkt aufeinander folgend in der angegebenen Folge auftreten. Wenn also z. B. die vorgegebene Folge A, B und C ist, spricht die Schaltung gemäß der zweiten Ausführungsform nur an, wenn kein Signal zwischen den Signalen A und B und den Signalen B und C liegt. Zu diesem Zweck speichert der Speicher 34′ Daten, wie sie in Fig. 6 dargestellt sind, wobei "X" bedeutet, daß an diesem Speicherplatz sowohl der Wert logisch 1 wie auch der Wert logisch 0 auftreten kann, um die angegebenen Signale an den Datenausgangsanschlüssen D 0 bis D 3 zu erzeugen.

Ähnlich wie bei der Ausführungsform gemäß Fig. 2 ist die Zählzahl N der Zähler 36′ und 38′ auf "1" gesetzt und beide Zähler 36′ und 38′ weisen im Ausgangszustand die Ausgangssignale logisch 0 auf, d. h. die Adreßsignal-Eingangsanschlüsse A 0 und A 1 erhalten jeweils den Wert logisch 0. Wenn die Signale an allen Adreßsignal-Eingangsanschlüssen A 0 bis A 4 logisch 0 sind, sind die Ausgangssignale der Datenausgangsanschlüsse D 0 bis D 3 ebenfalls logisch 0, wie dies in Fig. 6 (1) dargestellt ist. Wenn zunächst das Signal A erzeugt wird, wie dies in Fig. 6 (2) dargestellt ist, gibt nur der Datenausgangsanschluß D 0 der Datenausgangsanschlüsse D 0 bis D 3 den Wert logisch 1 ab. Da N = 1 ist, gibt der Zähler 36 den Wert logisch 1 an den Adreßsignal-Eingangsanschluß A 0 und hält diesen Wert aufrecht. Wenn das Signal B nicht direkt nach dem vorgenannten Zustand erfolgt, wie dies in Fig. 6 (3) dargestellt ist, d. h. wenn die Signale A und/oder C erzeugt werden oder keines der Signale A bis C, also ein anderes Signal (Wort) erzeugt wird, das nicht die Signale A bis C enthält, wird der Wert logisch 1 am Datenausgangsanschluß D 2 abgegeben und die Zähler 36′ und 38′ werden rückgesetzt und damit in den Ausgangszustand versetzt. Wenn jedoch das Signal B direkt nachfolgend auf das Signal A erzeugt wird, erhalten die Adreßsignal-Eingangsanschlüsse A 0 bis A 4 die Signale, wie dies in Fig. 6 (4) dargestellt ist. Da nur der Ausgangsanschluß D 1 den Wert logisch 1 in diesem Eingabezustand abgibt, gibt der Zähler 38′ (N = 1) den Wert logisch 1 an den Adreßsignal-Eingangsanschluß A 1 und hält diesen Wert aufrecht. Dadurch erhalten nun beide Adreßsignal-Eingangsanschlüsse A 0 und A 1 den Wert logisch 1. Wenn danach nicht direkt das Signal C erzeugt wird, wie dies in Fig. 6 (5) dargestellt ist, d. h. wenn die Signale A und/oder B erzeugt werden, oder alle Signale A bis C nicht erzeugt werden, tritt der Wert logisch 1 am Datenausgangsanschluß D 2 auf und die Zähler 36′ und 38′ werden rückgesetzt und kehren in den Ausgangszu­ stand zurück. Wenn jedoch das Signal C direkt nach dem Signal B erzeugt wird, wie dies in Fig. 6 (6) dargestellt ist, gibt nur der Datenausgangsanschluß D 3 der Datenausgangsanschlüsse D 0 bis D 3 den Wert logisch 1 an den Ausgangsanschluß 40 ab und zeigt damit an, daß die Signale A, B und C direkt aufeinander folgend in dieser Folge aufgetreten sind. Um die Folge des ermittelten Signalmusters zu ändern, kann der Inhalt des Speichers 34′ verändert werden. Wie im vorigen anhand der Fig. 2 erläutert worden ist, kann das Signal am Datenausgangsanschluß D 3 die Zähler 36′ und 38′ rücksetzen und ein N : 1 Untersetzer kann zwischen den Datenausgangsanschluß D 3 und den Ausgangsanschluß 40 ge­ setzt sein.

Die Schaltungsausführung gemäß dem Blockdiagramm von Fig. 7 entspricht der Triggerschaltung 16 von Fig. 1. Eine Worterkennungsschaltung 42 erhält ein Wortsignal von der Vergleicherschaltung 12 in Fig. 1. Die Worter­ kennungsschaltung 42 weist Torschaltungen wie Exklusiv- ODER-Tore auf und erkennt die Worte A, B und C in einem sequentiellen Wortsignal in Übereinstimmung mit einem Taktsignal. Von der Worterkennungsschaltung 42 abgegebene Signale A, B und C werden an Adreßsignal-Eingangsanschlüsse A 4, A 3 bzw. A 2 eines Speichers 44 gelegt, der dem Speicher 34 von Fig. 2 entspricht. Ein Datenausgangsanschluß D 0 des Speichers 44 ist mit einem Zählfreigabeanschluß C E eines Synchronzählers 46 verbunden, der außerdem einen Taktein­ gabeanschluß C L K aufweist, über den er das Taktsignal er­ hält. Da die Signale A, B und C von der Worterkennungs­ schaltung 42 synchron mit dem Taktsignal erzeugt werden, gibt der Speicher 44 Signale an die Datenausgangsan­ schlüssen D 0 bis D 3 synchron mit dem Taktsignal ab. Das Signal vom Datenausgangsanschluß D 0, das im folgenden als Signal C E bezeichnet wird, ist ein Zählfreigabesignal, das synchron mit dem Taktsignal erzeugt wird. Der Syn­ chronzähler 46 zählt das Taktsignal auf das Signal C E hin und erzeugt ein Signal logisch 1, das im folgenden als Signal F L bezeichnet wird, an einem Ausgang 47, nach­ dem er bis auf einen vorgegebenen Wert gezählt hat. Der Synchronzähler 46 hält diesen Wert, bis eine vorgegebene Zahl erneuert wird. Der Datenausgangsanschluß D 1 des Spei­ chers 44 ist mit einem Eingangsanschluß 49 eines Multi­ plexers 48 verbunden, der ein Register 50 auswählt, wenn er das Signal logisch 1 erhält, das im folgenden als Sig­ nal N I bezeichnet wird, um eine Zählersetzzahl N (ge­ wünschte ganze Zahl) vom Register 50 auf den Synchron­ zähler 46 zu geben, d. h. der Synchronzähler 46 wird auf N voreingestellt. Ein Datenausgangsanschluß D 2 des Spei­ chers 44 ist mit dem Eingangsanschluß 51 des Multi­ plexers 48 und einer Verriegelungsschaltung 54 verbunden. Wenn der Multiplexer 48 das Signal logisch 1 vom Datenaus­ gangsanschluß D 2 erhält, das im folgenden als Signal D L bezeichnet wird, wählt er ein Register 52 an, um eine Zählersetzzahl M (gewünschte positive ganze Zahl) vom Register 52 an den Synchronzähler 46 zu geben, um in letzterem die Zahl M voreinzugeben. Wenn das Signal D L an Datenausgangsanschluß D 2 auftritt, gibt die Verriegelungs­ schaltung 54 den Wert logisch 1, im folgenden als Sig­ nal T G bezeichnet, an den Adreßsignal-Eingangsanschluß A 0 und hält diesen Wert. Die Register 50 und 52 sind mit dem Bus 18 von Fig. 1 verbunden. Die Werte N und M werden in die Register 50 und 52 mit Hilfe der Zentraleinheit 20 und des Tastenfeldes 28 eingegeben.

Die Wirkungsweise der Schaltung gemäß dem Blockdiagramm von Fig. 7 wird nun anhand der Tabelle von Fig. 8 er­ läutert. Der Inhalt des Registers 50 wird im Ausgangszu­ stand in den Synchronzähler 46 gegeben, d. h. die Zähl­ zahl wird auf N gesetzt. Der Speicher 44 speichert in jeder Adresse die Daten, wie sie in Fig. 8 dargestellt sind. Wenn die Adreßsignal-Eingangsanschlüsse A 0 bis A 4 jeweils den Wert logisch 0 erhalten, sind die Ausgangssignale an den Datenausgangsanschlüssen D 0 bis D 3 jeweils logisch 0, wie dies in Fig. 8 (1) dargestellt ist. Wenn das Signal A an den Adreßsignal-Eingangsanschluß A 4 angelegt ist, wird der Wert logisch 1 (Signal C E) nur vom Datenausgangsanschluß D 0 synchron mit dem Taktsignal abgegeben, wie dies in Fig. 8 (2) dargestellt ist, und der Synchronzähler 46 zählt ein Taktsignal. Wenn das Signal A weiterhin (N-1)-mal erzeugt wird, d. h. wenn das Signal A insgesamt N-mal erzeugt wird, da es ja schon einmal erzeugt war, zählt der Synchronzähler 46 noch (N-1)-mal das Taktsignal und gibt den Wert logisch 1 (Signal F L) vom Ausgang 47 an den Adreßsignal-Eingangsan­ schluß A 1. Wie oben beschrieben, hält der Synchronzähler 46 diesen Wert, bis der vorgegebene Zählwert erneuert wird (Bezug auf A 1 in Fig. 8 (3)). Der Synchronzähler 46 stellt also fest, daß das Signal A N-mal erzeugt worden ist. Wenn das Signal B danach erzeugt wird, wie dies in Fig. 8 (3) dargestellt ist, wird der Wert logisch 1 (Signal D L) nur am Datenausgangsanschluß D 2 abgegeben. Daraufhin gibt der Mul­ tiplexer 48 die vorgegebene Zählzahl 11, die im Register 52 gespeichert ist, an den Synchronzähler 46 ab, um diesen auf den Wert M zu setzen, und der Synchronzähler 46 gibt den Wert logisch 0 von seinem Ausgang 47 an den Adreßsignal-Eingangsanschluß A 1 ab. Andererseits gibt die Verriege­ lungsschaltung 54 den Wert logisch 1 (Signal T G) ab und hält diesen Wert, wie dies in Fig. 8 (4) dargestellt ist. Danach erzeugt der Speicher 44 jeweils das Signal C E und der Synchronzähler 46 zählt die Taktsignale. In den Ein­ gangssignalspalten der Tabelle von Fig. 8 bedeutet "X", daß beide Werte logisch 0 und logisch 1 auftreten können. Wenn der Synchronzähler 46 das Taktsignal M-mal gezählt hat, erzeugt er den Wert logisch 1 (Signal F L) an seinem Ausgang 47. Da die Verriegelungsschaltung 54 den Wert logisch 1 (Signal T G) abgibt, gibt der Speicher 44 den Wert logisch 1 (als Signal L T bezeichnet) vom Datenausgangs­ anschluß D 3 an einen Ausgangsanschluß 56 ab, wie dies in Fig. 8 (5) dargestellt ist, nachdem der Synchronzähler 46 den Wert logisch 1 (Signal F L) vom Ausgang 47 an den Adreßsignal-Eingangsanschluß A 1 abgibt. Das Signal L T ist das Schreibbeendigungssignal, das in der Erläuterung zu den Fig. 1 und 2 beschrieben worden ist. Es wird über die Erfassungssteuerschaltung 17 an den Erfassungsspeicher 14 in Fig. 1 weitergegeben. Wenn danach das Signal C in dem Zustand erzeugt wird, in dem die Adreßsignal-Eingangsanschlüsse A 0 und A 1 den Wert logisch 0 erhalten, wie dies in Fig. 8 (6) dargestellt ist, oder diese Adreßsignal-Eingangsanschlüsse A 0 und A 1 die Werte logisch 0 bzw. logisch 1 erhalten, wie dies in Fig. 8 (7) darge­ stellt ist, wird der Wert logisch 1 (Signal N I) nur am Datenausgangsanschluß D 1 unabhängig von den Signalen an den Adreßsignal-Ein­ gangsanschlüssen A 3 und A 4 erzeugt, so daß der Multiple­ xer 48 das Register 50 auswählt, um den Synchronzähler 46 auf den Wert N voreinzustellen. Wenn also das Signal C erzeugt wird, bevor das Signal A N-mal gezählt ist, oder das Signal B erzeugt ist, wird die Schaltung gemäß Fig. 7 rückgesetzt, d. h. der Synchronzähler 46 wird wieder auf den Wert N voreingestellt, um in seinen Ausgangszustand zurückzukehren und das Signal A wird wieder vom Anfangs­ zustand aus gezählt. Der oben beschriebene Ablauf wird dann wiederholt. Der Speicher 44 gibt also ein Ausgangs­ signal an den Ausgangsanschluß 56, nachdem das Signal A N-mal und das Signal B erzeugt worden ist und eine vor­ gegebene Zeit, nämlich die Taktsignalperiode multipliziert mit dem Wert M, verstrichen ist. Die Schaltung kann durch das Signal C rückgesetzt werden. Ein logischer Analysator gemäß Fig. 1, der von einer solchen Schaltung Gebrauch macht, kann sehr wirkungsvolle Messungen durchführen, da er im Erfassungsspeicher 14 ein Eingangssignal spei­ chern kann, wenn dieses mit einer vorgegebenen Bedingung übereinstimmt, selbst wenn diese sehr kompliziert ist.

Bei der obigen Beschreibung wurde unter Bezugnahme auf die Signalerzeugungstabelle von Fig. 8 zur Vereinfachung der Erklärung angenommen, daß das Signal L T erzeugt wird, nach­ dem das Signal A N-mal erzeugt worden ist, das Signal B einmal erzeugt worden ist und der Synchronzähler 46 das Taktsignal M-mal gezählt hat. In der Signalerzeugungsta­ belle von Fig. 9 sind die Beziehungen zwischen verschie­ denen Arten der Eingangssignale und der Ausgangssignale dargestellt. Die Fig. 9 (1) bis (8) zeigen Zustände, be­ vor der Synchronzähler 46 das Signal A N-mal zählt. Es erhalten dabei die beiden Adreßsignal-Eingangsanschlüsse A 0 und A 1 den Wert logisch 0. In den Fig. 9 (1) bis (8) sind die Ausgangssignalzustände dargestellt, wenn die Signale A, B und C, einzeln oder mehrfach, im vorgenannten Zustand angelegt werden. Die Fig. 9 (1) und (2) stimmen mit den Fig. 8 (1) und (2) überein und werden daher nicht näher erläutert. Beim Zustand gemäß Fig. 9 (3) wird das Signal B erzeugt, aber alle Ausgangssignale von den Datenausgangsan­ schlüssen D 0 bis D 3 sind logisch 0 unabhängig vom Vor­ liegen des Signals B, da die Adreßsignal-Eingangsanschlüsse A 0 und A 1 den Wert logisch 0 erhalten, d. h. der Synchronzäh­ ler 46 hat das Signal A noch nicht N-mal gezählt. Im Zu­ stand gemäß Fig. 9 (4) werden die beiden Signale A und B gleichzeitig erzeugt und der Wert logisch 1 (Signal C E) wird am Datenausgangsanschluß D 0 in Übereinstimmung mit dem Signal A abgegeben, um dieses zu zählen, da der Synchron­ zähler 46 das Signal A noch nicht N-mal gezählt hat. Der Zustand gemäß Fig. 9 (5) ist ähnlich zu dem von Fig. 8 (6), so daß der Wert logisch 1 (Signal N I) am Datenausgangsanschluß D 1 abgegeben wird, um das System gemäß Fig. 7 rückzusetzen, das heißt, der Multiplexer 48 überträgt die Zahl N vom Re­ gister 50 auf den Synchronzähler 46, um diesen auf den Wert N voreinzustellen. Im Zustand gemäß Fig. 9 (6) werden die beiden Signale A und C gleichzeitig erzeugt und der Wert logisch 1 (Signal C E) wird am Datenausgangsanschluß D 0 erzeugt. In diesem Fall genießt das Signal A Priorität vor dem Signal C. Es kann jedoch auch das Signal C vor dem Signal A Priorität genießen. Wenn dies der Fall ist, sind die Ausgangssignale dieselben wie im Zustand von Fig. 9 (5). Im Zustand von Fig. 9 (7) werden die Sig­ nale B und C gleichzeitig erzeugt und dadurch wird der Wert logisch 1 (Signal N I) am Datenausgangsanschluß D 1 erzeugt. Es besitzt also das Signal C Priorität gegenüber dem Signal B, da der Synchronzähler 46 noch nicht A N-mal gezählt hat. Im Zustand gemäß Fig. 9 (8) werden die Sig­ nale A, B und C gleichzeitig erzeugt und der Wert lo­ gisch 1 (Signal C E) wird am Datenausgangsanschluß D 0 abgegeben, um das Signal A zu zählen, da dieses Priorität genießt, da der Synchronzähler 46 es noch nicht N-mal gezählt hat.

In den Fig. 9 (9)-(16) sind Zustände angegeben, in denen der Adreßsignal-Eingangsanschluß A 1 den Wert logisch 1 (Signal F L) und der Adreßsignal-Eingangsanschluß A 0 den Wert erhält, d. h. das Sig­ nal B ist bereits angelegt, aber der Synchronzähler 46 zählt das Signal A N-mal und erzeugt den Wert logisch 1 (Signal F L) an seinem Ausgang 47. Im Zustand gemäß Fig. 9 (9) wird keines der Signale A, B oder C er­ zeugt und alle Ausgangssignale von den Datenausgangsanschlüs­ sen D 0 bis D 3 sind logisch 0. Im Zustand gemäß Fig. 9 (10) ist das Signal A angelegt, aber die Erzeugung des Signals A wird nicht berücksichtigt, so daß alle Eingangssignale vom Speicher 44 logisch 0 sind, weil der Synchronzähler 46 das Signal A bereits N-mal gezählt hat. Der Zustand gemäß Fig. 9 (11) stimmt mit dem gemäß Fig. 8 (3) überein. Im Zustand gemäß Fig. 9 (12) sind die Signale A und B ange­ legt. In diesem Zustand wird nun das Signal B aufgenommen und der Wert logisch 1 (Signal D L) wird am Datenausgangsan­ schluß D 2 erzeugt. Im Zustand gemäß Fig. 9 (13) wird das Signal C angelegt und der Wert logisch 1 (Signal N I) wird am Datenausgangsanschluß D 1 erzeugt. Das Signal C kann jedoch nicht berücksichtigt werden, um alle Ausgangssignale des Speichers 44 auf den Wert 0 zu setzen. Im Zustand von Fig. 9 (14) werden die Signale A und C gleichzeitig ange­ legt und der Wert logisch 1 (Signal D L) wird am Datenausgangsan­ schluß D 2 erzeugt, da das Signal B aufzunehmen ist, wie im vorigen beschrieben ist. Im Zustand gemäß Fig. 9 (16) werden die Signale A, B und C gleichzeitig angelegt und das Signal B genießt Priorität, ähnlich dem Zustand von (15). Da die Zustände gemäß Fig. 9 (17) und (18) denen der Fig. 8 (4) und (5) entsprechen werden sie nicht näher erläutert. Die vorige Beschreibung erfolgte zum Erläutern der Fig. 9, jedoch kann eine Bedienperson den Inhalt des Speichers 44 vorab auf gewünschte Zustände einstellen, so daß ein gewünschtes Signal jeweils Priorität genießen kann, wenn mehr als zwei der Signale A, B und C gleich­ zeitig auftreten.

Die Schaltung gemäß Fig. 10 stellt eine weitere Ausfüh­ rungsform einer Triggerschaltung 16 des logischen Ana­ lysators von Fig. 1 dar. Eine Schaltung 60 weist einen Synchronzähler 46, einen Multiplexer 48 und Register 50 und 52 auf. Alle Bauteile weisen niedrige Verarbeitungs­ geschwindigkeiten auf. Die niedrige Verarbeitungsgeschwindig­ keit der Schaltung 60 wird durch eine Schaltung mit einem NICHT-ODER-Glied 62, einem ODER-Glied 64 und einem D-Flip­ Flop 66 kompensiert. Die Wirkung einer Worterkennungs­ schaltung 42, eines Speichers 44, des Synchronzählers 46, des Multiplexers 48 und der Register 50 und 52 in der Schaltung gemäß Fig. 10 sind ähnlich zu denen in der Schaltung gemäß Fig. 7, von einigen Ausnahmen abgesehen, die im folgenden beschrieben werden. Das Ausgangssignal C E vom Datenausgangsanschluß D 0 wird invertiert und der Synchron­ zähler 46 gibt ein Signal (invertiertes Signal des Sig­ nals F L) an einen Eingangsanschluß L des NICHT-ODER-Glie­ des 62 ab, wenn der Zählwert den Wert (Zählvorgabezahl minus 1) einnimmt. Das Ausgangssignal des Synchronzählers 46 wech­ selt also vom Wert logisch 1 auf den Wert logisch 0, wenn der Inhalt des Synchronzählers 46 den Wert (Zählvorgabezahl minus 1) erreicht. Ähnlich wie in der Schaltung von Fig. 7 ist der Datenausgangsanschluß D 0 des Speichers 44 mit dem Zählfreigabe­ anschluß des Synchronzählers 46 verbunden (es wird das invertierte Signal angelegt und diese Bedingung wird durch einen Balken über den Buchstaben bezeichnet). Die Datenausgangs­ anschlüsse D 1 und D 2 des Speichers sind mit den Eingangs­ anschlüssen 49 bzw. 51 des Multiplexers 48 verbunden. Die Datenausgangsanschlüsse D 0, D 1 und D 2 des Speichers 44 sind weiterhin mit Eingangsanschlüssen M, N bzw. P des NICHT-ODER Gliedes 62 verbunden. Darüber hinaus sind die Datenausgangs­ anschlüsse D 1 und D 2 mit Eingangsanschlüssen M bzw. L eines NICHT-ODER-Gliedes 68 verbunden. Die Ausgangsanschlüsse der NICHT-ODER-Glieder 62 und 68 sind über das ODER- Glied 64 mit dem D-Eingangsanschluß des D-Flip-Flops 66 verbunden, dessen Q- und -Ausgangsanschlüsse mit dem Adreßsignal-Eingangsanschluß A 1 des Speichers 44 bzw. dem Eingangs­ anschluß N des NICHT-ODER-Gliedes 68 verbunden sind. Der Datenausgangsanschluß D 2 des Speichers 44 ist weiterhin mit dem Eingangsanschluß L eines NICHT-ODER-Gliedes 70 verbunden. Der Ausgangsanschluß des NICHT-ODER-Gliedes 70 ist mit dem D-Eingangsanschluß eines D-Flip-Flops 72 verbunden, dessen -Ausgangsanschluß mit dem Eingangsanschluß A 0 des Spei­ chers 44 und dem Eingangsanschluß M des NICHT-ODER-Glie­ des 70 verbunden ist. Der Rücksetzanschluß R des D-Flip- Flops 66 und der Setzanschluß S des D-Flip-Flops 72 erhal­ ten ein Rücksetzsignal von der Zentraleinheit 20 über einen Anschluß 74 zum Setzen bzw. Rücksetzen der D-Flip-Flops 66 bzw. 72. Die Taktanschlüsse K der D-Flip-Flops 66 und 72 erhalten Taktsignale aus einem Taktsignalgenerator 30 (Fig. 1) über einen Anschluß 76. Über einen Anschluß 78 erhält der Speicher ein Adreßsignal von der Zentraleinheit 20. Über Anschlüsse 80 erhält er Datensignale D I und Schreib/ Lese-Befehlssignale W / R von der Zentraleinheit 20. Über diese Anschlüsse kann ein Muster in den Speicher 44 zum Ermitteln einer gewünschten Signalfolge eingeschrieben werden.

Es wird nun die Wirkungsweise der Schaltung gemäß Fig. 10 beschrieben, bei der ein Signal L T abgegeben wird, nachdem das Signal A N-mal, das Signal B einmal erzeugt worden ist und der Synchronzähler 46 das Taktsignal M-mal ähnlich der Wirkungsweise der Schaltung von Fig. 7 gezählt hat. Im AusgangszustaAd wird der Wert logisch 1 an den Anschluß 74 gegeben, so daß der D-Flip-Flop 66 den Wert logisch 0 an seinem Q-Ausgang und den Wert logisch 1 an seinem -Aus­ gang abgibt. Der D-Flip-Flop 72 erzeugt den Wert logisch 0 an seinem -Ausgang. Der Eingangsanschluß L des NICHT-ODER- Gliedes 62 erhält den Wert logisch 1 und die Eingangsan­ schlüsse N und P desselben erhalten den Wert logisch 0, bevor der Synchronzähler 46 das Signal A N-mal gezählt hat, welches Signal A an den Adreßsignal-Eingangsanschluß A 4 des Speichers 44 gelegt wird. Da das NICHT-ODER-Glied 62 den Wert logisch 0 am Eingangsanschluß M mit jeder Erzeugung des Signals A er­ hält, ist nicht festgelegt, ob die Eingangssignale zum NICHT-ODER-Glied 62 logisch 0 oder logisch 1 sind. Da jedoch der Wert logisch 1 am Eingangsanschluß L des NICHT- ODER-Gliedes 62 anliegt, ist dessen Ausgangswert logisch 0. Da der D-Flip-Flop 66 den Wert logisch 1 an seinem -Ausgang abgibt, erhalten die Eingangsanschlüsse L, M und N des NICHT- ODER-Gatters 68 die Werte logisch 0, logisch 0 bzw. lo­ gisch 1. Daher ist der Ausgang vom NICHT-ODER-Glied 68 lo­ gisch 0 und der Ausgang vom ODER-Glied 64 ist ebenfalls logisch 0. Der Eingangsanschluß D des D-Flip-Flops 66 er­ hält den Wert logisch 0, so daß der D-Flip-Flop 66 die Werte logisch 0 bzw. logisch 1 an seinen Ausgängen Q bzw. auf­ recht erhält. Die Eingangsanschlüsse L und M des NICHT-ODER- Gliedes 70 erhalten den Wert logisch 0, so daß dessen Aus­ gangssignal logisch 1 ist. Der D-Flip-Flop 62 hält daher den Wert logisch 0 an seinem Ausgangsanschluß Q aufrecht. Wenn der Synchronzähler 46 das Signal A (N minus 1)-mal ge­ zählt hat, wechselt das Signal F L vom Wert logisch 1 auf logisch 0. Wenn der Speicher 44 den Wert logisch 0 vom Datenausgangsanschluß D 0 an den Eingangsanschluß M des NICHT- ODER-Gliedes 62 bei der Erzeugung des Nten Signals A ab­ gibt, gibt das NICHT-ODER-Glied 62 den Wert logisch 1 an den D-Eingangsanschluß des D-Flip-Flops 66 über das ODER- Glied 64 und die Ausgangssignale am Ausgangsanschluß Q bzw. des D-Flip-Flops 66 werden logisch 1 bzw. logisch 0. So erhält der Eingangsanschluß des Speichers 44 also den Wert logisch 1, wenn das Nte Signal A erzeugt wird. Da der Synchronzähler 46 nur bis zum Wert (N minus 1) zählt, ist die geringe Verarbeitungsgeschwindigkeit kein ernstes Problem. Wenn jedoch der Wert logisch 1 am Datenausgangsan­ schluß D 0 erzeugt wird, bevor das Signal A N-mal und das Signal B aufgetreten ist, ist es ungünstig, da der Ausgangs­ wert des ODER-NICHT-Gliedes 62 von logisch 1 auf logisch 0 wechselt. Um diesen ungünstigen Fall zu verbessern, ist das NICHT-ODER-Glied 68 vorgesehen. Da der Ausgangsanschluß N dieses NICHT-ODER-Gliedes 68 logisch 1 vom -Ausgangsanschluß des D-Flip- Flops 66 erhält, hält letzteres den Ausgangssignalzustand bis das Signal B nach dem N-maligen Erzeugen des Signals A erzeugt ist. Wenn das Signal B nach N-maligem Erzeugen des Signals A erzeugt ist, gibt der Speicher 44 den Wert lo­ gisch 1 an seinem Ausgangsanschluß D 2 ab und der Ausgang vom NICHT-ODER-Glied 68 wird logisch 0. Als Ergebnis davon kehrt das Ausgangssignal des D-Flip-Flops 66 in den Ausgangs­ zustand zurück, d. h. der Ausgang vom NICHT-ODER-Glied 70 wechselt auf den Wert logisch 0, wenn der Ausgangsan­ schluß D 2 den Wert logisch 1 und der D-Flip-Flop 72 den Wert logisch 1 am Ausgangsanschluß abgibt. Dadurch er­ hält der Speicher 44 den Wert logisch 0 bzw. logisch 1 am Eingangsanschluß A 0 bzw. A 1. Der Synchronzähler 46 wird auf den Wert M voreingestellt und das Signal wechselt von logisch 0 auf logisch 1. In Übereinstimmung mit der Erzeugung des Signals B hält der Speicher 44 das Signal auf dem Wert logisch 0 und der Synchronzähler 46 beginnt das Taktsignal wie oben beschrieben zu zählen. Das Sig­ nal wechselt von logisch 1 auf logisch 0, wenn der Zähler 46 auf (N minus 1) gezählt hat. Der D-Flip-Flop 66 erzeugt den Wert logisch 1 bzw. logisch 0 an seinen Aus­ gängen Q bzw. auf die Erzeugung des Signals logisch 0 hin, synchron mit dem Nten Taktsignal, nachdem der Syn­ chronzähler 46 begonnen hat, das Taktsignal zu zählen. Da das Ausgangssignal vom D-Flip-Flop 72 logisch 1 ist, wie oben beschrieben, erhält der Speicher 44 den Wert logisch 1 an seinen Eingängen A 0 und A 1. Daraufhin erzeugt der Speicher 44 den Wert logisch 1 am Datenausgangsanschluß D 3. Bei dieser Folge ist es kein schwerwiegendes Problem, daß die Verarbeitungsgeschwindigkeit des Synchronzählers 46 niedrig ist. Wenn das Signal C angelegt wird, kehrt der Synchronzähler 46 in seinen Ausgangszustand, ähnlich der Operation wie bei Fig. 7 erläutert, zurück. An einem Aus­ gangsanschluß 82 kann ein Zähler angeschlossen sein, dessen Zählzahl auf den Wert L gesetzt wird, um ein Ausgangssignal zu erzeugen, wenn das Signal L T L-mal erzeugt worden ist.

Im vorstehenden wurden die Schaltungsfunktionen jeweils anhand dreier angelegter Signale A, B und C beschrieben. Es können jedoch auch weitere Eingangssignale vorliegen.

Wie sich aus dem vorstehenden ergibt, weist eine anmelde­ gemäße Signalfolge-Erkennungsschaltung nur einen Speicher und mindestens einen Zähler auf, so daß sie einen einfa­ chen Aufbau besitzt und billig herstellbar ist. Da die Signalfolge durch Änderung des Inhalts des Speichers ver­ ändert werden kann, ist es auf einfache Art und Weise möglich, das festzustellende Muster zu ändern. Die Häu­ figkeit des festzustellenden Signals kann durch Ändern des Zählwertes (voreingegebenen Wertes) des Zählers ge­ steuert werden. Der Anmeldegegenstand ist daher für einen logischen Analysator zum Ermitteln einer komplizierten Kombination von Eingangssignalen geeignet.

Statt dem N : 1 Untersetzer in Form eines N-teilenden Zäh­ lers kann auch ein D-Flip-Flop verwendet werden, dessen D-Eingang den Wert logisch 0 und dessen Takteingang das Ausgangssignal vom Speicher erhält, wenn der Wert N = 1 ist. Der Speicher kann ein programmierbarer Festwertspei­ cher (PROM) sein, und der Zähler kann ein Synchron- oder Asynchronzähler sein. Wenn die Inhalte logisch 1 und logisch 0 des Speichers vertauscht werden, kann die Folge der Signale , und ermittelt werden.

Der N : 1 Untersetzer oder Zähler mit der Verriegelungsfunktion, wie er in der Schaltung gemäß den Fig. 2 und 5 verwendet ist, kann z. B. aus einem kundenspezifischen N : 1 Untersetzer in Form einer integrierten Schaltung und einem D-Flip­ Flop bestehen, wobei das Ausgangssignal des Übertragsan­ schlusses (Überlauf) des N : 1-IC-Untersetzers an den Takt­ eingang des D-Flip-Flops gelegt wird, wobei der D-Eingang ein Signal hohen Pegels erhalten soll. Darüber hinaus kann der N : 1 Untersetzer mit der Rücksetzfunktion gemäß der Schaltung von Fig. 5 aus einer Anzahl verschiedener kundenspezifischer Zähler ausgewählt sein.

Claims (14)

1. Signalfolge-Erkennungsschaltung
zum Erfassen einer vorbestimmten Folge von einer Mehr
zahl von Eingangssignalen
mit einem Speicher zum Speichern eines vorbestimmten Datenmusters mit Adressanschlüssen und Datenausgangsan­ schlüssen und
mit einer Rückkopplungsschaltung, die mit den Datenaus­ gangsanschlüssen und den Adressenanschlüssen verbunden ist,
dadurch gekennzeichnet,
daß die Rückkopplungsschaltung wenigstens einen durch N teilenden Zähler (36, 38; 36′, 38′; 46, 48, 50, 52, 54) aufweist, wobei N eine positive ganze Zahl ist,
daß der Zähler (36, 38; 36′, 38′; 46, 48, 50, 52, 54) an einem der Datenausgangsanschlüsse (D 0, D 1; D 0, D 1, D 2) des Speichers (34; 34′; 44) angeschlossen ist, um das Auftreten einer Date an dem entsprechenden Datenausgangsanschluß zu zählen,
daß der Zähler (36, 38; 36′, 38′; 46, 48, 50, 52, 54) nach Erfassen des N-ten Auftretens der Date an dem ent­ sprechenden Datenausgangsanschluß ständig ein Zähler­ ausgangssignal erzeugt, das einem ihm zugeordneten Adreß­ anschluß (A 0, A 1) des Speichers (34; 34′; 44) zugeführt wird, und
daß der Speicher (34; 34′; 44) an einem Datenausgangs­ anschluß (D 2; D 3), der nicht über die Rückkopplungs­ schaltung mit einem Adressanschluß verbunden ist, ein das Erfassen der vorbestimmten Folge der Eingangssignale anzeigendes Signal erzeugt, wenn ein bestimmtes Daten­ muster an seinen Adressanschlüssen (A 0 bis A 4), denen die Eingangssignale und das wenigstens eine Zähleraus­ gangssignal zugeführt werden, anliegt.

2. Schaltung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der durch N teilende Zähler (36; 36′; 46) eine Verriegelungseinrichtung zum Halten seines Ausgangs­ signales aufweist.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß der durch N teilende Zähler (36′) durch das Ausgangssignal eines zweiten Daten­ ausgangsanschlusses (D 2) des Speichers (34′) rückgesetzt wird.

4. Schaltung nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß der durch N teilende Zähler (36′; 46) durch das Ausgangssignal eines dritten Datenaus­ gangsanschlusses (D 3) des Speichers rückgesetzt wird.

5. Schaltung nach einem der vorstehenden Ansprüche, ge­ kennzeichnet durch einen durch M teilenden Zähler (38; 38′; 46, 48, 52), wobei M eine ganze Zahl ist, der das Ausgangssignal, vom zweiten Datenausgangsanschluß (D 2) des Speichers (34′, 44) zählt und ein Ausgangssignal abgibt, wenn die Eingangssignale in einer vorgegebenen Folge erzeugt werden, die durch das vorgegebene Muster und die Zahlen M und N festgelegt ist.

6. Schaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der durch N teilende Zähler eine Verriegelungsschaltung zum Halten des Ausgangssignals vom ersten Datenausgangsanschluß (D 0) des Speichers ist und daß N gleich 1 ist.

7. Schaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der durch N teilende Zähler eine N : 1 Untersetzerschaltung (46, 48, 50) zum Zählen des Ausgangssignals vom ersten Datenausgangsan­ schluß (D 1) des Speichers (44) und eine Verriegelungs­ schaltung (66) zum Halten des Ausgangssignals der N : 1 Untersetzerschaltung aufweist, wobei das gehaltene Aus­ gangssignal aus der Verriegelungsschaltung einem Adreß­ anschluß (A 1) des Speichers (44) zugeführt wird.

8. Schaltung nach Anspruch 7, dadurch gekenn­ zeichnet, daß die Verriegelungsschaltung ein D-Flip-Flop (66) ist, dessen D-Eingang einen vorgegebe­ nen logischen Pegel erhält und dessen Takteingang das Ausgangssignal aus der N : 1 Untersetzerschaltung (46, 48, 50) erhält.

9. Schaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Speicher (34; 34′; 44) ein Schreib/Lese-Speicher ist.

10. Schaltung nach einem der vorstehenden Ansprüche, ge­ kennzeichnet durch

• - ein erstes Register (50) und ein zweites Register (52) zum Speichern vorgegebener Werte M und N, wobei M und N positive ganze Zahlen sind,
• - einen Multiplexer (48) zum Auswählen entweder des ersten oder des zweiten Registers abhängig vom Aus­ gangssignal eines ersten Datenausgangsanschlusses (D 1) des Speichers (44), und
• - einen Zähler (46), der durch den Inhalt des ausgewähl­ ten Registers voreingestellt wird und mit jedem Aus­ gangssignal vom einem zweiten Datenausgangsanschluß (D 2) des Speichers (44) um 1 höher zählt und dessen Ausgangssignal einem Adressanschluß (A 1) des Speichers zugeführt wird, und
• - eine Funktion des Speichers (44) dahingehend, daß die­ ser an einen dritten Datenausgangsanschluß (D 3) ein Ausgangssignal abgibt, wenn die Eingangssignale in einer vorgegebenen Folge erscheinen, die durch das vor­ bestimmte Muster und die vorgegebenen Werte M und N festgelegt ist.

11. Schaltung nach Anspruch 10, gekennzeichnet durch eine Verriegelungsschaltung (54), die das Ausgangs­ signal von einem der Datenausgangsanschlüsse (D 2) des Speichers (44) hält und ein Ausgangssignal an einen Adressanschluß (A 0) des Speichers (44) abgibt.

12. Schaltung nach Anspruch 10 oder 11, gekenn­ zeichnet durch einen L : 1 Untersetzer (62 bis 72), wobei L eine positive Zahl ist, der das Ausgangs­ signal von einem der Datenausgangsanschlüsse (D 2) des Speichers (44) zählt und ein Ausgangssignal abgibt, wenn die Eingangssignale in einer vorgegebenen Folge vorlie­ gen, die durch ein vorgegebenes Muster und die Werte L, M und N bestimmt ist.

13. Schaltung nach einem der vorstehenden Ansprüche,
gekennzeichnet durch

• - eine Logikschaltung, die ein logisches Gatter (62, 64, 68) und ein Flip-Flop (66) aufweist, wobei diese Logik­ schaltung freigegeben wird, wenn der Zähler (46) bis zum ausgewählten Wert (N, M) minus 1 hochzählt und ein Ausgangssignal an einen Adressanschluß (A 1) des Spei­ chers (44) beim nächsten Ausgangssignal vom zweiten Datenausgangsanschluß (D 2) des Speichers (44) abgibt.

14. Signalfolge-Erkennungsschaltung gemäß einem der vorstehenden Ansprüche, zur Verwendung in einem Logischen Analysator dadurch gekennzeichnet,
daß ein Erfassungsspeicher (14) zum Speichern paralleler Eingangssignale (A, B, C) vorgesehen ist,
daß eine Worterkennungsschaltung (42), die eine Mehr­ zahl von Ausgangssignalen (A, B, C) abgibt, wenn eine Mehrzahl vorgegebener Worte im parallelen Eingangs­ signal erkannt wird, vorgesehen ist, und
daß der Speicher (34; 34′; 44) zum Speichern eines vor­ bestimmten Datenmusters an seinen Adressenschlüssen (A 0 bis A 4) an die Worterkennungsschaltung (42) und an die Rückkopplungsschaltung (46, 48, 50, 52, 54) angeschlossen ist.