JPS626177A - トリガ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、複数のサンプリング系を内蔵したロジック
アナライザのトリガ制御装置に関するものである。

（ｂ）　　従来技術と問題点 各サンプリング系に入る入力データが、それぞれ互いに
密接に関連している場合、サンプリング系ごとのトリガ
条件を自由に組み合わせて、ロジックアナイザ全体のサ
ンプリングの開始や停止などを制御したいことがある。

このような場合の従来技術にはアーミングというものが
ある。

アーミングとは、各サンプリング系ごとにそれぞれのサ
ンプリングの開始や停止などを制御するものであり、一
つのサンプリング系でトリガを検出すると、その系が他
の系のトリガ判定をイネーブルにする機能である。

しかし、アーミング方式では、第１のサンブリング系の
条件により第２のサンプリング系のトレースを制御した
り、その逆の操作をすることはできないという問題があ
る。

（ｃ）発明の目的 この発明は、各サンプリング系のトリガ条件を同じ時間
軸上で自由に混在させて指定し、シーケンシャルトリガ
やパラレルトリガを発生することができるトリガ調御装
置を提供し、第１のサンプリング系の条件により第２の
サンプリング系のトレースを制御したり、その逆の操作
をすることができるようにすることを目的とする。

ここに、シーケンシャルトリガとパラレルトリガとは次
のようなものである。

例えば、サンプリング系ｌのトリガ条件をＣとし、サン
プリング系２のトリガ条件をＤとした場合、Ｃが起きた
後にＤが・発生したとき、サンプリング系１とサンプリ
ング系２をトリガするようにトリガ条件を設定する方式
をシーケンシャルトリガといい、ＣとＤのどちらか一方
が起きたときに、サンプリング系１とサンプリング系２
をトリガするように設定する方式をパラレルトリガとい
う。

（ｄ）発明の実施例 最初に、この発明による実施例の構成図を第１図に示す
。

第１図は、入力データをサンプリングするサンプリング
系が１つの場合のロジックアナライザの内部構成を示し
たものである。

第１図の１は被試験装置のＣＰＵ、２は入力データ、３
はクロック、４は内部クロック、５は条件判定回路、８
は条件信号、７はクロック判定回路、８は判定信号、８
は制御回路、１０はトリガ信号である。

クロック３には、サンプリングクロックや外部クロック
などを使用する。

内部クロック４、条件判定回路５、クロック判・定回路
７および制御回路８はロジックアナライザの内部にある
。

ＣＰＵ　Ｌは、条件判定回路５に入力データ２を送り、
クロック判定回路７にクロック３を送る。

内部クロック４は、条件判定回路５とり゛ｉミック定回
路７に入力される。

条件判定回路５は、内部クロック４に同期して、人力デ
ータ２に応じた条件信号６を制御回路９の入力に伝達す
る。

クロック判定回路７は、内部クロック４の一周期内でク
ロック３の有簾を判定し、クロック３が内部クロック４
の１周期内にあると、判定信号８を制御回路９の人力に
送る。

制御回路９は、条件信号８と判定信号８が入るたびに、
条件信号６に対応したトリガ信号ｌＯをサンプリング系
に送り、内部クロック４に同期させて、その系のサンプ
リングの開始や停止等を制御する。

次に、この発明の他の実施例の構成図を第２図に示す。

第２図は、入力データをサンプリングするサンプリング
系が２つの場合のロジックアナライザの内部構成を示し
たものである。

第２図のＩＡとＩＢは被試験装置のＣＰＵ、２Ａと２Ｂ
は入力データ、３Ａと３Ｂはクロック、５Ａと５Ｂは条
件判定回路、６Ａと６Ｂは条件信号、７Ａと７Ｂはクロ
ック判定回路、８Ａと８Ｂは判定信号、１１は制御回路
である。なお、第１図と同じ番号のものは説明を省略す
る。

第２図の条件判定回路５Ａ・５Ｂおよびクロック判定回
路７Ａ＠７Ｂは、それぞれ第１図の条件判定回路５およ
びクロック判定回路７と同じような構成である。

したがって、条件判定回路５Ａは入力データ２Ａに応じ
た条件信号６Ａを制御回路１１に送り。

クロック判定回路７Ａはクロック３Ａを判定して、判定
信号８Ａを制御回路１１に入力する。また、条件判定回
路５Ｂおよびクロック判定回路７Ｂは、制御回路１１に
それぞれ条件信号６Ｂおよび判定信号８Ｂを伝送する。

制御回路１１は、条件信号６Ａおよび判定信号８　Ａ１
７）！ＩＩと条件信号６Ｂおよび判定信号８Ｂの組を自
由に組み合わせて、それらに対応したトリガ信号ｌＯを
２個のサンプリング系に送り、ＣＰＵＩＡおよびＣＰＵ
ＩＢにそれぞれ対応したサンプリング系のサンプリング
の開始や停止等を制御する。

次に、第２図の制御回路１１の実施例の構成図を第３ｒ
ＩＩＪに示す。なお、第１図の制御回路９も同じような
構成になる。

第３図の１２はメモリ、１３はカウンタ、１４はゲート
である。

メモリ１２の記号ＡＯ〜Ａ４と記号ＤＯ〜Ｄ１は、ぞれ
ぞれアドレス入力とデータ出力を表す。

メモリ１２のアドレス人力ＡＯ〜Ａ４は、それ０牛 ぞれ２〜２　ビットに対応する。

以下の説明では、アドレスを２進法で表す。

例えば、７を２進法で記した場合は、 （００１１１）２となる。括弧の中の数字はそれぞれ２
４〜２′ビツトの論理状態を表す。

カウンタ１３の記号Ｔと記号Ｑは、それぞれクロック入
力とデータ出力を示し、カウンタ１３はクロック人力の
立ち上りをカウントする。

第３図のメモリ１２のアドレス人力Ａｏ−Ａ４には、第
２図の条件信号６Ａ、判定信号８Ａ、条件信号Ｅ３Ｂ、
判定信号８Ｂの各出力と第３図のカウンタ１３の出力を
入れる。

メモリ１２には、アドレス入力に対応したアドレスに、
前もって、第２ｖ！Ｊのトリガ信号１０を論理「１」　
（以下、「ｌ」という。）または論理「０」　（以下、
「０」という。）で収納しておく。

例えば、メモリ１２のアドレス （０００１１）２のデータ出力ＤｏにｒｌＪが設定され
ている場合は、条件信号６Ａと判定信号８Ａが「１」に
なったとき、トリガ信号１０として「１」を出力する。

したがって、メモリ１２は、第２図の制御回路１１に入
る信号の組み合わせに応じて、トリガ信号ｌＯをサンプ
リング系に送る。

カウンタ１３は、ゲー）１４の出力をカウントする。

第２図では省略しているが、第３図では制御回路ｉｆに
内部りａツク４を使用している。

ゲー）１４の入力には、内部クロック４とメモリ１２の
データ出力Ｄ１の信号が入る。

メモリ１２のデータ出力Ｄ、１が「１」になるたびに、
ゲー）１４はカウンタ１３のＴ端子に内部クロック４を
１つ送る。

そして、カウンタ１３は、ゲート１４の出力をカウント
シ、歩進する。

したがって、カウンタ１３が歩進する前と同じ組み合わ
せの信号が、第２図の制御回路１１に入でも、カウンタ
１３の出力Ｑのため、メモリ１２のアドレスは別のアド
レスに設定される。

その結果、カウンタ１３は、トリガ条件の複雑な組み合
わせのシーケンシャルトリガを可能にする。

次に、第４図のようなデータがメモリ１２に設定されて
いる場合を例にとり、第３図の動作を説明する。

第４図は、次の順序でトリガ条件を滴だしたとき、トリ
ガ信号１０を出力するように、メモリ１２に設定したデ
ータである。

（１）第２図の条件信号６Ａと判定信号８Ａが「１」に
なり、 （イ）その後、条件信号６Ａと判定信号８Ａまたは条件
信号６Ｂと判定信号８Ｂが「１」になったとき、トリガ
信号１０を各サンプリング系に送る。

第４図のＡＯ−Ａ４とＤＯ−Ｄｉは第３図と同じである
。

第４図の矢印方向は、メモリ１２のアドレスの発生順序
を表す。

第４図のアドレス（０００１１）２のＤｌにｒｌＪが設
定しであるので、゛（ア）の条件を満たすと、第３図の
ゲート１４は、内部クロック４を１つカウンタ１３に送
る。

カウンタ１３は、その内部クロック４をカウントして、
ＱＯを「１」にする。

そして、（ア）の条件成立後は、第４図のアドレスＡ４
もｒｌＪになる。

したがって、第４図のアドレス （１１１００）２．（１１１１１）２および（１００１
１）２のＤＯに「１」を記憶しているので、（イ）の条
件が人力されるたびに、メモリｌ２はトリガ信号ｌＯを
各サンプリング系に加える。

次に、！２図の条件判定回路５Ａの実施例の構成図を第
５図に示す。なお、第１図の条件判定回路５や第２図の
条件判定回路５Ｂも同じような構成になる。

第５図の５１はメモリ、５２はフリップフロ。

プ（以下、ＦＦという。）である。

第１図の条件判定回路５Ａには、第５図のメモリ５１と
ＦＦ５２がある。なお、ＦＦ５２のＣＫ端子に加えるク
ロックの立ち上がりでＤ端子の状態をＱ端子に転送する
。

第５図のメモリ５１には、第５図では省略しである設定
手段で、あらかじめトリガ条件に合わせて、判定用デー
タが設定されている。

人力データ２Ａはメモリ５１のアドレス端子に入り、メ
モリ５１は人力データ２Ａに対応した出力ＦＦ５２のＤ
端子に加える。

ＦＦ５２のＣＫ端子には、内部クロック４が入る。

その結果、ＦＦ５２は内部クロック４の立ち上がりに同
期して条件信号６Ａを第２図の制御回路１１に送る。

次に、第２図のクロック判定回路７Ａの構成図を第６図
に示す。なお、第１図のクロック判定回路７や第２図の
クロック判定回路７Ｂも同じような構成になる。

第６図の７１〜７３はＦＦ、７４は排他的論理和（以下
、ＥＸＯＲという。）である。

第２図のクロック判定回路７Ａには、第６図のＦＦ７１
〜ＦＦ７３とＥＸＯＲ７４がある。

なお、ＦＦ７１〜ＦＦ７３は第５図のＦＦ５２と同じよ
うな構成の７リツプフロフプである。

次に、第６図の動作を第７図のタイムチャートで説明す
る。

第７図（ｒ）ハ、りＯ−／　り３　ＡがＰｉ、Ｑｌの場
合の波形図である。

第７図（７）のクロック３Ａを第６図のＦＦ７１のＣＫ
端子に加える。

ＦＦ７１はクロック３Ａが入るたびに出力・が反転する
構成なので、ＦＦ７１のＱ端子の波形は第７図（イ）の
ようになる。

第７図（イ）の波形をＦＦ７２のＤ端子に送る。

ＦＦ７２のＣＫ端子には第７図（つ）の内部クロック４
を加えるので、ＦＦ７２のＱ端子の波形は第７図（１）
になる。

第７図（工）の波形をＦＦ７３のＤ端子とＥＸＯＲ７４
に伝送する。

ＦＦ７３のＧＫ端子には第７図（つ）の内部クロック４
を加えるので、ＦＦ７３のＱ端子の出力は第７図（オ）
になる。

第７図（オ）の波形をＥＸＯＲ７４に入力する。

ＥＸＯＲ７４の入力には第７図（Ｉ）と第７図（オ）が
入るので、ＥＸＯＲ７４の出力である判定信号８Ａは第
７図（方）になる。

第７図（ｒ）のＰｌおよびＱｌにそれぞれ対応する判定
信号８Ａが、第７図（ｈ）のＰ２およびＱ２になる。

次に、第２図のタイムチャートの一例を第８図に示す。

第８図は、第２図の条件信号６Ａまたは条件信号６Ｂが
「１」のとき、第２図のメモリ１２がトリガ信号ｌＯを
送る場合の例である。

第８図（↑）は、第２図のクロック判定回路７Ａに入る
クロック３Ａである。第８図（↑）には、ＳｌとＴｌの
波形がある。

第８図（シ）は、第２図のクロック判定回路７Ｂに加わ
るクロック３Ｂであり、ＵｌとＴ１の波形からなる。

第８図（ス）は、条件判定回路５Ａ・５Ｂとクロック７
Ａ・７Ｂに入力する内部クロック４の波形を表す。

第８図（１）は、第２図の条件信号６Ａの波形の一例で
ある。

第８図（１）のＳｔに対応する第２図のデータ２Ａが、
トリガ条件を満たしたことを、第８図（１）の８２は示
す。また、第８図（９）のＴ１ではトリガ条件を溝たし
ていないことを表す波形である。

第８図（ソ）は、判定信号８Ａの波形であり、第８図（
ソ）の８３およびＴ３は、それぞれ第８図（１）のＳｌ
およびＴ１に対応する。

第８図（９）は条件信号６Ｂの波形の一例である。

第８図（ケ）のＶ２は、第８図（シ）のＶｌだけで、ト
リガ条件を満たしていることを表す。

第８図（チ）は第２図の判定信号８Ｂの波形であり、第
８図（チ）のＵ３は第２図のクロ１り判定回路７Ｂで第
８図（シ）のＵｌを判定した結果である。

第８図（シ）のｖｌを判定した結果が、第８図（チ）の
ｖ３である。

第８図（１）〜（チ）が、第２図の制御回路１１に入る
ので、第２図のトリガ信号１０は、第８図（））の波形
になる。

第８図（））の８４およびｖ４は、それぞれ第８図（９
）のＳｔおよび第８図（シ）のｖｌに対応するトリガ信
号１０である。

（ｄ）発明の効果 この発明によれば、次のような効果がある。

（７）マルチＣＰＵシステムをトレーススル場合、ＣＰ
ＵＩＡとＣＰＵＩＢの動作を複雑に組み合わせてトリガ
などをかけ、効果的なトレースができる。

（イ）一方のサンプリング系の条件で、他方のサンプリ
ング系のトレースを制御できるので、非常に自由度の高
いトレースが可能である。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２図はこの
発明による他の実施例の構成図、第３図は第２図の制御
回路１１の構成図、第４図は第３図のメモリ１２の構成
図、第５図は第２図の条件判定回路５Ａの構成図、第６
図は第２図のクロック判定回路７Ａの構成図、 第７図は第６図のタイムチャート、 第８図は第２図のタイムチャート。 ｌ・・・・・・ＣＰＵ、ＩＡ・・・・・・ＣＰＵ、ＩＢ
・・・・・・ＣＰＵ、２・・・・・・入力データ、２Ａ
・・・・・・入力データ、２Ｂ・・・・・・入力データ
、３・・・・・・クロック、３Ａ・・・・・・クロック
、３Ｂ・・・・・・クロック、４・・・・・・内部クロ
ック、５・・・・・・条件判定回路、５Ａ・・・・・・
条件判定回路、５Ｂ・・・・・・条件判定回路、６・・
・・・・条件信号、８Ａ・・・・・・条件信号、６Ｂ・
・・用条件信号、７・・・・・・クロック判定回路、７
Ａ・・・・・・クロック判定回路、７Ｂ・・・・・・ク
ロック判定回路、８・・・・・・判定信号、８Ａ・・・
・・・判定信号、８Ｂ・・・・・・判定信号、９・・・
・・・制御回路、１０・・・・・・トリガ信号、１１・
・・・・・Ｍ御回路。 代理人　弁理士　小　俣　欽　司 第　　１　　図 判定信号 １１４２図 第　　３　　図 第　　５　　図 内部クロック 内部クロック 第　　７ａｍ 第　　８５５

Claims (2)

【特許請求の範囲】
1. （１）入力データをクロックでサンプリングするサンプ
   リング系をもつロジックアナライザにおいて、 前記入力データと内部クロックを入力とし、前記内部ク
   ロックに同期して前記入力データに応じた条件信号を出
   す条件判定回路と、 前記内部クロックの一定期間内に前記クロックの有無を
   判定し、その判定結果に対応する信号を出すクロック判
   定回路と、 前記条件信号と前記判定結果を入力とし、前記判定結果
   に応じて、前記条件信号に対応したトリガ信号を出力す
   る制御回路とを備えることを特徴とするトリガ制御装置
   。
2. （２）条件判定回路を複数設け、前記条件判定回路に対
   応する複数のクロック判定回路を設け、各条件判定回路
   の出力と各クロック判定回路の出力を制御回路の入力と
   する特許請求第１項記載のトリガ制御装置。