JP2776321B2 - ロジックアナライザ - Google Patents
ロジックアナライザInfo
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- JP2776321B2 JP2776321B2 JP7235033A JP23503395A JP2776321B2 JP 2776321 B2 JP2776321 B2 JP 2776321B2 JP 7235033 A JP7235033 A JP 7235033A JP 23503395 A JP23503395 A JP 23503395A JP 2776321 B2 JP2776321 B2 JP 2776321B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ロジックアナライ
ザに係わり、特に複雑なトリガ条件を設定することので
きるロジックアナライサに関する。
ザに係わり、特に複雑なトリガ条件を設定することので
きるロジックアナライサに関する。
【０００２】
【従来の技術】ロジックアナライザは、論理回路の動作
を解析するために、回路各部の信号波形の変化の経緯を
記憶し、それを後に表示することのできる測定装置であ
る。
を解析するために、回路各部の信号波形の変化の経緯を
記憶し、それを後に表示することのできる測定装置であ
る。
【０００３】図３は、従来から使用されているロジック
アナライザの構成の概要を表わしたものである。ロジッ
クアナライザ１０１は、論理回路によって構成された被
測定回路１０２のうち波形観測の必要な被測定信号を入
力するためのプローブ１０３を備えている。被測定信号
はプローブ１０３を通じてロジックアナライザに入力さ
れる。各被測定信号は、２値のうちのいずれかの値をと
るディジタル信号である。ロジックアナライザ１０１
は、トリガ条件を設定するトリガ条件設定部１０４と、
被測定信号の値がトリガ条件と一致したかどうかを検出
するトリガ検出回路１０５を備えている。
アナライザの構成の概要を表わしたものである。ロジッ
クアナライザ１０１は、論理回路によって構成された被
測定回路１０２のうち波形観測の必要な被測定信号を入
力するためのプローブ１０３を備えている。被測定信号
はプローブ１０３を通じてロジックアナライザに入力さ
れる。各被測定信号は、２値のうちのいずれかの値をと
るディジタル信号である。ロジックアナライザ１０１
は、トリガ条件を設定するトリガ条件設定部１０４と、
被測定信号の値がトリガ条件と一致したかどうかを検出
するトリガ検出回路１０５を備えている。
【０００４】プローブ１０３からの被測定信号は、トリ
ガ検出回路１０５および波形記憶メモリ１０６に入力さ
れている。波形記憶メモリ１０６は、トリガ検出回路に
よって被測定信号がトリガ条件に一致した時点を基準に
その前後の一定時間の間の被測定信号の波形を記憶する
メモリである。表示部１０７は、波形記憶メモリ１０６
に記憶されている波形を表示する表示回路であり、図示
しないＣＲＴディスプレイを備えている。
ガ検出回路１０５および波形記憶メモリ１０６に入力さ
れている。波形記憶メモリ１０６は、トリガ検出回路に
よって被測定信号がトリガ条件に一致した時点を基準に
その前後の一定時間の間の被測定信号の波形を記憶する
メモリである。表示部１０７は、波形記憶メモリ１０６
に記憶されている波形を表示する表示回路であり、図示
しないＣＲＴディスプレイを備えている。
【０００５】トリガ条件は、たとえば、各被測定信号の
値、被測定信号の立ち上がり、被測定信号の立ち下がり
などの条件をアンド条件として組み合わせて設定するよ
うになっている。トリガ条件は、測定者によりトリガ条
件設定部１０４から測定の開始に先立って設定される。
トリガ検出回路１０５は、設定されたトリガ条件を被測
定信号が満足するとき、パルス状のトリガ信号１０８を
出力する回路である。トリガ検出回路１０５は、アンド
回路を組み合わせたものである。トリガ条件設定部１０
４は、設定されたトリガ条件に応じてゲート信号をトリ
ガ検出回路の各アンド回路に与え、被測定信号がトリガ
条件に一致したときトリガ信号１０８が出力されるよう
に設定する。
値、被測定信号の立ち上がり、被測定信号の立ち下がり
などの条件をアンド条件として組み合わせて設定するよ
うになっている。トリガ条件は、測定者によりトリガ条
件設定部１０４から測定の開始に先立って設定される。
トリガ検出回路１０５は、設定されたトリガ条件を被測
定信号が満足するとき、パルス状のトリガ信号１０８を
出力する回路である。トリガ検出回路１０５は、アンド
回路を組み合わせたものである。トリガ条件設定部１０
４は、設定されたトリガ条件に応じてゲート信号をトリ
ガ検出回路の各アンド回路に与え、被測定信号がトリガ
条件に一致したときトリガ信号１０８が出力されるよう
に設定する。
【０００６】波形記憶メモリ１０６は、その記憶内容を
測定の開始時点から常に更新しており、現時点から一定
時間前までにおける被測定信号の変化の履歴を記憶する
ようになっている。そしてトリガ信号１０８が入力され
た時点の前後一定期間における被測定信号の波形が格納
されたとき記憶内容の更新を停止し、その波形を保持す
る。
測定の開始時点から常に更新しており、現時点から一定
時間前までにおける被測定信号の変化の履歴を記憶する
ようになっている。そしてトリガ信号１０８が入力され
た時点の前後一定期間における被測定信号の波形が格納
されたとき記憶内容の更新を停止し、その波形を保持す
る。
【０００７】特開平３−４１７７号公報には、アンド条
件とオア条件との双方を組み合わせてトリガ条件を設定
することのできるロジックアナライザが開示されてい
る。このロジックアナライザでは、その配線を電気的に
変更可能なアンド・アレイおよびオア・アレイによって
トリガ検出回路を構成している。これにより、アンド条
件とオア条件を任意に組み合わせてトリガ条件を設定す
ることができる。
件とオア条件との双方を組み合わせてトリガ条件を設定
することのできるロジックアナライザが開示されてい
る。このロジックアナライザでは、その配線を電気的に
変更可能なアンド・アレイおよびオア・アレイによって
トリガ検出回路を構成している。これにより、アンド条
件とオア条件を任意に組み合わせてトリガ条件を設定す
ることができる。
【０００８】
【発明が解決しようとする課題】これら従来から存在す
るロジックアナライザでは、被測定信号をアンド条件や
オア条件により組み合わせてトリガ条件を設定できる。
しかし、トリガ条件に一致したことを記憶する手段や一
致した回数を計数する手段を備えていないので、測定を
開始してから被測定信号がトリガ条件に最初に一致した
時点を基準にした一定期間の波形の記録しか行うことが
できない。たとえば、トリガ条件に３回一致した時点
や、第１のトリガ条件に所定回数一致した後に第２のト
リガ条件に一致した時点を基準にして一定期間の波形を
記録するような複雑なトリガ条件を設定することができ
ないという問題がある。また、従来からのロジックアナ
ライザでこのような複雑なトリガ条件を設定するために
は、ロジックアナライザに外付けのトリガ回路を設ける
必要があり、波形の測定作業が煩雑になってしまうとい
う問題がある。
るロジックアナライザでは、被測定信号をアンド条件や
オア条件により組み合わせてトリガ条件を設定できる。
しかし、トリガ条件に一致したことを記憶する手段や一
致した回数を計数する手段を備えていないので、測定を
開始してから被測定信号がトリガ条件に最初に一致した
時点を基準にした一定期間の波形の記録しか行うことが
できない。たとえば、トリガ条件に３回一致した時点
や、第１のトリガ条件に所定回数一致した後に第２のト
リガ条件に一致した時点を基準にして一定期間の波形を
記録するような複雑なトリガ条件を設定することができ
ないという問題がある。また、従来からのロジックアナ
ライザでこのような複雑なトリガ条件を設定するために
は、ロジックアナライザに外付けのトリガ回路を設ける
必要があり、波形の測定作業が煩雑になってしまうとい
う問題がある。
【０００９】そこで本発明の目的は、所定の条件に一致
した回数など被測定信号の変化の履歴を含めたトリガ条
件を設定できるロジックアナライザを提供することにあ
る。
した回数など被測定信号の変化の履歴を含めたトリガ条
件を設定できるロジックアナライザを提供することにあ
る。
【００１０】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）２値のうちいずれかの値をとる複数の被測定
信号の一定時間の間における変化の履歴を記憶するため
の信号履歴記憶手段と、（ロ）複数の被測定信号の値の
任意の組み合わせで表わされるトリガ条件を複数設定す
るトリガ条件設定手段と、（ハ）このトリガ条件設定手
段によって設定されたトリガ条件それぞれに被測定信号
の値が少なくとも一致すべき回数を各トリガ条件ごとに
設定する一致回数設定手段と、（ニ）複数の被測定信号
の値がトリガ条件ごとに一致したことを検出するととも
に、一致回数設定手段によって設定された回数だけ少な
くとも一致したことを検出するトリガ条件一致検出手段
と、（ホ）複数の被測定信号の値がこれらトリガ条件一
致検出手段によって複数のトリガ条件全てに一致したこ
とが検出されたときその時点を基準に一定時間の間にお
ける被測定信号の変化の履歴を信号履歴記憶手段に格納
する信号履歴格納手段と、（ヘ）信号履歴記憶手段に記
憶されている複数の被測定信号の変化の履歴を表示する
表示手段とをロジックアナライザに具備させている。
は、（イ）２値のうちいずれかの値をとる複数の被測定
信号の一定時間の間における変化の履歴を記憶するため
の信号履歴記憶手段と、（ロ）複数の被測定信号の値の
任意の組み合わせで表わされるトリガ条件を複数設定す
るトリガ条件設定手段と、（ハ）このトリガ条件設定手
段によって設定されたトリガ条件それぞれに被測定信号
の値が少なくとも一致すべき回数を各トリガ条件ごとに
設定する一致回数設定手段と、（ニ）複数の被測定信号
の値がトリガ条件ごとに一致したことを検出するととも
に、一致回数設定手段によって設定された回数だけ少な
くとも一致したことを検出するトリガ条件一致検出手段
と、（ホ）複数の被測定信号の値がこれらトリガ条件一
致検出手段によって複数のトリガ条件全てに一致したこ
とが検出されたときその時点を基準に一定時間の間にお
ける被測定信号の変化の履歴を信号履歴記憶手段に格納
する信号履歴格納手段と、（ヘ）信号履歴記憶手段に記
憶されている複数の被測定信号の変化の履歴を表示する
表示手段とをロジックアナライザに具備させている。
【００１１】すなわち請求項１記載の発明では、複数の
被測定信号の値の任意の組み合わせで複数のトリガ条件
を設定するとともに、それぞれのトリガ条件に対して一
致すべき回数を設定するようにした。そして、これら各
トリガ条件に設定した回数だけ少なくとも一致したこと
をトリガ条件一致として検出するとともに、これらトリ
ガ条件全ての一致を検出した時点を基準にして、被測定
信号の波形を記憶する。これにより、たとえば各トリガ
条件の発生タイミングが任意で、同一の被測定信号の値
が設定した回数以上トリガ条件に一致してもよい場合な
ど複雑なトリガ条件を設定することができる。
被測定信号の値の任意の組み合わせで複数のトリガ条件
を設定するとともに、それぞれのトリガ条件に対して一
致すべき回数を設定するようにした。そして、これら各
トリガ条件に設定した回数だけ少なくとも一致したこと
をトリガ条件一致として検出するとともに、これらトリ
ガ条件全ての一致を検出した時点を基準にして、被測定
信号の波形を記憶する。これにより、たとえば各トリガ
条件の発生タイミングが任意で、同一の被測定信号の値
が設定した回数以上トリガ条件に一致してもよい場合な
ど複雑なトリガ条件を設定することができる。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【発明の実施の形態】図１は、本発明の一実施の形態に
おけるロジックアナライザの構成の概要を表わしたもの
である。プローブ１１は、被測定回路１２の各部におけ
る信号をロジックアナライザ１３の内部に取り込むため
の入力回路である。被測定回路１２は、論理回路で構成
されており、各部の信号は、“０”あるいは“１”のい
ずれかの状態をとるディジタル信号である。波形記録メ
モリ１４は、被測定信号の値の一定時間の間における変
化の経緯を記憶するメモリである。波形記録メモリ１４
は、所定のサンプリングクロックに従って、被測定信号
の値を順次記憶するようになっている。
おけるロジックアナライザの構成の概要を表わしたもの
である。プローブ１１は、被測定回路１２の各部におけ
る信号をロジックアナライザ１３の内部に取り込むため
の入力回路である。被測定回路１２は、論理回路で構成
されており、各部の信号は、“０”あるいは“１”のい
ずれかの状態をとるディジタル信号である。波形記録メ
モリ１４は、被測定信号の値の一定時間の間における変
化の経緯を記憶するメモリである。波形記録メモリ１４
は、所定のサンプリングクロックに従って、被測定信号
の値を順次記憶するようになっている。
【００１９】トリガ条件設定部１５は、トリガ条件を設
定する回路部分であり、各種操作ボタンや、ロータリエ
ンコーダの配置された操作パネルを備えている。プログ
ラマブル・ロジック・アレイ１６は、設定されたトリガ
条件に被測定信号が一致したことを検出する回路であ
る。プログラマブル・ロジック・アレイは、トリガ条件
との一致を検出したときパルス状のトリガ信号１７を出
力するように設定される。波形記憶メモリ１４は、その
記憶内容を測定の開始時点から常に更新しており、現時
点から一定時間前までにおける被測定信号の変化の履歴
を常に記憶している。そして、トリガ信号１７の入力さ
れたときを基準にその前後一定期間における被測定信号
の波形を最終的に記憶するようになっている。
定する回路部分であり、各種操作ボタンや、ロータリエ
ンコーダの配置された操作パネルを備えている。プログ
ラマブル・ロジック・アレイ１６は、設定されたトリガ
条件に被測定信号が一致したことを検出する回路であ
る。プログラマブル・ロジック・アレイは、トリガ条件
との一致を検出したときパルス状のトリガ信号１７を出
力するように設定される。波形記憶メモリ１４は、その
記憶内容を測定の開始時点から常に更新しており、現時
点から一定時間前までにおける被測定信号の変化の履歴
を常に記憶している。そして、トリガ信号１７の入力さ
れたときを基準にその前後一定期間における被測定信号
の波形を最終的に記憶するようになっている。
【００２０】表示部１８は、波形記憶メモリ１４に記憶
されている被測定信号の波形を表示する部分である。表
示部１８は、図示しないＣＲＴディスプレイと、表示制
御回路とから構成されている。
されている被測定信号の波形を表示する部分である。表
示部１８は、図示しないＣＲＴディスプレイと、表示制
御回路とから構成されている。
【００２１】トリガ条件は、被測定信号の値や、被測定
信号の立ち上がり、および立ち下がりなどを条件として
組み合わせたプリトリガ条件を複数設定できる。また、
これらプリトリガ条件に被測定信号の値が一致すべき回
数と、被測定信号との一致を検出すべきプリトリガ条件
の順序を任意に設定することができる。
信号の立ち上がり、および立ち下がりなどを条件として
組み合わせたプリトリガ条件を複数設定できる。また、
これらプリトリガ条件に被測定信号の値が一致すべき回
数と、被測定信号との一致を検出すべきプリトリガ条件
の順序を任意に設定することができる。
【００２２】たとえば、第１〜第８までの８つの被測定
信号を基にして以下のようなトリガ条件を設定すること
ができる。まず、第１〜第８の被測定信号の値が、“１
００１１０１１”の組み合わせになる条件を第１のプリ
トリガ条件として設定する。次に、第１〜第８の被測定
信号の値が、“００１０１１１０”の組み合わせになる
条件を第２のプリトリガ条件として設定する。そして、
第１のプリトリガ条件の一致回数として“１”を、第２
のプリトリガ条件の一致回数として“３”をそれぞれ設
定する。最後に、プリトリガ条件を判別する順序とし
て、第２のプリトリガ条件の次に第１のプリトリガ条件
を設定する。
信号を基にして以下のようなトリガ条件を設定すること
ができる。まず、第１〜第８の被測定信号の値が、“１
００１１０１１”の組み合わせになる条件を第１のプリ
トリガ条件として設定する。次に、第１〜第８の被測定
信号の値が、“００１０１１１０”の組み合わせになる
条件を第２のプリトリガ条件として設定する。そして、
第１のプリトリガ条件の一致回数として“１”を、第２
のプリトリガ条件の一致回数として“３”をそれぞれ設
定する。最後に、プリトリガ条件を判別する順序とし
て、第２のプリトリガ条件の次に第１のプリトリガ条件
を設定する。
【００２３】これにより、被測定信号の値が、“００１
０１１１０”の組み合わせになる状態が３回到来した
後、被測定信号の値が“１００１１０１１”の組み合わ
せになったときトリガがかかる。
０１１１０”の組み合わせになる状態が３回到来した
後、被測定信号の値が“１００１１０１１”の組み合わ
せになったときトリガがかかる。
【００２４】このほか、順序回路の持つ記憶機能を利用
して、たとえば、第１の被測定信号、第２の被測定信
号、第３の被測定信号がそれぞれ少なくとも１回ずつ
“０”の状態になった後に、第１から第８の被測定信号
の組み合わせが“１１１００１１１”になることをトリ
ガ条件として設定するようなこともできる。この場合に
は、第１〜第３の被測定信号が“０”になるタイミング
は任意であり、互いに異なるタイミングで“０”になっ
ても良いし、２以上が同時に“０”になってもよい。さ
らに、同一の被測定信号が２回以上“０”になってもよ
い。プログラマブル・ロジック・アレイは、フリップフ
ロップ回路を備えているので、第１〜第３の被測定信号
のそれぞれが“０”になったことを個別に記憶すること
ができる。これらフリップフロップ回路の出力の論理積
をとることで第１〜第３の被測定信号が“０”の状態に
なったことを容易に検出することができる。しかし、フ
リップフロップ回路などの順序論理回路を備えていない
場合には、同一の被測定信号が複数回“０”になったか
どうかを判別できず、このようなトリガ条件を設定する
ことができない。
して、たとえば、第１の被測定信号、第２の被測定信
号、第３の被測定信号がそれぞれ少なくとも１回ずつ
“０”の状態になった後に、第１から第８の被測定信号
の組み合わせが“１１１００１１１”になることをトリ
ガ条件として設定するようなこともできる。この場合に
は、第１〜第３の被測定信号が“０”になるタイミング
は任意であり、互いに異なるタイミングで“０”になっ
ても良いし、２以上が同時に“０”になってもよい。さ
らに、同一の被測定信号が２回以上“０”になってもよ
い。プログラマブル・ロジック・アレイは、フリップフ
ロップ回路を備えているので、第１〜第３の被測定信号
のそれぞれが“０”になったことを個別に記憶すること
ができる。これらフリップフロップ回路の出力の論理積
をとることで第１〜第３の被測定信号が“０”の状態に
なったことを容易に検出することができる。しかし、フ
リップフロップ回路などの順序論理回路を備えていない
場合には、同一の被測定信号が複数回“０”になったか
どうかを判別できず、このようなトリガ条件を設定する
ことができない。
【００２５】図２は、プログラマブル・ロジック・アイ
レの構成の一例を表わしたものである。プログラマブル
・ロジック・アレイは、アンド回路３１1 〜３１N と、
フリップフロップ回路３２1 〜３２N と、セレクタ回路
３３1 〜３３N およびセレクタ回路３４1 〜３４N を備
えている。アンド回路３１の出力は、セレクタ回路３３
1 〜３３N に入力されている。セレクタ回路３３1 〜３
３N の出力は、対応するフリップフロップ回路のデータ
端子とクロック端子に接続されている。セレクタ回路３
４1 〜３４N には、アンド回路３１1 〜３１N の出力
と、フリップフロップ回路３２1 〜３２N の出力信号が
入力されている。
レの構成の一例を表わしたものである。プログラマブル
・ロジック・アレイは、アンド回路３１1 〜３１N と、
フリップフロップ回路３２1 〜３２N と、セレクタ回路
３３1 〜３３N およびセレクタ回路３４1 〜３４N を備
えている。アンド回路３１の出力は、セレクタ回路３３
1 〜３３N に入力されている。セレクタ回路３３1 〜３
３N の出力は、対応するフリップフロップ回路のデータ
端子とクロック端子に接続されている。セレクタ回路３
４1 〜３４N には、アンド回路３１1 〜３１N の出力
と、フリップフロップ回路３２1 〜３２N の出力信号が
入力されている。
【００２６】アンド回路３１1 〜３１N はそれぞれＭ
（Ｍ＞Ｎ）入力のアンド回路であり、各アンド回路の入
力とセレクタ回路３４1 〜３４N の出力はアレイ状に接
続されている。また、アンド回路３１1 〜３１N には、
任意の被測定信号を入力することができるようになって
いる。プログラマブル・ロジック・アレイは、アイレ状
の接続点を接続するか接続しないかを電気的に任意に設
定変更することができる。また、各セレクタ回路にいず
れの信号を選択させるかを予め任意に設定することがで
きる。これらの設定は、何回でも任意に変更することが
できるようになっている。このほかプログラマブル・ロ
ジック・アレイには、図示しないノット回路やオア回路
が設けられており、それらの間の配線はアンド回路の場
合と同様にアレイ状でかつ、電気的に任意に変更可能に
なっている。
（Ｍ＞Ｎ）入力のアンド回路であり、各アンド回路の入
力とセレクタ回路３４1 〜３４N の出力はアレイ状に接
続されている。また、アンド回路３１1 〜３１N には、
任意の被測定信号を入力することができるようになって
いる。プログラマブル・ロジック・アレイは、アイレ状
の接続点を接続するか接続しないかを電気的に任意に設
定変更することができる。また、各セレクタ回路にいず
れの信号を選択させるかを予め任意に設定することがで
きる。これらの設定は、何回でも任意に変更することが
できるようになっている。このほかプログラマブル・ロ
ジック・アレイには、図示しないノット回路やオア回路
が設けられており、それらの間の配線はアンド回路の場
合と同様にアレイ状でかつ、電気的に任意に変更可能に
なっている。
【００２７】測定者によりトリガ条件が設定されると、
トリガ条件設定部１５は、設定されたトリガ条件を満足
するようにプロクラマブル・ロジック・アレイ内の配線
の接続状態を変更する。たとえば、先に説明した第１、
第２のプリトリガ条件を満足したときに“１”を出力す
る論理回路を、アンド回路やノット回路を組み合わせて
形成する。また、フリップフロップ回路やアンド回路等
を組み合わせて、プリトリガ条件に対応する論理回路か
ら出力される“１”の回数を計数するカウンタを形成す
る。
トリガ条件設定部１５は、設定されたトリガ条件を満足
するようにプロクラマブル・ロジック・アレイ内の配線
の接続状態を変更する。たとえば、先に説明した第１、
第２のプリトリガ条件を満足したときに“１”を出力す
る論理回路を、アンド回路やノット回路を組み合わせて
形成する。また、フリップフロップ回路やアンド回路等
を組み合わせて、プリトリガ条件に対応する論理回路か
ら出力される“１”の回数を計数するカウンタを形成す
る。
【００２８】このようにして、配線の設定されたプログ
ラマブル・ロジック・アレイ１６からトリガ信号１７が
出力されたときを基準にその前後一定時間の被測定信号
の波形の変化の経緯を波形記憶メモリ１４に記憶する。
測定の終了後、記憶された波形が表示部１８に表示され
る。
ラマブル・ロジック・アレイ１６からトリガ信号１７が
出力されたときを基準にその前後一定時間の被測定信号
の波形の変化の経緯を波形記憶メモリ１４に記憶する。
測定の終了後、記憶された波形が表示部１８に表示され
る。
【００２９】プリトリガ条件に一致する回数の計数は、
被測定信号のサンプリング周期ごとに行われる。たとえ
ば、被測定信号の値が、“００１０１１１０”の組み合
わせになる状態がサンプリングクロックの３周期の間連
続したときは、プリトリガ条件が３回到来したと計数さ
れる。このほか、被測定信号の値が、“００１０１１１
０”の組み合わせになる状態が継続している期間が、サ
ンプリングクロックの何周期分であっても、被測定信号
の状態が変化しない限り、１回として計数するようにし
てもよい。被測定信号の値が、“００１０１１１０”の
組み合わせになったときに出力される信号を、フリップ
フロップ回路で構成したカウンタ回路のクロックとして
入力すれば、容易にこのような計数を行うことができ
る。
被測定信号のサンプリング周期ごとに行われる。たとえ
ば、被測定信号の値が、“００１０１１１０”の組み合
わせになる状態がサンプリングクロックの３周期の間連
続したときは、プリトリガ条件が３回到来したと計数さ
れる。このほか、被測定信号の値が、“００１０１１１
０”の組み合わせになる状態が継続している期間が、サ
ンプリングクロックの何周期分であっても、被測定信号
の状態が変化しない限り、１回として計数するようにし
てもよい。被測定信号の値が、“００１０１１１０”の
組み合わせになったときに出力される信号を、フリップ
フロップ回路で構成したカウンタ回路のクロックとして
入力すれば、容易にこのような計数を行うことができ
る。
【００３０】以上説明した実施の形態では、プログラマ
ブル・ロジック・アレイによってトリガ条件を検出する
論理回路を形成したが、アンド回路・オア回路などの組
み合わせ論理回路と、カウンタ回路によりトリガ条件の
検出回路を構成してもよい。この場合には、各論理回路
やカウンタ回路間の配線の接続状態を、各素子の間に設
けた２入力アンド回路をゲートするか否かで設定変更す
ることができる。
ブル・ロジック・アレイによってトリガ条件を検出する
論理回路を形成したが、アンド回路・オア回路などの組
み合わせ論理回路と、カウンタ回路によりトリガ条件の
検出回路を構成してもよい。この場合には、各論理回路
やカウンタ回路間の配線の接続状態を、各素子の間に設
けた２入力アンド回路をゲートするか否かで設定変更す
ることができる。
【００３１】
【発明の効果】このように請求項１記載の発明によれ
ば、複数の被測定信号の値の任意の組み合わせをトリガ
条件として、それぞれに一致すべき回数だけ少なくとも
一致したことを検出して、全てのトリガ条件を満たした
時点を基準に波形の記憶を行うようにしたので、特定の
被測定信号からなるステートで観測したいような場合を
素早く観測できるなど複雑なトリガ条件を設定すること
ができる。
ば、複数の被測定信号の値の任意の組み合わせをトリガ
条件として、それぞれに一致すべき回数だけ少なくとも
一致したことを検出して、全てのトリガ条件を満たした
時点を基準に波形の記憶を行うようにしたので、特定の
被測定信号からなるステートで観測したいような場合を
素早く観測できるなど複雑なトリガ条件を設定すること
ができる。
【００３２】また請求項２記載の発明によれば、複数の
トリガ条件を任意の順に、任意の回数ずつ組み合わせて
被測定信号を取り込むタイミングを設定することができ
るので、より複雑なトリガ条件の元で被測定信号の波形
を取り込むことができる。
トリガ条件を任意の順に、任意の回数ずつ組み合わせて
被測定信号を取り込むタイミングを設定することができ
るので、より複雑なトリガ条件の元で被測定信号の波形
を取り込むことができる。
【００３３】さらに請求項３記載の発明によれば、組み
合わせ論理演算と順序論理演算とを組み合わせて設定さ
れたトリガ条件を検出する論理回路を、複数の組み合わ
せ論理演算手段と複数の順序論理演算手段とを組み合わ
せて形成している。組み合わせ論理演算手段の他に順序
論理演算手段をも組み合わせることができるので、トリ
ガ条件と一致した回数の他、順序論理演算を必要とする
様々なトリガ条件を任意に設定することができる。
合わせ論理演算と順序論理演算とを組み合わせて設定さ
れたトリガ条件を検出する論理回路を、複数の組み合わ
せ論理演算手段と複数の順序論理演算手段とを組み合わ
せて形成している。組み合わせ論理演算手段の他に順序
論理演算手段をも組み合わせることができるので、トリ
ガ条件と一致した回数の他、順序論理演算を必要とする
様々なトリガ条件を任意に設定することができる。
【００３４】また請求項４記載の発明によれば、プログ
ラマブル・ロジック・アレイを用いてトリガ条件を検出
する論理回路を構成したので、設定されたトリガ条件に
応じた検出回路を容易に形成しまた変更することができ
る。
ラマブル・ロジック・アレイを用いてトリガ条件を検出
する論理回路を構成したので、設定されたトリガ条件に
応じた検出回路を容易に形成しまた変更することができ
る。
【図１】図１は、本発明の一実施の形態におけるロジッ
クアナライザの構成の概要を表わしたブロック図であ
る。
クアナライザの構成の概要を表わしたブロック図であ
る。
【図２】プログラマブル・ロジック・アイレの構成の概
要の一例を表わした回路図である。
要の一例を表わした回路図である。
【図３】従来から使用されているロジックアナライザの
構成の概要を表わしたブロック図である。
構成の概要を表わしたブロック図である。
１１ プローブ １２ 被測定回路 １３ ロジックアナライザ １４ 波形記憶メモリ １５ トリガ条件設定部 １６ プログラマブル・ロジック・アレイ １７ トリガ信号 １８ 表示部 ３１ アンド回路 ３２ フリップフロップ回路 ３３、３４ セレクタ回路
Claims (1)
- 【請求項１】 ２値のうちいずれかの値をとる複数の被
測定信号の一定時間の間における変化の履歴を記憶する
ための信号履歴記憶手段と、 前記複数の被測定信号の値の任意の組み合わせで表わさ
れるトリガ条件を複数設定するトリガ条件設定手段と、 このトリガ条件設定手段によって設定されたトリガ条件
それぞれに前記被測定信号の値が少なくとも一致すべき
回数を各トリガ条件ごとに設定する一致回数設定手段
と、 前記複数の被測定信号の値が前記トリガ条件ごとに一致
したことを検出するとともに、前記一致回数設定手段に
よって設定された回数だけ少なくとも一致したことを検
出するトリガ条件一致検出手段と、前記複数の被測定信号の値がこれらトリガ条件一致検出
手段によって前記複数のトリガ条件全てに一致したこと
が検出されたとき その時点を基準に一定時間の間におけ
る前記被測定信号の変化の履歴を前記信号履歴記憶手段
に格納する信号履歴格納手段と、 前記信号履歴記憶手段に記憶されている前記複数の被測
定信号の変化の履歴を表示する表示手段とを具備するこ
とを特徴とするロジックアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7235033A JP2776321B2 (ja) | 1995-09-13 | 1995-09-13 | ロジックアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7235033A JP2776321B2 (ja) | 1995-09-13 | 1995-09-13 | ロジックアナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0980079A JPH0980079A (ja) | 1997-03-28 |
| JP2776321B2 true JP2776321B2 (ja) | 1998-07-16 |
Family
ID=16980097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7235033A Expired - Lifetime JP2776321B2 (ja) | 1995-09-13 | 1995-09-13 | ロジックアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776321B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006125844A (ja) * | 2004-10-26 | 2006-05-18 | Hioki Ee Corp | 測定装置 |
| KR102391385B1 (ko) | 2015-08-13 | 2022-04-27 | 삼성전자주식회사 | 내장형 로직 분석기 및 이를 포함하는 집적 회로 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103045A (ja) * | 1981-12-15 | 1983-06-18 | Sony Tektronix Corp | 信号発生順序検出回路 |
| JPH01239847A (ja) * | 1988-03-22 | 1989-09-25 | Hitachi Ltd | アッシング方法 |
| US4979177A (en) * | 1989-10-26 | 1990-12-18 | Tektronix, Inc. | Enhanced counter/timer resolution in a logic analyzer |
-
1995
- 1995-09-13 JP JP7235033A patent/JP2776321B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0980079A (ja) | 1997-03-28 |
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