JPS6029671A - シ−ケンス制御回路 - Google Patents
シ−ケンス制御回路Info
- Publication number
- JPS6029671A JPS6029671A JP58138557A JP13855783A JPS6029671A JP S6029671 A JPS6029671 A JP S6029671A JP 58138557 A JP58138557 A JP 58138557A JP 13855783 A JP13855783 A JP 13855783A JP S6029671 A JPS6029671 A JP S6029671A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- sequence
- address
- input data
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
この発明は、入力デーク参メモＩＩ Ｊ−４＋−ｔン々
１制御するシーケンス制御回路についてのものである。
１制御するシーケンス制御回路についてのものである。
ロジックアナライザなどでは、複数のロジック信号人力
と、期待データとの一致を検出し、その検出出力をトリ
がとしてトリガ点前後のロジック信号入力を記憶させて
いる。このほか、マイク【１コンピユータなどの論理ス
テートを解析する場合には、あらかじめ設定した朋待条
（’ｌとその順序により、入力データを記憶したり、ト
リが信号を取り出したりしたいことがある。
と、期待データとの一致を検出し、その検出出力をトリ
がとしてトリガ点前後のロジック信号入力を記憶させて
いる。このほか、マイク【１コンピユータなどの論理ス
テートを解析する場合には、あらかじめ設定した朋待条
（’ｌとその順序により、入力データを記憶したり、ト
リが信号を取り出したりしたいことがある。
（ｂ） 発明の目的
この発明は、このような場合に使用するシーケンス制御
回路をメモリとカウンタの絹合せによる簡単な回路構成
で実現しようとするものである。
回路をメモリとカウンタの絹合せによる簡単な回路構成
で実現しようとするものである。
（ｃ） 発明の実施例
まず、この発明による実施例の構成図を第１図に示す。
第１図の１はメモリ、２はカウンタである。
メモリ１には複数のアドレス入力があり、このアドレス
入力の一部の端子１１に入力データを入力Ｌ 、メモリ
１の端子１１以外のアドレス入力にカラ／り２の出力を
入力する。
入力の一部の端子１１に入力データを入力Ｌ 、メモリ
１の端子１１以外のアドレス入力にカラ／り２の出力を
入力する。
メモリ１は各セクタから構成され、各セクタにはシーケ
ンス制御に必要なりロック、リセット、１−＋ −ト、
シ、？ンプアトレスおよびストアイネーブル、トリガ情
報などを設定しておく。
ンス制御に必要なりロック、リセット、１−＋ −ト、
シ、？ンプアトレスおよびストアイネーブル、トリガ情
報などを設定しておく。
カウンタ２には、メモリ１のり１１ツク、ロートおよび
ジャノブアトレスの各出力を入力する。
ジャノブアトレスの各出力を入力する。
メモリ１には、カウンタ２への出力のほかデータ記憶用
のストアイネーブルやトリが情報を取り出す端子１２が
ある。
のストアイネーブルやトリが情報を取り出す端子１２が
ある。
次に、第１図の詳細説明図の一例を第２図に示し、この
発明の実施例の動作を説明する。
発明の実施例の動作を説明する。
最初に、ノＪウノタ２をリセットする。これにより、ノ
ノウンタ２の出力はｒＯＪになり、メモリ１のセクタ０
を選択する。
ノウンタ２の出力はｒＯＪになり、メモリ１のセクタ０
を選択する。
第２図では、セクタ０をシーケンス１、セクタ１をシー
ケンス２にしており１２＋、’Ｆ順番にシーケンス番号
とセクタ番号を対応させている。
ケンス２にしており１２＋、’Ｆ順番にシーケンス番号
とセクタ番号を対応させている。
端子１１からの入力データが「５」になると、第２図の
クロックアトレスの「１」と一致するのて、メモリ１か
らカラ／り２ヘクτ４ツク出力か１つ出て、メモリ１は
シーケンス２へ進む。
クロックアトレスの「１」と一致するのて、メモリ１か
らカラ／り２ヘクτ４ツク出力か１つ出て、メモリ１は
シーケンス２へ進む。
また、シーケンス１て端子１１からの人力データか「２
」になると、第２図のｒノートアドレスの「１」および
ジャ／グアトレスのｒｌＯＪ２＝「２」と一致する。し
たかって、メモリ１からカラ／り２ヘシ？／プアトレス
「２」をロートシ、メモリ１のシーケンス３ヘシヤンブ
する。
」になると、第２図のｒノートアドレスの「１」および
ジャ／グアトレスのｒｌＯＪ２＝「２」と一致する。し
たかって、メモリ１からカラ／り２ヘシ？／プアトレス
「２」をロートシ、メモリ１のシーケンス３ヘシヤンブ
する。
次に、メモリ１のシーケンス２に進んた状琥て、端子１
１からの人力データか「０」または「１５」になると、
第２図のストアイネーブル信号の「１」と一致するのて
、ス）アイネーブル信号を端子１２から出力する。そし
て、図示を省略した他のメモリにストアイネーブル信号
を出力し、その時点のデータを記憶する。
１からの人力データか「０」または「１５」になると、
第２図のストアイネーブル信号の「１」と一致するのて
、ス）アイネーブル信号を端子１２から出力する。そし
て、図示を省略した他のメモリにストアイネーブル信号
を出力し、その時点のデータを記憶する。
また、シーケンス２で端子１１からの人力データが「８
」になると、第２図のりセットアドレスの「１」と一致
するので、メモリ１からカウンタ２ヘリセット信号を送
り、メモリ１はシーケンス１（セクタ０）に戻る。
」になると、第２図のりセットアドレスの「１」と一致
するので、メモリ１からカウンタ２ヘリセット信号を送
り、メモリ１はシーケンス１（セクタ０）に戻る。
シーケンス２の状態で、端子１１からの入力データが「
１」になると、第２図のクロックアトレスの「１」と一
致するのて、メモリ１からカウンタ２ヘク１ツク出力が
１つ出て、メモリ１はシーケンス３へ進む。
１」になると、第２図のクロックアトレスの「１」と一
致するのて、メモリ１からカウンタ２ヘク１ツク出力が
１つ出て、メモリ１はシーケンス３へ進む。
次に、シーケンス３の状痩で、端子１１からの人力デー
タが「９」になると、第２図のりＩＪソックドレスの「
１」と一致するのて、メモリ１からカウンタ２ヘク１ツ
ク出力が１つ出て、メモリ１かシーク゛ンス４に進み、
終了となる。
タが「９」になると、第２図のりＩＪソックドレスの「
１」と一致するのて、メモリ１からカウンタ２ヘク１ツ
ク出力が１つ出て、メモリ１かシーク゛ンス４に進み、
終了となる。
また、端子１１からの入力データが「１４」になると、
第２図のクロックアドレスの「１」とトリガアドレスの
「１」と一致するのて、シーケンス４に進むと同時にト
リガ信号が端子１２から出て終了となる。
第２図のクロックアドレスの「１」とトリガアドレスの
「１」と一致するのて、シーケンス４に進むと同時にト
リガ信号が端子１２から出て終了となる。
すなわち、第２図の実施例では、メモリ１かシーケンス
１からシーケンス３まて進み、端子１１からの入力デー
タが「１４」になることが、トリガ条（’ｌになってい
る。
１からシーケンス３まて進み、端子１１からの入力デー
タが「１４」になることが、トリガ条（’ｌになってい
る。
なお、第２図のリセット、ストアイネーブルはなくても
よい。
よい。
（ｄ） 発明の効果
この発明によれば、メモリとカラ／りの８＋１ ロ合せ
て人力データをシーケンス制御することがてきるのて、
あらかじめメモリに期待条（’ｌを入れておけば、その
期待条件と順序で入力データを記憶したり、トリガ信号
を出力することがてきる。
て人力データをシーケンス制御することがてきるのて、
あらかじめメモリに期待条（’ｌを入れておけば、その
期待条件と順序で入力データを記憶したり、トリガ信号
を出力することがてきる。
第１図はこの発明による実施例の構成図、第２図は第１
図のｔＶ細説明図の一例を示す図。 １・・・・・メモリ、２・・・・・）Ｊつ／り、１１
・データ入力端子、１２ ・・・出力端子。 代理人 弁理士 小 俣 欽 司
図のｔＶ細説明図の一例を示す図。 １・・・・・メモリ、２・・・・・）Ｊつ／り、１１
・データ入力端子、１２ ・・・出力端子。 代理人 弁理士 小 俣 欽 司
Claims (1)
- 【特許請求の範囲】 １ クロック、ａ−ド、ジ？／シアドレスおよびトリガ
の各データを複数のセクタに記ｆσするメモリと、 前記メモリのクロック、ロード、ジャノブアトレスの各
出力を入力するカラ／りとを備え、前記メモリの複数の
アドレス入力の一部に入力データを人力するとともに、
前記メモリの前記一部以外のアドレス入力に前記カウン
タ出力を入力し、 前記入力データにより前記メモリのセクタを順次または
ジャンプして進め、前記入力データのシーケンスと前記
トリガのアドレスか一致したとき前記トリガを出力する
ことを特徴とするシーケンス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138557A JPS6029671A (ja) | 1983-07-28 | 1983-07-28 | シ−ケンス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138557A JPS6029671A (ja) | 1983-07-28 | 1983-07-28 | シ−ケンス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029671A true JPS6029671A (ja) | 1985-02-15 |
Family
ID=15224922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138557A Pending JPS6029671A (ja) | 1983-07-28 | 1983-07-28 | シ−ケンス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029671A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253555A (ja) * | 1985-05-06 | 1986-11-11 | Sony Tektronix Corp | トランザクシヨン・アナライザ |
| JPH05271839A (ja) * | 1992-03-24 | 1993-10-19 | Tatsuro Kuratomi | ダイヤモンド焼結体およびその製造法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103045A (ja) * | 1981-12-15 | 1983-06-18 | Sony Tektronix Corp | 信号発生順序検出回路 |
-
1983
- 1983-07-28 JP JP58138557A patent/JPS6029671A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103045A (ja) * | 1981-12-15 | 1983-06-18 | Sony Tektronix Corp | 信号発生順序検出回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253555A (ja) * | 1985-05-06 | 1986-11-11 | Sony Tektronix Corp | トランザクシヨン・アナライザ |
| JPH0511329B2 (ja) * | 1985-05-06 | 1993-02-15 | Sony Tektronix Corp | |
| JPH05271839A (ja) * | 1992-03-24 | 1993-10-19 | Tatsuro Kuratomi | ダイヤモンド焼結体およびその製造法 |
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