DE3300260C2

DE3300260C2 -

Info

Publication number: DE3300260C2
Application number: DE3300260A
Authority: DE
Inventors: Gary Joe Thornton Col. Us Grimes
Original assignee: AT&T Technologies Inc
Current assignee: AT&T Corp
Priority date: 1982-01-07
Filing date: 1983-01-07
Publication date: 1990-02-22
Also published as: NL8300040A; SE8207441D0; GB2114334B; DE3300260A1; KR840003564A; SE8207441L; FR2519440B1; CA1193338A; FR2519440A1; SE450055B; GB8300292D0; KR880002196B1; US4463445A; GB2114334A

Description

Die Erfindung betrifft ein Verfahren zur Zuteilung des Zugriffs zu einer gemeinsamen Einrichtung nach dem Oberbegriff des Anspruchs 1 sowie eine Schaltungsanordnung zur Durchführung des Verfahrens.

Anlagen, bei denen viele Bauteile sich in eine gemeinsame Einrichtung teilen, benutzen in typischer Weise Anordnungen für eine Zuteilung des Zugriffs zur gemeinsamen Einrichtung dann, wenn eine Vielzahl der jeweiligen Bauteile gleichzeitig einen Zugriff verlangen kann. Es sind viele unterschiedliche Zuteilungsanordnungen bekannt. In Datenverarbeitungs- und Paketvermittlungsanlagen ist die Verwendung einer zentralen Zuteilungsanordnung oder eines Steuergerätes für die Zuteilung des Zugriffs zu einer gemeinsamen Datensammelleitung bekannt, die eine Vielzahl von Einheiten, beispielsweise Datenstellen, verbindet, die gleichzeitig Zugriff zur Sammelleitung anfordern können. Das Steuergerät kann so programmiert sein, daß der Zugriff zur Sammelleitung entsprechend einem im voraus bestimmten Kriterium erteilt wird. Zuteilungsanordnungen mit einer zentralen Steuerung arbeiten zwar brauchbar hinsichtlich ihrer beabsichtigten Funktion, sie sind jedoch wegen ihrer Kompliziertheit nicht immer wünschenswert, die sich aus den vielen erforderlichen Verbindungen zwischen dem Steuergerät, der Sammelleitung und den Datenstellen ergeben. Außerdem ergibt sich ein Zuverlässigkeitsproblem, da eine fehlerhafte Funktion des Steuergeräts das ganze System außer Betrieb setzen kann. Eine Anlage mit einem zentralen Steuergerät ist in der US-PS 39 83 540 beschrieben.

Bekannt ist auch die Verwendung von verteilten Zuteilungsanordnungen für eine Sammelleitung, bei der kein Steuergerät für die Festlegung des Zugriffs verwendet wird, sondern statt dessen die Wechselwirkung zwischen den anfordernden Datenstellen die Zuteilung der Sammelleitung bei gleichzeitigen Anforderungen bestimmt. Solche verteilten Anordnungen sind häufig günstiger, da der Aufwand für und die Zuverlässigkeitsprobleme in Verbindung mit zentralen Steuergeräten vermieden werden.

Bei einer dieser verteilten Zuteilungsanordnungen ist jeder Datenstelle, die einen Zugriff zu einer gemeinsamen Sammelleitung anfordern kann, eine feste Prioritätszahl mit einer Vielzahl von Binärziffern zugeordnet. Im Falle gleichzeitiger Anforderungen bestimmt die Prioritätszahl den Zugriff. Zum Zeitpunkt der Sammelleitungskonkurrenz, wenn zwei oder mehrere Datenstellen gleichzeitig einen Zugriff anfordern, gibt jede anfordernde Datenstelle die entsprechenden Bits ihrer Prioritätszahl nacheinander und Bit für Bit synchron mit der Zuführung der entsprechenden Bits aller anderen, im Augenblick einen Zugriff anfordernden Datenstellen auf eine Konkurrenz-Sammelleitung. Bei Anlegen jedes Bits vergleicht jede anfordernde Datenstelle den Wert dieses Bits mit der logischen Summe der entsprechenden Bits, die gleichzeitig von allen anfordernden Datenstellen auf die Konkurrenz-Sammelleitung gegeben werden. Wenn ein Bit, das eine anfordernde Datenstelle im Augenblick zuführt, eine vorgegebene Beziehung zu den Bits hat, die von den anderen anfordernden Datenstellen an die Sammelleitung gegeben werden, beispielsweise sein unter Berücksichtigung der Stellenzahl dargestellter Wert gleich oder größer ist, so läuft dieser Vorgang weiter, und die Datenstelle gibt das nächste Bit ihrer zugeordneten Prioritätszahl an die Konkurrenz-Sammelleitung.

Jede Datenstelle bleibt im Wettbewerb, so lange jedes von ihr zugeführte Bit die vorgegebene Beziehung zur logischen Summe der entsprechenden, im Augenblick von den anderen Datenstellen angelegten Bits hat. Eine Datenstelle schaltet sich selbst aus dem Wettbewerb aus, wenn sie feststellt, daß ein von ihr zugeführtes Bit eine Beziehung zu den im Augenblick von den anderen Datenstellen zugeführten Bits hat, die anzeigt, daß eine oder mehrere der anderen Datenstellen eine höhere Prioritätszahl hat. Dann schaltet sich jede Datenstelle mit einer niedrigeren Prioritätszahl selbst aus dem Wettbewerb aus und gibt keine weiteren Bits an die Sammelleitung.

Das Konkurrenzverfahren läuft dann weiter. Die übrigen Bits der Piroritätszahlen für die Datenstellen werden von allen verbleibenden Datenstellen an die Sammelleitung angelegt. Datenstellen mit niedrigerer Priorität schalten sich selbst aus dem Wettbewerb aus. Am Ende des Wettbewerbs, wenn das letzte Bit an die Sammelleitung gegeben wird, verbleibt nur diejenige Datenstelle, die die höchste Priorität besitzt. Dieser wird der Zugriff zur Sammelleitung gewährt. Eine Anordnung der oben beschriebenen Art ist in der US-PS 37 96 992 sowie in der US-PS 38 18 447 beschrieben.

Darüber hinausgehend ist auch eine Anlage bzw. ein Verfahren bekannt (DE-OS 30 09 308), bei dem zusätzlich zu einer festen Prioritätszahl weitere Ziffern höherer Priorität in Betracht gezogen werden, die beispielsweise bestimmten Nachrichten eine höhere Priorität verleihen.

Bekannt ist außerdem ein Verfahren zur Lösung von Speicherzugriffskonflikten bei Verwendung mehrerer Prozessoren (US-PS 40 96 571). Dort wird die Wartezeit für die Prozessoren beim Speicherzugriff dadurch klein gemacht, daß die Wartezeiten verglichen werden und daraus eine Prioritätsreihenfolge abgeleitet wird. Dazu stehen die Prozessoren über gemeinsame Sammelleitungen in Verbindung. Eine der Sammelleitungen liefert eine Angabe darüber, wie lange ein Prozessor auf einen Speicherzugriff gewartet hat. Jeder Prozessor kann dann die längste Wartezeit mit seiner eigenen Wartezeit vergleichen. Für den Fall, daß die Wartezeit von zwei oder mehreren Prozessoren gleich ist, sorgt eine feste Prioriätsreihenfolge für eine Lösung des Konflikts.

Die oben beschriebenen Anordnungen mit verteiltem Wettbewerb arbeiten zufriedenstellend. Es tritt jedoch die Schwierigkeit auf, daß die Prioritätszahlen der Datenstellen fest sind, so daß - da der Zugriff der Datenstellen durch diese Zahlen bestimmt wird - die Datenstellen funktionell in einer festen Prioritätsreihenfolge angeordnet sind, wobei die am meisten bevorzugte Datenstelle die höchste Prioritätszahl und die am wenigsten bevorzugte Datenstelle die niedrigste Prioritätszahl besitzen. Daher ist der Zugriff zur Sammelleitung nicht gleichmäßig verteilt, da Datenstellen mit den höheren Prioritätszahlen im Falle gleichzeitiger Anforderungen immer begünstigt sind. Diese ungleichmäßige Zuteilung kann zwar bei bestimmten Anlagen zulässig sein, es ergibt sich aber ein Problem bei solchen Anlagen, bei denen ein gleichmäßigerer Zugriff durch alle Datenstellen erforderlich ist.

Die Erfindung hat sich die Aufgabe gestellt, ein Verfahren zu schaffen, das auf einfache Weise eine flexiblere und gleichmäßigere Zuteilung des Zugriffs für eine Vielzahl von Einheiten ermöglicht. Zur Lösung der Aufgabe geht die Erfindung aus von einem Verfahren nach dem Oberbegriff des Anspruchs 1, das aus der obengenannten DE-OS 30 09 308 bekannt ist. Die Lösung ist im Patentanspruch 1 gekennzeichnet.

Durch das Maskieren wird eine zusätzliche Anpassungsfähigkeit bei der Bestimmung der Bevorzugung erreicht, da es unter bestimmten Bedingungen wünschenswert sein kann, eine oder mehrere Parameterziffern bei der Bestimmung des Zugriffs nicht zu beachten. Wenn durch das Maskiersignal die festen Ziffern der zugeordneten Prioritätszahl nicht maskiert werden, ist sichergestellt, daß eine bestimmte Einheit auch im Fall eines Störzustandes, bei dem dauernd ein Maskiersignal an die Maskierleitung angelegt ist, berücksichtigt wird.

Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche. Dazu gehören auch Schaltungsanordnungen zur Durchführung des Verfahrens.

Nachfolgend wird die Erfindung anhand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen beschrieben. Es zeigt

Fig. 1 ein vereinfachtes Blockschaltbild mit den Bauteilen einer tpyischen Anlage, in der die Erfindung angewendet werden kann,

Fig. 2 weitere Einzelheiten der Datenstellenschaltung gemäß Fig. 1,

Fig. 3 ein Zeitdiagramm,

Fig. 4 und 5 die Schaltungseinzelheiten der Konkurrenzlogik für die Datenstelle gemäß Fig. 2,

Fig. 6 die Zuordnung der Fig. 4 und 5.

Die Anlage nach Fig. 1 enthält ein Steuergerät 100 mit einem Polaritätsgenerator 122, Einheiten 110-1 bis 110-n in Form von Datenstellen, eine Vermittlungseinrichtung 107 und eine Anzahl von Sammelleitungen, die das Steuergerät 100 mit den Datenstellen verbinden. Zu diesen Sammelleitungen gehört die Paketsammelleitung 105, die die von der Datenausgangsleitung 111 jeder Datenstelle abgegebenen und für eine andere Datenstelle bestimmten Daten aufnimmt.

Die Paketsammelleitung 106 empfängt diese Daten nach Wei terleitung über die Vermittlungseinrichtung 107 und gibt sie an die Eingangsleitung 112 jeder Datenstelle. Eine Taktleitung 103 überträgt die in Fig. 3 gezeigten Signale vom Steuergerät zu den Datenstellen. Eine Kon kurrenz-Sammelleitung 102 nimmt die jeweiligen Prioritäts bits auf, die sequentiell von jeder Datenstelle während einer Sammelleitungs-Konkurrenzzeit zugeführt werden. Eine Polaritätsader 101 gibt zu vorgewählten Zeitpunkten ein Potential vom Steuergerät 100 zu den Datenstellen 110, um diese zu veranlassen, den Kehrwert aller Ziffern der ihnen zugeordneten Prioritätszahl an die Sammelleitung 102 anzulegen.

Die Betätigungs/Abschaltleitung 108 enthält für jede Datenstelle eine besondere Ader und führt vom Steuergerät 100 zu jeder Datenstelle 110. Bei Aktivie rung veranlaßt diese Leitung, daß die jeweilige Datenstelle außer Betrieb gesetzt wird und daß ihr der Zugriff zur Konkurrenz-Sammelleitung 102 und zu den Pa ketsammelleitungen 105 und 106 verweigert wird. Die Mas kiersammelleitung 104 umfaßt eine allen Datenstellen ge meinsame Ader und führt vom Steuergerät 100 zu den Daten stellen. Bei Aktivierung bewirkt sie, daß Datenstellen-Parameterbits während der Konkur renzzeit nicht beachtet werden, so daß der Zugriff zur Sammelleitung anhand der restlichen Parameterbits, falls vorhanden, sowie der jeder Datenstelle zugeordneten Prio ritätszahl gewährt wird.

Ein Datenprozessor 120-1 und ein Endstellen- Steuergerät 120-n zusammen mit Endstellen 121 dienen als Beispiel für diejenige Art von Einrichtungen, die durch die Datenstellen bedient werden können. In einer für eine Paketvermittlung typischen Weise überträgt eine sendende Datenstelle, die Zugriff zur Paketsammelleitung 105 er halten hat, Daten irgendeiner gewünschten Art über die Paketsammelleitung 105, die Vermittlungseinrichtung 107 sowie die Paketsammelleitung 106 zur Eingangsleitung 112 derjenigen Datenstelle, für die die Daten bestimmt sind.

Fig. 2 zeigt weitere Einzelheiten der Datenstellen 110 in Fig. 1. Jede Datenstelle enthält eine Eingangs- Ausgangs-(I/O)-Schnittstelle 200, eine Eingangs-Sammel leitungsschnittstelle 210 und eine Ausgangs-Sammellei tungsschnittstelle 220. Die Eingangs-Sammelleitungs schnittstelle 210 beinhaltet eine Konkurrenz-Logikschal tung 218 sowie einen Puffer 213, der Daten an die Paket sammelleitung 105 gibt. Die Schnittstelle 210 enthält wei terhin einen sogenannten FIFO-Speicher 211, bei dem eine zuerst eingegebene Information auch als erste wieder aus gegeben wird, einen Paketlängen detektor 205 und ein FIFO-Steuergerät 214. Der FIFO- Speicher 211 nimmt Paketinformationen von der Schnitt stelle 200 auf und speichert sie zeitweilig, bis die In formationen wieder ausgelesen und über den Puffer zur Pa ketsammelleitung 105 gegeben werden. Ein Paketlängendetektor (nicht gezeigt) enthält Zähler und ähnliche Bauteile, um die Länge jedes vom FIFO-Speicher 211 aufgenommenen und wieder aus gelesenen Paketes zu überwachen. Der Detektor über wacht die Anzahl von Paketen, die kleiner oder größer als eine vorbestimmte Länge sind und sich im Augenblick im FIFO-Speicher befinden, und überträgt diese Information zur Konkurrenz-Logikschaltung 218, die wiederum die Information als Datenstellen- Parameterbits verwendet. Das FIFO-Steuergerät 214 nimmt Informationen über den Weg 212 vom FIFO-Speicher 211 auf, wobei diese Informationen Paketlängeninformationen sowie Bits umfassen, die angeben, ob der FIFO-Speicher im Au genblick wenigstens halbvoll oder voll ist. Das FIFO- Steuergerät 214 überträgt diese Informationen über die Wege 206 und 207 zur Konkurrenz-Logikschaltung 218, die die Informationen als zusätzliche Parameterbits für Kon kurrenzzwecke benutzt.

Die Ausgangssammelleitungsschnittstelle 220 ent hält diejenigen Schaltungen, mit welchen die Datenstelle Informationen von der Paketsammelleitung 106 aufnimmt. Zu diesen Schaltungen gehören ein Puffer 221, ein FIFO- Speicher 227, ein FIFO-Steuergerät 225 und eine Paket erkennungsschaltung 223.

In typischer Weise gibt der durch die Daten stelle gemäß Fig. 2 bediente Datenprozessor 120 ein In formationspaket, das zu einer anderen Datenstelle auszu senden ist, über den Weg 116-1, die Eingangs-Ausgangs- Schnittstelle 200 und den Weg 201 zum FIFO-Speicher 211. Das FIFO-Steuergerät 214 stellt den Empfang eines voll ständigen Paketes durch den FIFO-Speicher 211 fest und überträgt eine Anforderung für einen Sammelleitungszu griff zur Konkurrenz-Logikschaltung 218. Diese versucht dann während des nächsten Konkurrenzintervalls, einen Zu griff zur Sammelleitung 105 für die Datenstelle zu ge winnen. Bei Erhalt eines solchen Zugriffs veranlaßt das FIFO-Steuergerät 214 dann den FIFO-Speicher 211, das in ihm enthaltene Informationspaket über den Puffer 213 zur Paketsammelleitung 105 zu geben. Die Informationen ent halten einen Nachrichtenkopf, der diejenige Da tenstelle identifiziert, zu der das Paket ausgesendet wird. Nach Durchlaufen der Vermittlungseinrichtung 107 (Fig. 1) werden die Informationen über die Paketsammel leitung 106 zum Weg 112 der empfangenden Datenstelle ge geben und über dessen Puffer 221 zu dessen FIFO-Speicher 227 und dessen Paketerkennungsschaltung 223 übertragen. Die Schaltung 223 stellt fest, daß die sich jetzt im FIFO-Speicher 227 befindende Information tatsächlich für ihre Datenstelle bestimmt ist, und veranlaßt dann mit Hil fe des FIFO-Steuergerätes 225, daß der FIFO-Speicher 227 die Information über den Weg 202, die Eingangs-Ausgangs- Schnittstelle 200 und den Weg 217 zu dem durch die empfan gende Datenstelle bedienten Gerät überträgt.

Fig. 3 zeigt die Impulse, die über die Taktleitung 103 zu den Datenstellen gegeben werden. Das obere Signal ist ein positiver Rahmenimpuls, der den Anfang jedes Rahmens bezeichnet. Mit jedem Rahmenimpuls beginnt ein Sammel leitungs-Konkurrenzintervall. Ein Rahmen ist so lang, wie es für die Übertragung eines vollständigen Pakets er forderlich ist. Die logischen Vorgänge bei einer Sammel leitungskonkurrenz und die Paketübertragung können gleichzeitig während jedes Rahmens stattfinden, wobei diejenige Datenstelle, die einen Konkurrenzzyklus ge winnt, die Paketsammelleitung 105 während des nächsten Rahmens steuert. Das untere Signal ist das Bittaktsignal, das für eine Anzahl von Steuerzwecken während des Kon kurrenzintervalls benutzt wird.

Die Einzelheiten der Konkurrenz-Logikschaltung 218 gemäß Fig. 2 sind in den Fig. 4 und 5 dargestellt. Diese Schaltungen verwirklichen zusätzliche Prioritäts codebits und umfassen eine Maskierleitung, die veranlaßt, daß jede anfordernde Datenstelle Zustandsbits auf der Konkur renzsammelleitung nicht beachtet, wenn ein Inaktivierungs potential angelegt ist.

Während eines Konkurrenzzyklus wird die ver drahtete Datenstellennummer in der Schaltung 527 über den Weg 528 in ein Schieberegister 500 mit paralleler Eingabe und serieller Ausgabe geladen. Der Rahmentaktimpuls wird dem Ladeeingang des Schieberegisters 500 über den Weg 426 zugeführt. Wenn der Rahmentaktimpuls auf H geht, werden alle Bits der zugeordneten Datenstellennummer (Prioritäts zahl) parallel in das Schieberegister 500 eingegeben. Es sei hier angenommen, daß ein Voll-Bit (Weg 524), ein Halbvoll-Bit (Weg 522) und ein Schnappschuß-Bit (Weg 423), die an das Schieberegister 500 angelegt sind, auf L sind (wie später erläutert werden soll).

Wenn die Datenstelle zu Anfang an Spannung ge legt wird, so werden die Flipflops 410, 412, 418, 421, 422 durch das Hauptlösch-Eingangssignal an ihren Eingängen CLR über den Weg 416 zurückgestellt. Deren Ausgänge Q sind dann auf L.

Wenn ein Anforderung-Vorhanden-Signal 216 vom FIFO-Steuergerät 214 bei Anforderung eines Sammelleitungs zugriffs vorhanden ist, so gelangt ein Signal H über den Weg 216 zum rechten Eingang des NAND-Gatters 430 sowie zum unteren Eingang des UND-Gatters 417. Die Gatter werden da durch vorbereitet. Wenn der nächste Rahmentaktimpuls auf dem Weg 426 auf H geht, so erscheint ein Signal L am Ausgang des NAND-Gatters 430. Das Ausgangssignal L des NAND-Gatters 430 wird über den Weg 431 zum invertierenden Setzeingang des D-Flipflops 410 und zum invertierenden Setzeingang des SR-Flipflops 412 übertragen, so daß deren Ausgänge Q auf H gehen. Das Q-Ausgangssignal H des SR-Flipflops 412 bereitet über den Weg 413 das NAND-Gatter 406 mit drei Eingängen vor und liegt am D-Eingang des D-Flipflops 421 an.

Es werden jetzt alle Bits im Schieberegister 500 seriell aus dem Schieberegister ausgeschoben, und zwar jeweils ein Bit bei jedem Impuls des Bittaktes, und über den Weg 501 zum unteren Eingang des Exklusiv-ODER-Gatters 404 gegeben. Es sei zu diesem Zeitpunkt angenommen, daß der obere Eingang des Exklusiv-ODER-Gatters 404 auf L liegt, so daß Signale am unteren Eingang über den Weg 501 unver ändert über das Gatter 404 zum Weg 405 laufen. Das Ausgangs signal des Exklusiv-ODER-Gatters 404 gelangt über den Weg 405 zum mittleren Eingang des NAND-Gatters 406 und zum unteren Eingang des Exklusiv-ODER-Gatters 409. Der rechte und linke Eingang des NAND-Gatters 406 liegen auf H, so daß die an den mittleren Eingang angelegten Bits invertiert und über den Weg 407 zur Konkurrenzsammel leitung 102 übertragen werden.

Die logische Kombination der durch alle anfor dernden Datenstellen an die Sammelleitung 102 angelegten Prioritätsbits wird von der Sammelleitung 102 über den Weg 408 zum oberen Eingang des Exklusiv-ODER-Gatters 409 sowie zum oberen Eingang des Gatters 417 übertragen. Das Exklusiv-ODER-Gatter 409 vergleicht den augenblicklichen Ziffernwert auf der Konkurrenzsammelleitung 102 mit dem Wert der Ziffer, den die vorliegende Datenstelle auf die Sammelleitung gibt. Wenn eine Nichtübereinstimmung vorhan den ist, so stimmen die Eingangssignale des Exklusiv-ODER- Gatters 409 überein, und der Ausgang des Exklusiv-ODER- Gatters 409 geht auf L. Eine Nichtübereinstimmung ist vor handen, wenn die Datenstelle versucht, ein Signal H in Form einer 0 am Ausgang des Gatters 406 auf die Sammel leitung zu einem Zeitpunkt zu geben, wenn diese dadurch auf L gebracht wird, daß wenigstens eine andere Daten stelle eine 1 vom Ausgang ihres Gatters 406 an die Sammel leitung anlegt. Wenn demgemäß eine Nichtübereinstimmung vorhanden ist, so liegt der untere Eingang des Gatters 409 aufgrund der 0 vom Schieberegister der vorliegenden Datenstelle auf L. Der obere Eingang des Gatters 409 liegt ebenfalls auf L, und zwar aufgrund der 1, die durch das Gatter 406 einer anderen Datenstelle in invertierter Form auf die Sammelleitung 102 gegeben worden ist. Da durch erzeugt das Gatter 409 ein Signal L als Nichtüber einstimmungssignal. Dies bedeutet, daß die eine 1 anle gende Datenstelle höhere Priorität hat und daß die eine 0 anlegende Datenstelle sich selbst aus dem Wettbewerb ausschalten muß.

Das Nichtübereinstimmungssignal L vom Exklusiv- ODER-Gatter 409 wird über den Weg 439 und über das Gatter 440 zum D-Eingang des D-Flipflops 410 übertragen. Zu Be ginn des nächsten Bittaktimpulses geht der Q-Ausgang des D-Flipflops 410 auf L, und dieses Signal L wird über den Weg 411 zum invertierenden Rücksetzeingang R des RS-Flipflops 412 über tragen und stellt das Flipflop zurück. Das sich ergebende Signal L am Ausgang Q des Flipflops 412 gelangt über den Weg 413 zum rechten Eingang des NAND-Gatters 406. Dadurch wird verhindert, daß das NAND-Gatter 406 Prioritätsbits zur Sammelleitung 102 überträgt. Die Datenstelle gemäß Fig. 4 und 5 hat also unter den oben angegebenen Bedin gungen die Konkurrenz nicht gewinnen können. Es sei jetzt angenommen, daß keine Nichtübereinstimmung festge stellt wird. Der Ausgang des Exklusiv-ODER-Gatters 409 bleibt auf H, wenn die Ziffer zugeführt wird, da die bei den Eingangssignale des Gatters nicht übereinstimmen. Dieses Ausgangssignal H wird über den Weg 439 und das Gatter 440 zum D-Eingang des Flipflops 410 geführt. Da durch bleibt der Q-Ausgang auf H, und dieses Signal wird über den Weg 411 zum invertierenden Rücksetzeingang des SR-Flipflops 412 übertragen. Das H-Signal am Rücksetzeingang des Flipflops 412 setzt das Flipflop nicht zurück, so daß sein Ausgang Q auf H bleibt. Das Signal am Ausgang Q des Flipflops 412 gelangt über den Weg 413 zu einem Ein gang des NAND-Gatters 406. Dadurch kann dieses Gatter wei terhin die Prioritätsbits zur Konkurrenzsammelleitung 102 weiterleiten, und die Datenstelle bleibt im Wettbewerb.

Eine Datenstelle gewinnt die Konkurrenz bezüg lich der Sammelleitung 102, wenn ihr Exklusiv-ODER-Gatter 409 keine Nichtübereinstimmung feststellt. Dadurch bleibt der Ausgang Q der Flipflops 410 und 412 auf H. Das Q-Aus gangssignal H des Flipflops 412 gelangt über den Weg 413 zum D-Eingang des Flipflops 421. Das Signal H des nächsten Rahmentaktimpulses bringt den Ausgang Q des Flipflops 421 auf H. Dieses Ausgangssignal wird über den Weg 217 als Datenstelle-Ausgewählt-Signal weitergeleitet und gelangt außerdem zum R-Eingang des SR-Flipflops 422, so daß dessen Ausgang Q auf L zurückgestellt wird. Dieses Ausgangssignal L des Flipflops 422 wird über den Weg 423 als 0 für das Bit SSB zum Schieberegister 500 weitergeleitet.

Es ist vorgesehen, daß zu sätzliche Prioritätscodebits zu den Bits der zugeordneten Datenstellennummer aus der Schaltung 527 als höchststelli ge Bits des Prioritätscode für die Datenstelle hinzugefügt werden. Diese Bits werden durch die Flipflops 521 und 523 geliefert, die dann eingestellt sind, wenn das FIFO- Steuergerät 214 einen Voll-Zustand oder Halbvoll-Zustand feststellt. Wenn das Steuergerät 214 feststellt, daß der FIFO-Speicher 211 wenigstens halb voll ist, so wird ein Halbvoll-Signal H über den Weg 206 vom FIFO-Steuergerät 214 zum D-Eingang des D-Flipflops 521 übertragen. Der H- Übergang des ersten Rahmentaktimpulses über den Weg 426 am Eingang CLK des Flipflops 521 stellt das Flipflop ein, so daß sein Ausgang Q auf H geht. Dieses Signal H gelangt über den Weg 522 zum Eingang 2 SB des Schieberegisters 500. Die Verzögerung durch das Flipflop 521 gibt die Möglich keit, daß die gleiche Taktflanke des Rahmentaktimpulses sowohl das Flipflop 521 als auch das Schieberegister 500 taktet.

Wenn das FIFO-Steuergerät 214 feststellt, daß der FIFO-Speicher 211 voll ist, so wird ein Voll-Signal H vom Steuergerät 214 über den Weg 207 zum D-Eingang des Flipflops 523 übertragen. Der L-H-Übergang des nächsten Rahmentaktimpulses am Eingang CLK des Flipflops 523 stellt dieses Flipflop ein, so daß dessen Ausgang Q auf H geht. Dieses Signal H gelangt über den Weg 524 zum Eingang MSB des Schieberegisters 500. Die Verzögerung durch das Flip flop 523 gibt die Möglichkeit, daß die gleiche Takt flanke des Rahmentaktimpulses sowohl das Flipflop 523 als auch das Schieberegister 500 taktet.

Bits von den Flipflops 521 und 523 ändern die Priorität für die Datenstellen-Konkurrenz, und zwar ba sierend auf der Bestimmung eines Voll- oder Halbvoll- Zustandes. Diese Bits werden dann zusammen mit dem Schnapp schuß-Bit auf dem Weg 423 und der zugeordneten, fest ver drahteten Datenstellennummer 527 über den Weg 528 in das Schieberegister 500 geladen.

Das Schnappschuß-Bit wird durch einen durch 3 teilenden Zähler 514 auf 1 gesetzt, wenn keine andere Da tenstelle eine 1 als Schnappschuß-Bit dann auf die Kon kurrenzsammelleitung 201 gibt, wenn das Bit SSB aus dem Schieberegister gelesen und auf die Sammelleitung 102 ge geben wird. Die Sammelleitung liegt zu diesem Zeitpunkt auf H, da alle Datenstellen eine 0 anlegen. Der Zähler 514 wird durch jeden Rahmentaktimpuls zurückgestellt und zählt die nachfolgenden Bittaktimpulse, die über den Weg 425 an seinen Eingang CLK angelegt werden.

Damit die ansteigende Flanke des durch den Zäh ler 514 erzeugten Impulses das Schnappschuß-Bit richtig in das Flipflop 418 führt, muß durch richtige Auswahl der Bauteile dafür gesorgt wer den, daß das Schnappschuß-Signal am D-Eingang des Flip flops 418 noch stabil ist, wenn der Taktimpuls vom Zäh ler 514 ankommt, da die gleiche ansteigende Flanke des Bittaktimpulses, die bewirkt, daß die Konkurrenz-Logik schaltung das Bit SSB auf die Konkurrenz-Sammelleitung 102 bringt, auch den Zähler 514 weiterschaltet. Für die meisten praktischen Verwirklichungen zeigt eine Zeitana lyse für den schlimmsten Fall, daß die Gesamtverzögerung, die sich durch die Kombination der durch das Schieberegister 500, das Gatter 404, das Sammelleitungs-Treibgatter 406, die Kapazität der Konkurrenz-Sammelleitung 102 und des Gatters 417 verursachten Verzögerungen ergibt, wesentlich größer als die Verzögerung über den Zähler 514 ist, so daß kei ne Schwierigkeit auftritt. Wenn jedoch für eine bestimm te Wahl von Logikbausteinen Schwierigkeiten auftreten, dann kann ein Verzögerungselement zwischen das Gatter 417 und den D-Eingang des Flipflops 418 eingefügt werden. Die zum betrachteten Zeitpunkt auf der Konkurrenzsammelleitung 102 vorhandenen Bits SSB stellen eine 0 dar und werden als Signal H an den oberen Eingang des UND-Gatters 417 angelegt. Da das D-Flipflop 418 nur durch den dritten Bittaktimpuls vom Zähler 514 ge taktet wird, kann der Ausgang Q dieses Flipflops nur auf H gesetzt werden, wenn sich der Ausgang des UND-Gatters 417 zu diesem Zeitpunkt auf H befindet. Das ist während des Bittaktes 3 nur dann der Fall, wenn keine Schnappschuß- Bits 1 auf der Konkurrenzsammelleitung 102 vorhanden sind und wenn die vorliegende Datenstelle ein aktives Anforde rung-Vorhanden-Signal H auf dem Weg 216 hat. In diesem Fall stellt ein Signal H über den Weg 114-1 und das Gatter 417 das Flipflop 418 ein, wenn es durch den Zähler 514 getak tet wird. Das Q-Ausgangssignal H des Flipflops 418 gelangt über den Weg 419 zum Einstelleingang des SR-Flipflops 422 dund stellt dessen Ausgang Q auf H ein. Dieses Ausgangssi gnal H gelangt als 1 über den Weg 423 zum Eingang SSB des Schieberegisters 500. Das Schnappschuß-Bit wird dann durch den L-H-Übergang des nächsten Rahmentaktimpulses in das Schieberegister 500 geladen.

Alle Bits im Schieberegister 500 mit paralleler Eingabe und serieller Ausgabe werden nachfolgend aus dem Schieberegister mit jeweils einem Bit bei jedem Impuls des Bittaktes über den Weg 501 zum Exklusiv-ODER-Gatter 404 ausgeschoben. Wenn der obere Eingang des Gatters 404 auf L ist, so durchlaufen die Bits das Gatter 404 unverändert. Der Zähler 433 und das Flipflop 435 sind vorgesehen, um Bittaktimpulse zu zählen und zu verhindern, daß ein Signal auf der Polaritätssammelleitung 101 die ersten drei Prio ritätsbits (Voll-, Halbvoll- und Schnappschuß-Bit) inver tiert, um die Möglichkeit zu schaffen, daß ein Signal auf der Polaritätssammelleitung 101 nur die Bits der zugeordne ten, von der Schaltung 527 gelieferten Datenstellenadres se invertiert. Ein Signal auf der Maskierleitung 104 kann nur die Schnappschuß-Bits und die Voll- und Halbvoll- Bits maskieren.

Der Zähler 433 und das SR-Flipflop 435 werden zurückgestellt, wenn der über den Weg 426 gelieferte Rahmen impuls (Fig. 3) auf H ist. Dadurch liefert der Q-Ausgang des Flipflops 435 ein Signal L. Dieses Signal gelangt über den Weg 436 zum unteren Eingang des UND-Gatters 402 und zum unteren Eingang des NOR-Gatters 437. Dann invertiert das NOR-Gatter 437 ein von der Maskiersammelleitung 104 über den Weg 118-1 an seinen oberen Eingang angelegtes Maskier signal L. Dieses invertierte Maskiersammelleitungssignal gelangt als Signal H über den Weg 438 zum unteren Eingang des ODER-Gatters 440 und erzeugt ein Maskiersignal, das verhindert, daß die Datenstelle sich selbst während der Zeit der ersten drei Bits aus dem Wettbewerb ausschal tet, da das Ausgangssignal H am Gatter 440 die Rückstellung des Flipflops 410 verhindert. Die Bits MSB, 2 SB und SSB sind jedoch weiterhin an die Sammelleitung 102 angelegt, so daß andere Einrichtungen der Anlage sie für eine Zustandsauf zeichnung oder andere gewünschte Zwecke benutzen können.

Das Eingangssignal L des UND-Gatters 402 vom Ausgang Q des Flipflops 435 nach den ersten drei Bitperio den schaltet das UND-Gatter ab und verhindert, daß es ein von der Polaritätssammelleitung 101 über den Weg 113-1 an kommendes Polaritätsumkehrsignal weiterleitet. Das sich ergebende Ausgangssignal L des UND-Gatters 402 ist über den Weg 403 an das Exklusiv-ODER-Gatter 404 angelegt. Da durch kann das andere Eingangssignal vom Schieberegister 500 über den Weg 501 unverändert über das Gatter 404 und den Weg 405 zum mittleren Eingang des NAND-Gatters 406 und zum Exklusiv-ODER-Gatter 409 laufen.

Der durch 3 teilende Zähler 433 wird durch den Bittakt weitergeschaltet, wenn jedes Bit aus dem Schiebe register 500 herausgeschoben wird. Wenn drei Bittaktimpul se gezählt worden sind, sind die ersten drei Bits (Voll-, Halbvoll- und Schnappschuß-Bit) aus dem Schieberegister herausgeschoben worden, und der Zähler 433 liefert ein Aus gangssignal H über den Weg 434 zum SR-Flipflop 435. Das Flipflop 435 wird durch ein Signal H an seinem Eingang S eingestellt, so daß sein Ausgang Q auf H geht. Dieses Aus gangssignal H wird dem UND-Gatter 402 und dem NOR-Gatter 437 zugeführt. Das Eingangssignal H des NOR-Gatters 437 wird invertiert. Dies verhindert, daß ein L-Maskiersammel leitungssignal 104 auf dem Weg 118-1 über das NOR-Gatter 437 läuft. Das Ausgangssignal L des NOR-Gatters 437 ge langt über den Weg 438 zum ODER-Gatter 440. Das Signal H vom Flipflop 435 bereitet über den Weg 436 das UND-Gatter 402 vor. Dadurch kann die Polaritätssammelleitung 101 ein Umkehrsignal H über den Weg 113-1 und das UND-Gatter 402 an das Exklusiv-ODER-Gatter 404 anlegen.

Wenn das Polaritätssammelleitungssignal und die Bits der Datenstellennummer vom Schieberegister 500 am Eingang des Exklusiv-ODER-Gatters 404 beide auf H sind, dann ist dessen Ausgang auf L. Wenn die Eingangssignale von der Polaritätssammelleitung und die Datenstellennummer jedoch verschieden sind, dann ist der Ausgang des Gatters 404 auf H. Demgemäß ermöglicht ein Signal L von der Pola ritätssammelleitung 101, daß jedes Bit der Datenstellen nummer unverändert über das Exklusiv-ODER-Gatter 404 läuft. Ein Eingangssignal H von der Polaritätssammelleitung in vertiert dagegen jedes Bit der Datenstellennummer beim Durchlaufen des Exklusiv-ODER-Gatters 404, wenn das Aus gangssignal Q des Flipflops 435 ebenfalls auf H ist. Das Ausgangssignal des Gatters 404 wird wiederum über den Weg 405 zum mittleren Eingang des NAND-Gatters 406 und zum Exklusiv-ODER-Gatter 409 geführt.

Der linke Eingang des NAND-Gatters 406 ist normalerweise durch das Flipflop 442 über den Weg 443 vorbereitet. Das D-Flipflop 442 kann die Konkurrenzlogikschal tung synchron mit dem Rahmentakt am Beginn eines Rahmens entweder aktivieren oder inaktivieren. Bei einem Signal H auf dem Weg 119 wird das D-Flipflop 442 durch den Rahmen taktimpuls über den Weg 426 eingestellt. Das Signal H am Ausgang Q bereitet über den Weg 433 das UND-Gatter 406 vor. Das Flipflop 442 bleibt eingestellt mit einem Signal H an seinem Ausgang Q, falls nicht ein Datenstellen- Inaktivierungssignal L über die Sammelleitung 108 und den Weg 119-1 ankommt und diese Datenstelle inaktiviert.

Der rechte Eingang des NAND-Gatters 406 wird, wie oben beschrieben, über den Weg 413 auf H gelegt. Demgemäß ist das NAND-Gatter 406 vorbereitet und das Signal an seinem mittleren Eingang wird invertiert und über den Weg 407 als Prioritätsbit zur Konkurrenzsammelleitung 102 weiter geleitet. Die Prioritätsbits werden von der Konkurrenz sammelleitung 102 zum Exklusiv-ODER-Gatter 409 und zum Gatter 417 geführt. Das Exklusiv-ODER-Gatter 409 ver gleicht den Ziffernwert des Signals auf der Konkurrenz sammelleitung 102 mit dem Wert jeder Ziffer, den die vor liegende Datenstelle auf die Sammelleitung gibt. Wenn eine Nichtübereinstimmung auftritt, sind die Eingangssignale des Exklusiv-ODER-Gatters 409 identisch, und der Ausgang des Gatters 409 geht auf L. Eine Nichtübereinstimmung wird dann festgestellt, wenn das Signal der Sammelleitung eine 1 ist (L) und das Signal der Datenstelle eine 0 (H). Das Ausgangssignal L des Exklusiv-ODER-Gatters 409 läuft über den Weg 439 zum ODER-Gatter 440. Dieses Signal L ge langt an den D-Eingang des D-Flipflops 410. Dadurch wer den die Flipflops 410 und 412 zurückgestellt und das Gat ter 406 wird abgeschaltet, um die Datenstelle aus dem Wett bewerb auszuschalten.

Wenn die Eingangssignale des Exklusiv-ODER- Gatters 409 nicht identisch sind, bleibt der Ausgang des Exklusiv-ODER-Gatters 409 auf H. Dieses Ausgangssignal H gelangt über den Weg 439 zum ODER-Gatter 440. Das Ein gangssignal H des ODER-Gatters 440 führt zu einem Ausgangssignal H und demgemäß einem Eingangssignal H am Eingang D des D-Flipflops 410.

Claims

1. Verfahren zur Zuteilung des Zugriffs zwischen einer Vielzahl von Einheiten (110) zu einer gemeinsamen Einrichtung, insbesondere einer gemeinsamen Sammelleitung (105), mit den Verfahrensschritten:

a) jeder Einheit (110) wird eine dynamische Prioritätszahl mit einer Anzahl von festen Ziffern und mit variablen, höherwer tigen Parameterziffern zugeordnet, die den augenblicklichen Zustand der jeweiligen Einheit wiedergeben;
b) zur Ermittlung der ranghöchsten Einheit geben alle einen Zugriff anfordernden Einheiten (110) sequentiell und be ginnend mit der höchstwertigen Ziffer die Ziffern ihrer Prioritätszahl auf einen gemeinsamen Anforderungsbus (102);
c) jede anfordernde Einheit vergleicht sequentiell die jeweilige Ziffer auf dem Anforderungsbus (102) mit der entsprechenden Ziffer ihrer Prioritätszahl;
d) nach einem Vergleichsergebnis, das eine rangniedere eigene Priorität erkennen läßt, gibt die jeweilige Einheit (110) nicht weiter Ziffern auf den Anforderungsbus (102) und scheidet aus der Zuteilungskonkurrenz aus;
e) Zuteilen des Zugriffs an diejenige Einheit (110), welche als letzte in der Zuteilungskonkurrenz übrig bleibt;

gekennzeichnet durch das Merkmal

f) unter gemeinsamer Steuerung wird in jeder anfordernden Einheit der Vergleich einer Parameterziffer mit der jeweili gen Ziffer auf dem Anforderungsbus (102) gesperrt, wenn an eine gemeinsame Maskierleitung (104) ein Maskiersignal an gelegt ist, so daß die Zuteilungskonkurrenz nur anhand der verbleibenden Ziffern der Prioritätszahlen durchgeführt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß einige der Parameterziffern in jeder anfordernden Einheit (110) durch folgende Verfahrensschritte erzeugt werden:

g) Überwachen eines Pufferspeichers (211) in der Einheit, um festzustellen, ob er weniger als X% oder zu X% oder voll ständig mit Informationen gefüllt ist, die darauf warten, an die gemeinsame Einrichtung (105) angelegt zu werden;
h) Umschalten eines ersten Logikbauteils (521) einer Einheit von einem ersten in einen zweiten Zustand, wenn der Pufferspei cher (411) der Einheit wenigstens zu X% gefüllt ist;
i) Umschalten eines zweiten Logikbauteils (523) einer Einheit aus einem ersten in einen zweiten Zustand, wenn der Puffer speicher (411) der Einheit voll ist, und
k) Verwenden von Ausgangssignalen des ersten bzw. zweiten Logik- Bauteils als Parameterziffern in den höherstelligen Ziffern der dynamischen Prioritätszahl.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß wenigstens eine zusätzliche Para meterziffer (SSB) in jeder anfordernden Einheit (110) durch folgende Verfahrens schritte erzeugt wird:

l) Prüfen, ob die zusätzliche Parameter ziffer (SSB) auf dem gemeinsamen Anforderungs bus (102) liegt;
m) Setzen der zusätzlichen Parameterziffer (SSB) in jeder einen Zugriff anfordernden Einheit (110), falls die zusätzliche Parameterziffer (SSB) beim Prüfen gemäß l) nicht auf dem Anforderungs bus (102) lag;
n) Zuteilen der folgenden Zugriffe nur an Einheiten (110), in denen die zusätzliche Parameterziffer (SSB) gesetzt ist;
o) Rücksetzen der zusätzlichen Parameter ziffer (SSB) bei Gewährung des Zugriffs.

4. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 mit einer Konkurrenzschaltung (218) in jeder Einheit (110), die folgende Bauteile enthält:
Logikbauteile (521, 523) zur Erzeugung von Parameterziffern der jeweiligen Prioritätszahl, eine Logiksteuerschaltung zur Umschaltung der Logikbauteile aus einem ersten in einen zweiten Zustand unter Steuerung bestimmter, den augenblicklichen Zustand der jeweiligen Einheit beschreibender Parameter, eine Registerschaltung (500), in welcher die von den Logikbauteilen (521, 523) erzeugten Parameterziffern sowie feste Ziffern (527) der jeweiligen Prioritätszahl eingegeben werden, eine Überlagerungsschaltung (406) zum sequentiellen Anlegen der Ziffern der jeweiligen dynamischen Prioritätszahl an den Anforderungsbus (102), eine Vergleichsschaltung (409), die jeweils den Ziffernwert auf dem Anforderungsbus (102) mit dem entsprechenden Ziffernwert der jeweiligen dynamischen Prioritätszahl vergleicht, eine Schaltung (421), die bei einem vorgegebenen, eine rangniedere Priorität kennzeichnenden Ausgangssignal der Vergleichsschaltung (409) die Abgabe weiterer Ziffern an den Anforderungsbus (102) sperrt und die jeweilige Einheit (110) aus der Zuteilungskonkurrenz ausscheidet, dadurch gekennzeichnet, daß eine Schaltung (124) vorgesehen ist, die unter gemeinsamer Steuerung zu gewählten Zeitpunkten das Maskiersignal auf die Maskierleitung (104) gibt und daß in der Konkurrenzschaltung (218) jeder Einheit (110) eine Inaktivierungsschaltung (440) vorgesehen ist, die unter Ansprechen auf das Maskiersignal auf der Maskierleitung (104) das Ausgangssignal der Vergleichsschaltung (409) sperrt.

5. Schaltungsanordnung nach Anspruch 4 zur Durchführung des Verfahrens nach Anspruch 2,
dadurch gekennzeichnet, daß die Logiksteuerschaltung jeweils folgende Bauteile aufweist:
ein Konkurrenz-Steuergerät (214), das den Pufferspeicher (211) überwacht, um festzustellen, ob er weniger als X%, zu X% oder vollständig mit Informationen gefüllt ist;
eine Schaltung (206) zur Umschaltung eines ersten der Logikbauteile (521) aus dem ersten in den zweiten Zustand, wenn der Pufferspeicher (215) wenigstens zu X% gefüllt ist;
eine Schaltung (207) zur Umschaltung eines zweiten der Logikbauteile (523) aus dem ersten in den zweiten Zustand, wenn der Pufferspeicher (215) voll ist; und
daß die Registerschaltung (500) Ausgangssignale von umgeschalteten ersten und/oder zweiten Logikbauteilen (521, 523) als die höherstelligen Ziffern der dynamischen Prioritätszahl an den Anforderungsbus (102) gibt.

6. Schaltungsanordnung nach Anspruch 5 zur Durchführung des Verfahrens nach Anspruch 3,
dadurch gekennzeichnet, daß die Konkurrenzschaltung (218) ein drittes Logikbauteil (422) aufweist, das zwischen einem ersten und einem zweiten Zustand umschaltbar ist (Speichen von SSB);
daß die Logikschaltung ein viertes Logikbauteil (417, 418) aufweist, das eine Anforderung für einen Zugriff zur gemeinsamen Einrichtung (105) speichert;
daß das vierte Logikbauteil ein Gatter (417) enthält, das dem dritten Logikbauteil (422) ein Signal zuführt, um das dritte Logikbauteil (422) in jeder Einheit aus dem ersten in den zweiten Zustand umzuschalten, bei der eine Anforderung vorhanden ist; und
daß das dritte Logikbauteil (422) im zweiten Zustand eine der Parameterziffern der dynamischen Prioritätszahl für die jeweilige Einheit (110) erzeugt (SSB gespeichert).