DE3036899C2

DE3036899C2 -

Info

Publication number: DE3036899C2
Application number: DE3036899A
Authority: DE
Inventors: Kaichi Zama Kanagawa Jp Yamamoto
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1979-10-04
Filing date: 1980-09-30
Publication date: 1989-05-03
Also published as: GB2064258B; SE8006920L; DE3036899A1; SE450864B; US4392162A; MX148064A; AT383923B; GB2064258A; CH654133A5; AU540959B2; JPH056395B2; FR2466925A1; BR8006396A; NL8005526A; AU6268580A; CA1165867A; ATA495980A; FR2466925B1; SU1003774A3; JPS5651174A

Description

Die Erfindung betrifft eine Einrichtung für eine digitale Videosignal-Wiedergabevorrichtung nach dem Oberbegriff des Patentanspruchs 1.

Es besteht das Verlangen, zahlreiche Funktionen von derzeit bei analogen Videosignal-Aufzeichnungs- und -wiedergabevorrichtungen üblichen Funktionen auch bei entsprechenden digitalen Vorrichtungen zu verwirklichen.

Unter diesen Funktionen sind insbesondere Sondergabewiedergabebetriebsarten sehr schwierig bei digitalen Vorrichtungen durchzuführen. Insbesondere gibt es bei analogen Vorrichtungen als Funktion einen Schnellsuchlauf. Bei dieser Betriebsart wird das Aufzeichnungsmedium mit einer Geschwindigkeit vorwärtsbewegt, die beispielsweise das Zehnfache der normalen Geschwindigkeit des Aufzeichnungsmediums bei der Wiedergabe ist.

Wenn mehrere Kanäle auf dem Aufzeichnungsmedium aufgezeichnet sind, besteht das Problem, daß bei der Sonderwiedergabebetriebsart die Möglichkeit besteht, daß ein Magnetkopf eines Kanals Daten anderer Kanäle aufnimmt, weil sich bei der Sonderwiedergabebetriebsart die Bewegungsrichtung und/oder wie beim Schnellsuchlauf die Geschwindigkeit des Aufzeichnungsmediums von jener beim Aufzeichnungsbetrieb oder normalen Wiedergabebetrieb unterzeichnet. In einigen Fällen wird das Band während der Wiedergabe angehalten. Wenn drei Spulen bzw. Kanäle A, B und C angenommen sind, tritt es bei der Sonderwiedergabebetriebsart häufig auf, daß ein Drehmagnetkopf für den Kanal A die Spulen B und C neben der Spule A abtastet und Daten davon aufnimmt. Dies ist insbesondere beim genannten Schnellsuchlauf der Fall.

Digitale Videobandgeräte wurden nicht mit einem derartigen Schnellsuchlauf versehen.

Aufgabe der Erfindung ist es, eine Einrichtung für eine digitale Videosignal-Wiedergabevorrichtung der eingangs genannten Art anzugeben, welche die Durchführung einer Sonderwiedergabebetriebsart ermöglicht.

Diese Aufgabe wird durch eine Einrichtung der eingangs genannten Art gelöst, welche die im kennzeichnenden Teil dieses Anspruchs angegebenen Merkmale aufweist.

Bei der erfindungsgemäßen Einrichtung ermöglicht das Erfassen des den speziellen Kanal des durch jede Umsetzereinrichtung wiedergegebenen digitalen Videosignals anzeigenden Identifizierungssignals einen Signalaustauschbetrieb zwischen den Datenkanälen derart, daß jeder Teilbildspeicher in jedem Kanal nur Daten dieses Kanals speichert, wie es erforderlich ist.

Der Signalaustauschbetrieb wird durch eine Signalaustauscheinrichtung durchgeführt, die auf die Erfassungseinrichtung anspricht. Es sei in diesem Zusammenhang darauf hingewiesen, daß aus der US-PS 40 41 453 eine Schalteinrichtung bekannt ist, welche digitale Signale zyklisch von einem Kanal auf einen anderen Kanal umschaltet. Diese Schalteinrichtung spricht nicht auf eine Erfassungseinrichtung bzw. auf ein Identifizierungssignal an.

Bevorzugte und vorteilhafte Ausgestaltungen der erfindungsgemäßen Einrichtung gehen aus den Ansprüchen 2 bis 6 hervor.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer Ausführungsform eines Aufzeichnungssystems eines digitalen Viedobandgeräts,

Fig. 2 ein Blockschaltbild einer Ausführungsform eines Wiedergabesystems eines digitalen Videobandgerätes gemäß der Erfindung,

Fig. 3, 4, 5 jeweils Darstellungen zur Erläuterung der Beziehung zwischen Drehmagnetköpfen und Spuren auf einem Band in der Aufzeichnungsbetriebsart,

Fig. 6 ein Blockschaltbild eines Ausführungsbeispiels eines bei der Erfindung verwendeten Wiedergabeprozessors,

Fig. 7A, 7B, 7C u. Fig. 8 Darstellungen zur Erläuterung der Signaldaten gemäß der Erfindung,

Fig. 9 eine Darstellung zur Erläuterung der Beziehung zwischen den Magnetköpfen und den Spuren auf einem Band bei einer Sonderwiedergabebetriebsart,

Fig. 10 ein Blockschaltbild eines theoretischen Beispiels einer Signalaustauscheinrichtung gemäß der Erfindung,

Fig. 11 ein ausführliches Blockschaltbild einer Signalaustauscheinrichtung gemäß der Erfindung,

Fig. 12-15 Blockschaltbilder für Komponentenschaltungen der Signalaustauscheinrichtung gemäß Fig. 11,

Fig. 16-16N Signalverläufe, die an verschiedenen Stellen der Einrichtung gemäß der Erfindung auftreten,

Fig. 17 ein theoretisches Blockschaltbild, das ein Zeitbasiskorrekturglied wiedergibt, das bei dem Wiedergabesystem verwendet ist,

Fig. 18 ein Blockschaltbild, das einen Datenkennzeichengenerator darstellt, der bei dem Zeitbasiskorrekturglied gemäß Fig. 17 verwendet ist,

Fig. 19 ein Blockschaltbild einer Folgesteuerung, die in dem Zeitbasiskorrekturglied gemäß Fig. 17 verwendet ist,

Fig. 20 ein Blockschaltbild einer Schaltung zum Erzeugen eines Steuersignals an der Leseseite des Zeitbasiskorrekturglieds gemäß Fig. 17,

Fig. 21 ein Blockschaltbild eines Datenidentifiziersignalgenerators der Signalaustauscheinrichtung, der keine Pufferspeicher verwendet, gemäß der Erfindung.

Im folgenden wird ein Ausführungsbeispiel der Erfindung erläutert, das bei einem digitalen Videobandgerät, im folgenden kurz Digital-VTR, angewendet ist. Fig. 1 ist ein Blockschaltbild einer Aufzeichnungsschaltung des Digital-VTR, und Fig. 2 ist ein Blockschaltbild einer Wiedergabeschaltung des Digital-VTR. Das Digital-VTR gemäß diesem Ausführungsbeispiel weist drei Umsetzereinrichtungen in Form von Drehmagnetköpfen 1 A, 1 B, 1 C auf, die drei Aufzeichnungsspuren 3 A, 3 B und 3 C simultan auf einem Magnetband 2 bilden. Das heißt, daß, wie in Fig. 3 dargestellt, das Magnetband 2 wendelförmig auf einer Drehführungstrommel 5 gewickelt ist, unter Überdecken eines Winkelbereichs von im wesentlichen 340°, und daß die drei Drehmagnetköpfe 1 A, 1 B und 1 C, die an der Trommel 5 befestigt sind, so ausgebildet sind, daß sie das Magnetband 2 simultan abtasten. Die Drehmagnetköpfe 1 A, 1 B und 1 C sind parallel bezüglich der Drehrichtung der Trommel 5 angeordnet, die durch einen Pfeil a dargestellt ist, wie das beispielhaft in Fig. 4 wiedergegeben ist, so daß die drei Spuren 3 A, 3 B und 3 C simultan durch eine Drehung der Drehführungstrommel 5 gebildet werden, wie das in Fig. 5 dargestellt ist.

Bei diesem Ausführungsbeispiel erfolgt eine Erläuterung für den Fall des Aufzeichnens und Wiedergebens von NTSC-Farbfernsehsignalen, wobei die Führungstrommel 5 mit einer Drehzahl von 60 1/s gedreht wird. Folglich enthält eine Dreiheit der Spuren 3 A, 3 B und 3 C Videoinformation bezüglich einem Fernseh-Teilbild. Im folgenden wird ein Aufzeichnungsvorgang dieses Digital-VTR mit Bezug auf Fig. 1 erläutert. Bei der Schaltung gemäß Fig. 1 wird ein ankommendes analoges Farbvideosignal einem Eingangsprozessor 11 über einen Eingangsanschluß 10 zugeführt. Der Signalverlauf eines Horizontalabtastintervalls des ankommenden analogen Farbvideosignals ist in Fig. 7A dargestellt, wobei ein Horizontalsynchronimpuls HS und ein Farbburstsignal (Farbsynchronsignal) BS mit einer Frequenz von 3,58 MHz vorgesehen sind. Der Eingangsprozessor 11 weist mindestens einen Burstsignalseparator auf. Ein davon abgetrenntes Burstsignal wird einem Haupttaktgenerator 20 zugeführt, der einen Haupttakt mit einer Frequenz erzeugt, die das Vierfache der Farbhilfsträgerfrequenz f _SC ist (3,58 MHz). Das so erhaltene Haupttaktsignal wird einem Analog/Digital-Umsetzer 12 zugeführt, in dem das analoge Videosignal in ein Digitalsignal aus beispielsweise 8-Bit-Worten mit einer Abtastfrequenz von 4 f _SC umgesetzt wird.

Wie an sich bekannt, ergibt sich für den Fall des NTSC-Farbvideosignals die Beziehung:

mit f _H=Frequenz des Horizontalsynchronimpulses HS.

Folglich erfolgen 910 Abtastungen in einer Horizontalperiode. Jedoch wird bei dem Digital-VTR gemäß diesem Ausführungsbeispiel das Horizontalaustastintervall nicht in Form von Daten gehandhabt bzw. verarbeitet zur Verringerung der Bitrate der digitalen Daten.

Weiter ist ein Steuersignalgenerator 21 vorgesehen. Der Steuersignalgenerator 21 ist mit dem Haupttaktsignal von dem Haupttaktgenerator 20 versorgt sowie mit Vertikal- und Horizontalsynchronsignalen von dem Eingangsprozessor 11 zur Erzeugung verschiedener Zeitsteuersignale, die bei der Aufzeichnungssignalverarbeitung verwendet werden.

In dem Videosignal eines Teilbildes werden ein Vertikalsynchronimpuls und ein Ausgleichsimpuls nicht als wirksame Daten angesehen, und Signale in diesen Perioden werden nicht aufgezeichnet. Da jedoch Testsignale wie VIR, VIT usw. in der Vertikalaustastperiode eingefügt sind, wird die Anzahl der wirksamen Videozeilen einschließlich dieser Zeilen bestimmt. Beispielsweise beträgt im Fall des NTSC-Farbvideosignals die Anzahl der wirksamen Videozeilen in einer Teilbildperiode 252, wobei 12. bis 263. Zeile in einem ungeradzahligen Teilbild und die 264. bis 265. Zeile in einem geradzahligen Teilbild als wirksame bzw. effektive Videozeilen zur Aufzeichnung betrachtet werden.

In dem A/D-Umsetzer 12 wird aufgrund der vorstehenden Ausführungen das Farbvideosignal abgetastet und in ein Digitalsignal umgesetzt; beispielsweise in ein paralleles 8-Bit-Digitalsignal pro Abtastung.

Das so erhaltene Digitalsignal wird einer Schnittstellenschaltung 13 zugeführt, in der wirksame Digitalvideodaten auf Kanäle A, B und C aufgeteilt werden. Die so zugeteilten Digitalsignale werden einer entsprechenden Zeitbasiskomprimierschaltung 14 A, 14 B bzw. 14 C der Kanäle A, B und C zugeführt, in denen sie mit einem vorgegebenen Verhältnis bezüglich der Zeitbasis komprimiert werden aufgrund einer Erhöhung der Gesamtzahl der Information wegen der Addition eines Fehlerkorrekturcodes und zur Umwandlung des Datenformats. Die Digitalsignale der jeweiligen Kanäle, die so komprimiert sind, werden jeweils über Fehlerkorrekturcodierer 15 A, 15 B bzw. 15 C Aufzeichnungsprozessoren 16 A, 16 B und 16 C in dieser Reihenfolge zugeführt, durch die sie in Daten mit einem solchen Format umgesetzt werden, wie es in den Fig. 7B und 7C dargestellt ist.

Bei dem dargestellten Beispiel werden die Daten eines Horizontalabtastintervalls in sechs Unterblöcke SB unterteilt, von denen jeder Kanal zwei Unterblöcke erhält, wie in Fig. 7B dargestellt. Jeder Unterblock SB besitzt nach Fig. 7C einen Aufbau, nach dem den Videodaten ein Blocksynchronsignal SYNC, ein Identifiziersignal ID und ein Adreßsignal AD vorhergeht und sich ein CRC-Code anschließt. Das eben erwähnte Synchronsignal SYNC wird verwendet, um eine Synchronisation beim Extrahieren der Signale ID und AD, der Daten und des CRC-Code während der Wiedergabebetriebsart zu erreichen.

Das Identifiziersignal ID zeigt an, welchem der Kanäle A, B und C der nun aufgenommene Unterblock SB gerade angehört und ob das Vollbild, das Teilbild und die Zeile geradzahlig oder ungeradzahlig sind.

Das Adreßsignal AD zeigt an, wo der Unterblock SB in jedem Kanal des Videosignals eines Teilbildes angeordnet ist. Die Daten sind das digitalisierte Farbvideosignal, und der CRC-Code wird zum Erfassen eines Fehlers in den Daten während der Wiedergabebetriebsart verwendet.

Fig. 8 zeigt ein imaginäres Speicheradressenformat für das Signal jedes Kanals in dem Videosignal eines Teilbilds (Halbbilds). Daten zweier Unterblöcke SB, d. h., Daten von einem Drittel der Zeile in jedem Kanal, bilden einen Block bei diesem Ausführungsbeispiel. Im Fall des NTSC-Farbvideosignals beträgt, wenn die Anzahl der wirksamen Zeilen zu 252 gewählt ist, wie das vorstehend erwähnt worden ist, die Anzahl der Blöcke pro Teilbild 252 in jedem Kanal. Die 252 Blöcke sind in einer Matrix (12 · 21) angeordnet, wie in Fig. 8 dargestellt, und Paritätsdaten für die Horizontalrichtung (die Zeilenrichtung) sind als dreizehnte Spalte der Matrix hinzugefügt, und Paritätsdaten für die Vertikalrichtung (Spaltenrichtung) sind als zweiundzwanzigste Zeile der Matrix hinzugefügt, wodurch 13 · 22 Blöcke erreicht werden.

In diesem Fall werden, wenn die Unterblöcke SB mit SB₁-SB₅₇₂ in Folge bezeichnet sind, für jeden Unterblock in der ersten Reihe die folgenden Modulo-2-Additionen bezüglich der Horizontalrichtung zur Bildung von Horizontalparitätsdaten SB₂₅ und SB₂₆ der ersten Zeile durchgeführt:

SB₁ ⊕ SB₃ ⊕ SB₅ ⊕ . . . ⊕ SB₂₃ = SB₂₅

SB₂ ⊕ SB₄ ⊕ SB₆ ⊕ . . . ⊕ SB₂₄ = SB₂₆,

wobei in ähnlicher Weise Horizontalparitätsdaten ebenfalls bezüglich der zweiten bis zweiundzwanzigsten Zeile erhalten werden.

Weiter werden bezüglich der ersten Spalte für jeden Unterblock die folgenden Modulo-2-Additionen bezüglich der Vertikalrichtung durchgeführt, um Vertikalparitätsdaten SB₅₄₇ für die erste Spalte zu erhalten:

SB₁ ⊕ SB₂₇ ⊕ SB₅₃ ⊕ . . . ⊕ SB₅₂₁ = SB₅₄₇,

wobei auch bezüglich der zweiten bis zwölften Spalte Vertikalparitätsdaten in ähnlicher Weise erhalten werden.

Die Horizontal- und Vertikalparitätsdaten und der CRC-Code werden auch zum Verbessern einer Fehlerdaten-Korrekturfähigkeit während der normalen Wiedergabebetriebsart verwendet.

Die Signalverarbeitung zum Bilden der Paritätsdaten und des CRC-Codes und deren Addition zu den Videodaten findet in jedem der Fehlerkorrekturcodierer 15 A, 15 B und 15 C statt. Die Signalverarbeitung zur Bildung des Synchronsignals SYNC, des Identifiziersignals ID und des Adreßsignals AD und deren Addition zu den Videodaten wird in jedem der Aufzeichnungsprozessoren 16 A, 16 B und 16 C durchgeführt.

Die Aufzeichnungsprozessoren 16 A, 16 B und 16 C erreichen weiter jeweils eine Blockcodierung zum Umsetzen der Anzahl der Bit pro Abtastung von 8 auf 10. Bei dieser Blockcodierung werden von 2¹⁰ 10-Bit-Codes 2⁸ Codes ausgewählt, deren DSV, d. h., der durchschnittliche Gleichspannungspegel des Gesamtcodes, Null oder nahe Null ist, wobei diese gewählten Codes jeweils den ursprünglichen 8-Bit-Codes zugeordnet werden. Das heißt, diese Umformung wird so durchgeführt, daß der DSV des Aufzeichnungssignals so eng wie möglich zu Null werden kann und folglich die Bitsymbole "0" und "1" im wesentlichen gleichzahlig auftreten können.

Der Grund dafür, daß die Blockcodierung verwendet wird, liegt darin, daß bei einem gewöhnlichen Wiedergabemagnetkopf eine Änderung des Magnetflusses als dessen Ausgangssignal herausgeführt wird und folglich die Gleichspannungskomponenten prinzipiell während der Wiedergabebetriebsart nicht wiedergegeben werden können.

Die auf diese Weise durch die Blockcodierung erhaltenen 10-Bit-Digitalsignale werden durch die Aufzeichnungsprozessoren 16 A, 16 B und 16 C von einem Parallelsignal in ein serielles Signal, beginnend mit dem Unterblock SB₁, umgesetzt. Darüber hinaus werden ein Vorspann- und ein Nachspannsignal jeweils an der Spitze bzw. dem Ende der Aufzeichnungsspur jedes Kanals hinzugefügt.

Die so erhaltenen seriellen Digitalsignale werden jeweils über Aufzeichnungsverstärker 17 A, 17 B und 17 C Drehmagnetköpfen 1 A, 1 B bzw. 1 C zugeführt. Die Drehmagnetköpfe 1 A, 1 B und 1 C sind eng zueinander und mit der gleichen Drehwinkelbeziehung oder Reihenbeziehung, wie in Fig. 3 und Fig. 4 dargestellt, angeordnet und werden mit einer Teilbildfrequenz synchron zum Farbvideosignal angesteuert. Ein Magnetband 2 ist wendelförmig um den gesamten Drehumfang der Köpfe 1 A, 1 B und 1 C gewunden, derart, daß das Band 2 einen Winkelbereich von annähernd 340° Ω-förmig bedeckt, wobei das Band 2 mit einer konstanten Normalgeschwindigkeit angetrieben wird.

Folglich werden, wie in Fig. 5 dargestellt, die Digitalsignale der Kanäle A, B und C jeweils durch die Magnetköpfe 1 A, 1 B und 1 C aufgezeichnet in Form von drei parallelen schrägen Spuren 3 A, 3 B und 3 C für jede Teilbildperiode. Bei dem dargestellten Ausführungsbeispiel sind die Breiten der Spuren der Köpfe 1 A, 1 B und 1 C und der Kopfabstand so gewählt, daß die drei Spuren 3 A, 3 B und 3 C einer Videospur eines Formats entsprechen, das mit SMPTE-Typ "C" eines Ein-Inch-Schrägspur-VTR bezeichnet wird (1 Inch=2,54 cm). Eine Spur 4 gemäß Fig. 5 ist eine, auf der Impulse als Steuersignal CTL aufgezeichnet sind, die durch Teilen des Vertikalsynchronsignals erhalten sind.

Auf die beschriebene Weise wird das Farbvideosignal in digitaler Form aufgezeichnet.

Im folgenden wird mit Bezug auf Fig. 2 das Wiedergabesystem erläutert. Die Digitalsignale der jeweiligen Kanäle werden simultan durch die Köpfe 1 A, 1 B und 1 C von den Spuren 3 A, 3 B und 3 C wiedergegeben und über Wiedergabeverstärker 30 A, 30 B und 30 C Wiedergabeprozessoren 31 A, 31 B und 31 C zugeführt. Die Wiedergabeprozessoren 31 A, 31 B und 31 C enthalten jeweils eine Bitsynchronisierschaltung, wie sie beispielsweise in Fig. 6 dargestellt ist. Insbesondere wird das Digitalsignal von jedem der Wiedergabeverstärker 30 A, 30 B bzw. 30 C einem Phasenregelkreis 311 (PLL) zugeführt, um davon ein Taktsignal abzuleiten, das einer Bitsynchronisierschaltung 312 zugeführt wird, in der das Digitalsignal von jedem der Wiedergabeverstärker 30 A, 30 B und 30 C mit dem Taktsignal synchronisiert wird. Das so synchronisierte Signal wird einer Blocksynchronsignalextrahierschaltung 313 zugeführt zum Extrahieren des Blocksynchronsignals SYNC. Das extrahierte Blocksynchronsignal SYNC wird einem Decodierer 314 zugeführt, in dem die Daten aus einem seriellen Signal in ein paralleles Signal umgesetzt werden und gleichzeitig einer Blockdecodierung unterworfen werden, bei der die Daten von dem 10-Bit-Code in das ursprüngliche 8-Bit-Codesignal decodiert werden.

Dieses parallele 8-Bit-Digitalsignal wird jeweils einem von Zeitbasiskorrekturgliedern 32 A, 32 B, 32 C (TBC) gemäß Fig. 2 zugeführt, um einen Zeitbasisfehler zu beseitigen. In diesem Fall ist jedes der Zeitbasiskorrekturglieder 32 A, 32 B und 32 C mit einem Speicher versehen und wird das Blocksynchronsignal SYNC als Anfangsmarkierung für die folgenden Signale verwendet. Das Digitalsignal wird durch den Taktimpuls von dem Phasenregelkreis 311 jedes der Wiedergabeprozessoren 31 A, 31 B, 31 C in den erwähnten Speicher eingeschrieben und aus diesem durch ein Taktsignal ausgelesen, das durch ein stationäres Synchronsignal erzeugt wird, wodurch der Zeitbasisfehler beseitigt wird.

Die Signale von den Zeitbasiskorrekturgliedern 32 A, 32 B und 32 C werden über eine Signalaustauscheinrichtung jeweils Fehlerkorrekturdecodierern 34 A, 34 B, 34 C zugeführt. Die Fehlerkorrekturdecodierer 34 A, 34 B und 34 C sind jeweils mit einem Teilbildspeicher (Fig. 8) mit einer Kapazität versehen, die ausreichend groß ist, um das Videosignal jedes Kanals eines Teilbilds zu speichern, wobei für jeden Unterblock SB die Daten in den Teilbildspeicher in Übereinstimmung mit dem Adreßsignal AD eingeschrieben werden. Bei diesen Fehlerkorrekturdecodierern 34 A, 34 B, 34 C werden Fehler in den Daten durch den CRC-Code und die Horizontal- und Vertikalparitätsdaten korrigiert.

Nachdem sie der Fehlerkorrektur unterworfen worden sind, werden die Daten der drei Kanäle entsprechenden Zeitbasisdehnschaltungen 35 A, 35 B und 35 C zugeführt, in denen sie zu einem Datenzug mit ursprünglicher Zeitbasis und ursprünglichem Signalformat gemacht werden, wobei diese Ausgangssignale einer Schnittstellenschaltung 36 zugeführt werden, in denen sie zu dem ursprünglichen Digitalsignal des einzigen Kanals wiederhergestellt werden. Dieses Digitalsignal wird einem Digital/Analog-Umsetzer 37 (D/A) zugeführt zum Umsetzen in ein analoges Farbvideosignal. Das Farbvideosignal wird dann einem Ausgangsprozessor 38 zugeführt, in dem es zu dem Synchronimpuls und dem Burstsignal hinzugefügt wird, um das ursprüngliche Farbvideosignal zu erhalten, das an einem Ausgangsanschluß 39 abgeleitet wird.

Ein externes Bezugssignal, das durch das stationäre Synchronsignal erzeugt wird, wird über einen Eingangsanschluß 41 einem Haupttaktgenerator 42 zugeführt, von dem ein Taktimpuls und ein Bezugssynchronsignal einem Steuersignalgenerator 43 zugeführt werden. Von dem Steuersignalgenerator 43 werden Steuersignale abgeleitet, die mit dem externen Bezugssignal synchronisiert sind, wie verschiedene Zeitsteuerimpulse, Zeilen-, Teilbild- und Vollbild-Identifiziersignale und Abtastimpulse.

Bei dem Wiedergabesystem gemäß Fig. 2 wird die Verarbeitung von den Drehmagnetköpfen 1 A, 1 B und 1 C zur Schreibseite der Zeitbasiskorrekturglieder 32 A, 32 B und 32 C durch den Taktimpuls zeitgesteuert, der von den wiedergegebenen Daten Kanal für Kanal extrahiert wird, während die Verarbeitung von der Leseseite der Zeitbasiskorrekturglieder 32 A, 32 B, 32 C zum Ausgangsanschluß 39 durch den Taktimpuls zeitgesteuert wird, der von dem Haupttaktgenerator 42 und dem Steuersignalgenerator 43 abgeleitet ist.

Für die normale Wiedergabebetriebsart erfolgt die Nachführ-Servosteuerung unter Verwendung des oben erwähnten Steuersignals CTL, das von der Spur 4 wiedergegeben wird, weshalb der Drehmagnetkopf 1 A ein Signal von lediglich der Spur 3 A aufnimmt. Im Falle einer Sonderwiedergabebetriebsart, wie ein Langsamlauf, ein Schnellsuchlauf, ein Stillstand oder auch ein Rückwärtslauf, tastet jedoch der Drehmagnetkopf 1 A über eine Dreiheit der Spuren 3 A, 3 B und 3 C. Das heißt, daß, wie in Fig. 9 dargestellt, der Magnetkopf 1 A Dateninformation von den Spuren 3 B und 3 C zusätzlich zur Spur 3 A aufnehmen kann. Dies trifft auch für die Drehmagnetköpfe 1 B und 1 C zu. Wie bereits erläutert, enthält jeder Unterblock ein Kanal-ID-Signal und ein Adreßsignal AD. Folglich wird bei der Sonderwiedergabebetriebsart eine richtige Wiederanordnung der erfaßten Daten in der Signalaustauscheinrichtung 33 entsprechend dem Kanal-ID-Signal durchgeführt.

Deshalb ist für die Normalwiedergabebetriebsart allein die Signalaustauscheinrichtung 33 nicht erforderlich, während dann, wenn in der Sonderwiedergabebetriebsart Daten, die sich von denen unterscheiden, die von dem Kanal A durch den Drehmagnetkopf 1 A aufgenommen werden, wirkungsvoll verwendet werden sollen, die Signalaustauscheinrichtung 33 tatsächlich erforderlich ist.

Der Aufbau und die Betriebsweise der Signalaustauscheinrichtung 33, die das wesentliche Merkmal der Erfindung ist, wird nun mit Bezug auf Fig. 10 und die folgenden Figuren erläutert. Da der Aufbau für jeden Kanal identisch ist, wird im wesentlichen nur der Aufbau für den Kanal A erläutert, während der Aufbau für die Kanäle B und C nur in den Figuren dargestellt und mit den Bezugszeichen mit den Indizes B,b und C,c anstelle der Indizes A,a versehen ist, wobei die mit diesen Indizes versehenen Bezugszeichen Schaltungen und Signale wiedergeben.

Die Anzahl der Kanäle ist nicht auf drei beschränkt. Es können auch zwei oder vier und mehr Kanäle in ähnlicher Weise vorgesehen sein.

Gemäß Fig. 10 werden Ausgangssignale der Zeitbasiskorrekturglieder 32 A, 32 B und 32 C Multiplexern 50 A, 50 B bzw. 50 C sowie Pufferspeichern 51 A, 51 B bzw. 51 C zugeführt, die jeweils eine Kapazität für einen Unterblock besitzen. Die Ausgangssignale der Pufferspeicher 51 A, 51 B und 51 C werden weiter den beiden anderen Multiplexern 50 B und 50 C, 50 C und 50 A bzw. 50 A und 50 B zugeführt. Schließlich werden die Ausgangssignale der Multiplexer 50 A, 50 B und 50 C jeweils den Fehlerkorrekturdecodierern 34 A, 34 B bzw. 34 C der nächsten Stufe zugeführt.

In diesem Fall wird der Schreibbetrieb des Speichers 51 A lediglich durchgeführt, wenn das Ausgangssignal des Zeitbasiskorrekturglieds 32 A, nämlich ein vom Kopf 1 A aufgenommenes Signal ein Signal des Kanals B oder C ist. In ähnlicher Weise erfolgen die Schreibbetriebe der Speicher 51 B und 51 C lediglich dann, wenn die Ausgangssignale der Zeitbasiskorrekturglieder 32 B und 32 C Signale der Kanäle C, A bzw. A, B sind.

Die Multiplexer 50 A, 50 B und 50 C führen eine Signalauswahl durch, wie sie in der folgenden Tafel dargestellt ist.

Steuertafel für Multiplexer 50 A

Zur Verwendung als Speicher 51 A, 51 B und 51 C in der Signalaustauscheinrichtung 33 ist es vorzuziehen, einen FIFO-Speicher (Schiebespeicher) zu verwenden.

Die Datenidentifiziersignale NDTa, ORDYba und ORDYca sind wie folgt definiert:

NDTa = "1" zeigt an, daß das Ausgangssignal des Zeitbasiskorrekturglieds 32 A das letzte (neueste) A-Kanal-Signal ist;
NDTa = "0" zeigt an, daß das Ausgangssignal des Zeitbasiskorrekturglieds 32 A zwar ein Signal des A-Kanals ist, daß es sich jedoch um "alte Daten" handelt oder daß es sich um ein Signal eines anderen Kanals handelt;
ORDYba = "1" zeigt an, daß der Speicher 51 B mit dem letzten (neuesten) A-Kanal-Signal gespeichert ist;
ORDYba = "0" zeigt an, daß der Speicher 51 B mit dem A-Kanal-Signal gespeichert ist, das bereits einmal aus dem Zeitbasiskorrekturglied 32 B ausgelesen worden ist;
ORDYca = "1" zeigt an, daß der Speicher 51 C mit dem letzten (neuesten) A-Kanal-Signal gespeichert ist;
ORDYca = "0" zeigt an, daß der Speicher 51 C mit dem alten A-Kanal-Signal gespeichert ist, das bereits aus dem Zeitbasiskorrekturglied 32 C ausgelesen worden ist.

Unter "alte Daten" wird ein Signal verstanden, das von neuem ausgelesen wird aufgrund der Tatsache, daß der Lesebetrieb dem Schreibbetrieb vorhergeht, wenn die Zeitbasiskorrektur im Zeitbasiskorrekturglied (TBC) durchgeführt wird.

Bei der obigen Tabelle ist es bei der Bedingung erforderlich, daß der Multiplexer 50 A den Ausgang des Zeitbasiskorrekturglieds 32 A wählt. Diese Wahl wird lediglich zur Vereinfachung der Steuertheorie durchgeführt, weshalb auch ein anderer Ausgang gewählt werden kann. Ein Verfahren zum Erzeugen der Datenidentifiziersignale NDTa, ORDYba und ORDYca wird weiter unten erläutert.

Die Ausgangssignale der Multiplexer 50 A, 50 B und 50 C werden jeweils den Fehlerkorrekturdecodierern 34 A, 34 B bzw. 34 C zugeführt, wo sie in einen Teilbildspeicher in jedem Decodierer gemäß dem Adreßsignal AD eingeschrieben werden. In diesem Fall wird jedoch die Fehlerkorrektur nicht in den Decodierern 34 A, 34 B und 34 C durchgeführt, weil die Horizontal- und Vertikalparitätsdaten, die in der Aufzeichnungsbetriebsart erzeugt werden, lediglich während der Normalwiedergabebetriebsart wirksam sind. Weiter bleibt bei einer Adresse des Teilbildspeichers, bei der ein Schreibbetrieb durchgeführt worden ist, ein bereits eingeschriebenes Signal so wie es ist.

Daher bewirkt gemäß der obigen Anordnung in der Sonderwiedergabebetriebsart, wie dem Schnellsuchlauf, selbst wenn die Köpfe 1 A, 1 B und 1 C über die Spuren 3 A, 3 B und 3 C zur Wiedergabe von Signalen anderer Kanäle abtasten, die Signalaustauscheinrichtung 33 eine Verteilung der wiedergegebenen Signale auf die richtigen Kanäle, so daß der aufgezeichnete Inhalt mit hoher Geschwindigkeit überwacht bzw. kontrolliert werden kann. Daneben werden in diesem Fall die Speicher 51 A, 51 B und 51 C zur Verwendung wirksamer Signale vorgesehen, die von den anderen Kanälen wiedergegeben werden, so daß ein geeigneteres, d. h., besseres Bild, wiedergegeben werden kann.

Im folgenden wird eine Schaltung zum Erzeugen der Datenidentifiziersignale NDT und ORDY erläutert. Es sei erwähnt, daß angenommen wird, daß die Pufferspeicher 51 A, 51 B und 51 C wie folgt gesteuert werden:

1. Das Einschreiben in und das Auslesen aus den Speichern kann nach Art eines Time-Sharing während eines Zyklus eines Lesetaktsignals CKBR durchgeführt werden. Das heißt, ein annähernd simultanes Einschreiben und Auslesen ist durchführbar.
2. Der Inhalt eines Speichers wird, wenn er einmal verwendet worden ist, nicht von neuem verwendet.
3. Wenn ein effektives oder wirksames Signal von dem Zeitbasiskorrekturglied erhalten wird, selbst wenn in einem Speicher ein Signal gespeichert ist, das noch nicht verwendet worden ist, wird der Inhalt des Speichers überschrieben.

Zusätzlich werden folgende Steuerungen komplementär durchgeführt:

4. Im Fall der Bedingung der vorstehenden Tafel wird, da kein wirksames Signal vorliegt, das Einschreiben in einen Teilbildspeicher in dem Fehlerkorrekturdecodierer 34 der nächsten Stufe verhindert.
5. In jedem der Multiplexer 50 A, 50 B und 50 C sind zwei zwei Eingänge aufweisende Multiplexer kombiniert, um eine Arbeitsweise mit drei Eingangssignalen zu erreichen.

Die Signalaustauscheinrichtung 33 gemäß Fig. 10 ist weiter in Fig. 11 ausführlicher dargestellt, wobei zusätzlich ein Adreßzähler 60, ein Steuersignalgenerator 61, Datenidentifiziersignalgeneratoren 62 A, 62 B, 62 C, Multiplexsteuersignalgeneratoren 64 A, 64 B, 64 C, Kanal-ID-Decodierer 65 A, 65 B, 65 C usw. zusätzlich zu den Pufferspeichern 51 A, 51 B, 51 C vorgesehen sind.

Der Steuersignalgenerator 61 ist mit einem Signal BLKR versorgt, das die Existenz eines Unterblocks SB von beispielsweise dem Steuersignalgenerator 43 (Fig. 2) anzeigt zur Erzeugung von Steuersignalen BLKRD, EBLKS, PAEN, SWP und IDS synchron zum Taktimpuls CKBR. Der Steuersignalgenerator 61 besteht aus beispielsweise drei D-Flipflops 611, 612 und 613, drei UND-Gliedern 614, 615, 616 und einem Inverter 617, wie in Fig. 12 dargestellt. Die Betriebsweise des Steuersignalgenerators 61 wird im folgenden mit Bezug auf Fig. 16 erläutert.

Ein Datensignal eines Unterblocks SB ist in Fig. 16C dargestellt. Dieses Signal ist mit dem Taktimpuls CKBR gemäß Fig. 16A synchronisiert. Ein Unterblocksignal BLKR gemäß Fig. 16B, das dem obigen Datensignal entspricht, wird dem D-Flipflop 611 an dessen Datenanschluß D zugeführt, wo es um ein Taktsignal verzögert wird zum Abgeben des Signals BLKRD gemäß Fig. 16D. Dieses Signal BLKRD wird dem D-Flipflop 612 zugeführt, in dem es weiter um ein Taktsignal verzögert wird, um das Signal EBLKS gemäß Fig. 16G zu erhalten. Das Signal BLKRD wird auch dem D-Flipflop 613 an dessen Datenanschluß D zugeführt, in dem es um einen halben Zyklus eines Taktsignals verzögert wird zur Bildung des Signals PAEN gemäß Fig. 16F. Das Signal SWP gemäß Fig. 16H ist ein Signal, das von dem UND-Glied 614 erhalten wird zum Anzeigen der Beendigung des Zugangs zum Speicher 51, während das Signal IDS gemäß Fig. 16E von dem UND-Glied 616 erhalten und zum Extrahieren des Kanal-ID-Signals von diesem Signal IDS des Datenstroms verwendet wird.

Kanal-ID-Decodierer 65 A, 65 B und 65 C bestehen nach Fig. 13 jeweils aus D-Flipflops 651 und 652 und drei UND-Gliedern 653, 654 und 655. Das niedrigstwertige Bit LSB und das nächstniedrigstwertige Bit des Kanal-ID-Signals von dem Datenstrom werden jeweils in den D-Flipflops 652 bzw. 651 synchron zu dem Signal IDS von dem Steuersignalgenerator 51 gespeichert. Die Ausgangssignale der D-Flipflops 651 und 652 werden den UND-Gliedern 653-655 zugeführt, um davon Kanal-ID-Signale CHa, CHb bzw. CHc abzuleiten.

Die Datenidentifiziersignalgeneratoren 62 A, 62 B und 62 C sind jeweils wie in Fig. 14 dargestellt ausgebildet.

Beim Abgeben der letzten (neuesten) Daten erzeugen die Zeitbasiskorrekturglieder 32 A, 32 B und 32 C Signale DVLD, wie das im folgenden erläutert wird, d. h., das Signal DVLD ist im "1"-Zustand bedeutet, daß die letzten (neuesten) Unterblockdaten von jedem der Zeitbasiskorrekturglieder 32 A-32 C ausgelesen werden, und das Signal DVLD ist im "0"-Zustand bedeutet, daß die alten Daten von neuem ausgelesen werden. Fig. 14 zeigt den Aufbau des Datenidentifiziersignalgenerators 62 A, der im Kanal A vorgesehen ist. Bei diesem Generator 62 A wird das Signal DVLDa von dem Zeitbasiskorrekturglied 32 A durch ein D-Flipflop 621 synchron zu dem Steuersignal BLKRD von dem Steuersignalgenerator 61 verriegelt. Das Ausgangssignal des D-Flipflops 621 wird durch das Signal BLKRD an einem UND-Glied 622 verknüpft und dann einem UND-Glied 623 zugeführt zum Erzeugen eines Signals NDTa, wenn es übereinstimmend im "1"-Zustand mit dem Kanal-ID-Signal CHa ist, das von dem Kanal-ID-Decodierer 65 A zugeführt wird. Dieses Datenidentifiziersignal NDTa wird dem Multiplexsteuersignalgenerator 64 A der nächsten Stufe zugeführt.

Bei dem Multiplexsteuersignalgenerator 64 A werden, wie in Fig. 15 dargestellt, das ankommende Datenidentifiziersignal NDTa über einen Inverter 641 einem UND-Glied 642 zugeführt. Dieses UND-Glied 642 wird auch mit einem Signal ORDYba von dem Datenidentifiziersignalgenerator 62 B versorgt, der im Kanal B vorgesehen ist, und gibt ein Wählsignal SLaa ab. Währenddessen werden das Ausgangssignal des Inverters 641 und ein Signal ORDYba, das durch einen Inverter 643 erhalten wird, einem UND-Glied 644 zugeführt. Das Ausgangssignal des UND-Glieds 644 wird weiter einem UND-Glied 645 zusammen mit einem Signal ORDYca von dem Datenidentifiziersignalgenerator 62 C zugeführt, der in dem Kanal C vorgesehen ist, um dadurch ein Wählsignal SLab zu erhalten.

Die beiden Wählsignale SLaa und SLab, die auf diese Weise erhalten werden, werden den beiden Multiplexern 501 A bzw. 502 A in dem Multiplexer 50 A (Fig. 11) zugeführt. In jedem der beiden Multiplexer 501 A und 502 A wird ein Eingangssignal, das in Fig. 11 an der oberen Seite zugeführt wird, dann gewählt, wenn das Wählsignal auf "0" ist.

Folglich sind, wenn diese Signale DVLDa und CHa beide auf "1" sind, die Ausgangsdaten von dem Zeitbasiskorrekturglied 32 A die letzten (neuesten) Daten des Kanals A, weshalb das Signal NDTa zu "1" wird. Wenn das Signal NDTa auf "1" ist, werden die Wählsignale SLaa und SLab stets zu "0" und wird das Ausgangssignal des Zeitbasiskorrekturglieds 32 A direkt zum Teilbildspeicher geführt, der in dem Fehlerkorrekturdecodierer 34 A der nächsten Stufe enthalten ist. In diesem Teilbildspeicher werden Daten an einer vorgegebenen Stelle eingeschrieben in Übereinstimmung mit dem Adreßsignal AD.

Die obige Erläuterung erfolgt für einen Fall, in dem der Magnetkopf 1 A das Signal von der Spur 3 A aufnimmt. Wenn angenommen wird, daß das Ausgangssignal des Zeitbasiskorrekturglieds 32 A die letzten (neuesten) Daten des Kanals B wiedergibt, sind die Signale DVLDa und CHb beide auf "1". Zu diesem Zeitpunkt werden in den Speicher 51 A die obigen Daten eingeschrieben. Das heißt, der Speicher 51 A führt den Lese- und den Schreibbetrieb abwechselnd bei jedem Halbzyklus eines Taktsignals CKBR durch. Ein Schreibtakt wird durch einen Inverter 625, eine Verzögerungsschaltung 626 und ein UND-Glied 627 gebildet und über ein UND-Glied 630, in dem es mit dem Ausgangssignal des UND-Glieds 622 verknüpft wird, zugeführt zum Abgeben eines Signals WRPa, das dem Speicher 51 A zugeführt wird. Das Ausgangssignal der Verzögerungsschaltung 626 ist in Fig. 16M dargestellt, und der Schreibtakt ist in Fig. 16N dargestellt. Ein Flipflop 633 wird durch einen Zeitsteuerimpuls gesetzt, der durch UND-Glieder 624 und 628 erreicht wird, weshalb das Signal ORDYab zu "1" wird.

In ähnlicher Weise wird, wenn angenommen ist, daß das Ausgangssignal des Zeitbasiskorrekturglieds 32 A die letzten bzw. neuesten Daten des Kanals C enthält, ein Flipflop 636 gesetzt. Der Umschaltbetrieb zwischen den Flipflops 633 und 636 wird durch die UND-Glieder 631 und 634 durchgeführt. Dann werden die Flipflops 633 und 636 jeweils durch einen Zeitsteuerimpuls rückgesetzt, der von dem UND-Glied 629 abgegeben wird. Die Zeitsteuerung für das Setzen und Rücksetzen der Flipflops 633 und 636 ist in den Fig. 16K bzw. 16L dargestellt. In diesem Fall sind die Flipflops 633 und 636 mit Rücksetzsignalen über UND-Glieder 632 und 635 versorgt, denen jeweils die Wählsignale SLbb und SLca zugeführt sind. Folglich können sie rückgesetzt werden, wenn die Signale SLbb und SLca jeweils auf "1" sind.

In dem Multiplexsteuersignalgenerator 64 A gemäß Fig. 15, der bereits teilweise erläutert worden ist, werden ein Inverter 646 und ein NAND-Glied 647 zum Erzeugen eines Schreibsteuersignals für den Teilbildspeicher der nächsten Stufe verwendet. Bei dem Ausführungsbeispiel gemäß Fig. 15 wird ein Signal NORM, das im Zustand "1" die Normalwiedergabebetriebsart und im Zustand "0" die Sonderwiedergabebetriebsart wiedergibt, von der Betriebsartsteuerung eines Bandgerätes (nicht dargestellt) einem ODER-Glied 648 zugeführt, um davon ein Teilbildspeicherschreibsteuersignal WCTLa abzuleiten. Daher ist, wenn das Signal NORM auf "1" ist, das Signal WCTLa stets auf "1" und wird ein Schreibbefehl für den Teilbildspeicher erzeugt. Weiter wird im Fall der Sonderbetriebsart das Signal WCTLa zu "1" jeweils, wenn das Signal NDTa auf "1" ist, wenn das Signal ORDYba auf "1" ist und wenn das Signal ORDYca auf "1" ist, so daß der Schreibbetrieb für den Teilbildspeicher durchgeführt wird. Für die Daten, die bereits in dem Teilbildspeicher gespeichert sind, geben jedoch die Signale NDTa, ORDYba und ORDYca "0" wieder, so daß das Signal WCTLa nicht zu "1" wird und der Schreibbetrieb des Teilbildspeichers für solche Daten nicht durchgeführt wird.

Die Wählsignale werden gemäß folgender Logikgleichungen erzeugt:

SLaa = · ORDYba

SLab = · · ORDYca

SLba = · ORDYcb

SLbb = · · ORDYab

SLca = · ORDYac

SLcb = · · ORDYbc

Die von jedem Multiplexer 50 abgegebenen digitalen Daten sind in Fig. 16J dargestellt. Wie sich aus Fig. 16J ergibt, sind die digitalen Daten gegenüber den Eingangsdaten um 2 CKBR-Taktsignale verzögert. Weiter sind Verriegelungsschaltungen 66-69 für jeden Kanal vorgesehen zum Einstellen der Zeitsteuerung bzw. der Zeitpunkte der obigen Signale. Die Ausbildung jedes Zeitbasiskorrekturgliedes (TBC) ist in Fig. 17 dargestellt, wobei beispielsweise das Zeitbasiskorrekturglied 32 A vier Pufferspeicher 321-324, einen Schreibadreßzähler 325, einen Leseadreßzähler 326 und eine Folgesteuerung 75 A aufweist. Jeder der Pufferspeicher 321-324 besitzt eine Speicherkapazität von einem oder mehreren Unterblöcken.

Auf der Schreibseite wird ein wiedergegebenes Digitalsignal mit Ausnahme dessen Blocksynchronsignals SYNC sequentiell in den Speicher 321 gemäß einem Taktsignal eingeschrieben, das mit diesem Digitalsignal synchronisiert ist, wobei gleichzeitig die Anzahl der Daten, die in die Speicher 321 eingeschrieben werden, durch den Zähler 325 gezählt werden. Wenn der Speicher 321 mit eingeschriebenen Daten gefüllt ist, geht der Schreibbetrieb zum Speicher 322 über. Dann, wenn der Speicher 322 mit eingeschriebenen Daten gefüllt ist, geht der Schreibbetrieb weiter über zum Speicher 323. Auf diese Weise werden Signale sequentiell und zyklisch in die Speicher 321-324 eingeschrieben.

Der Lesebetrieb wird ebenfalls in grundsätzlich der gleichen Weise wie der Schreibbetrieb durchgeführt, und die Inhalte der Speicher 321-324 werden sequentiell ausgelesen gemäß stabilen Taktsignalen, die durch das stationäre Synchronsignal erzeugt sind. In diesem Fall wird ein grundsätzlicher Zeitsteuer-Offset entsprechend zweier Speicherkapazitäten erreicht zwischen dem Schreibbetrieb und dem Lesebetrieb in Bezug auf Konstruktionsgründe, so daß dann, wenn beispielsweise der Speicher 323 im Lesezustand ist, der Schreibzustand grundsätzlich beim Speicher 321 durchgeführt wird, d. h., eine Synchronisationsstörung (jitter) von lediglich ± einer Speicherkapazität kann absorbiert werden.

Während der Normalwiedergabebetriebsart sind als Durchschnittswert die Schreibgeschwindigkeit und die Lesegeschwindigkeit gleich, so daß in einen Speicher nicht simultan eingeschrieben und aus ihm ausgelesen wird. Jedoch wird beim Schnellsuchlauf der Schreibpunkt durch den Lesevorgang mitunter überholt oder überschritten. Daher wird, wenn irgendein Speicher gerade seinen Lesebetrieb beendet hat und gleichzeitig in den nächsten Speicher noch eingeschrieben wird, der Lesebetrieb wieder für den gleichen Speicher durchgeführt. Ein Signal, das zunächst von diesem Speicher ausgelesen wird, wird das letzte bzw. neueste Signal, und das Signal DVLD ist auf "1", während ein Signal, das wieder ausgelesen wird, ein altes Signal wird, und das Signal DVLD auf "0" ist.

Fig. 18 zeigt einen Datenkennzeichengenerator 70 A bzw. 70 B, 70 C zum Erzeugen eines Kennzeichensignals PAWENa, das das Vorhandensein oder die Lage der Signale ID und AD, der Daten (Data) und des CRC-Codes anzeigt, die in dem Unterblock SB enthalten sind. Wenn das erste Bit SPa der Signale ID und AD am Wiedergabeprozessor 31 A erfaßt wird, wird ein Flipflop 701 gesetzt, so daß das Kennzeichen PAWENa zu "1" wird, wobei auch ein Freigabeeingang EN eines Zählers 702 zu "1" gemacht wird zum Zählen eines Taktsignals RCKWa, das von dem Phasenregelkreis 311 im Prozessor 31 A (Fig. 6) abgeleitet ist.

Dann wird wegen der parallelen 8-Bit-Verarbeitung, wenn N Zählungen durchgeführt worden sind, wobei N durch Subtrahieren von 1/8 der Bitzahl des Blocksynchronsignals SYNC von 1/8 der Bitzahl eines Unterblocks erhalten wird, ein Übertragausgangssignal CR erhalten, um das Kennzeichen PAWENa zu "0" zu machen, wobei auch die Konstante N in den Zähler 702 eingegeben wird zum Warten auf den nächsten Unterblock. Folglich ist das Kennzeichensignal PAWENa auf "1" während einer Periode, während der die Signale ID und AD, die Daten und der CRC-Code erhalten werden, so daß die Existenz dieser Signale angezeigt wird.

Fig. 19 zeigt den Schaltungsaufbau der Folgesteuerung 75 A des Zeitbasiskorrekturglieds 32 A (bzw. der Folgesteuerung 75 B, 75 C), in der Steuersignale der Speicher 321-324 und das Signal DVLDa erzeugt werden. Auf der Schreibseite wird ein Impuls TSTW, der am Anfang jedes Teilbildes angeordnet ist, von einem Impuls vorgesehen, der die Drehphase jedes Drehkopfes 1 A-1 C wiedergibt, wobei der letztere Impuls bei der Nachführservosteuerung verwendet wird. Der Impuls TSTW wird zum Löschen eines Schreibadreßzählers 751 verwendet, wobei dann das daran zugeführte Signal PAWENa zu "1" wird, so daß das Taktsignal RCKWa im Zähler 751 vorwärtsgezählt wird.

Wenn einmal der Zähler 751 die Kapazität Amax eines Pufferspeichers erreicht, wird das Ausgangssignal eines Decodierers 752 zu "1", derart, daß ein Speicherwählzähler 753 einen Impuls RCKWa zählt und dessen Zählwert um "Eins" erhöht wird. Gleichzeitig wird das Ausgangssignal des Decodierers 752 über ein ODER-Glied 754 dem Zähler 751 zugeführt zu dessen Löschung, derart, daß der Zähler 751 von neuem beginnt, Impulse RCKWa zu zählen. Folglich wird der Zähler 753 zum Startzeitpunkt jedes Teilbildes gelöscht und zählt dann um einen Inmpuls RCKWa vorwärts, jedesmal, wenn der Zähler 751 eine der Zahl Amax entsprechende Anzahl von Impulsen RCKWa zählt.

Daher werden Ausgangssignale BSW 1 bis BSW 4 eines Decodierers 755 sequentiell zu Eins bei jeder der Zahl Amax entsprechenden Anzahl von Impulsen RCKWa. Diese Ausgangssignale werden als Wählsignale verwendet, wenn in die Speicher 321-324 jeweils eingeschrieben wird, wobei auch der Inhalt des Zählers 751 als ein Adreßsignal für die Speicher 321-324 verwendet wird. Als Schreibtaktsignal des Speichers wird der Impuls RCKWa verwendet.

Auf diese Weisen werden die Signale ID und AD, die Videodaten und der CRC-Code in jeden Speicher eingeschrieben. In diesem Fall bewirken, wenn der Schreibbetrieb irgendeines Speichers beendet ist, die Ausgangssignale der Decodierer 752 und 755 das Setzen eines Flipflops unter den Flipflops 756-759, das diesem Speicher entspricht, über eines der UND-Glieder 768-771, so daß dessen Kennzeichensignal FLG auf "1" übergeht.

Währenddessen wird an der Leseseite ein Signal TSTR, das gegenüber dem Signal TSTW um eine Zeit verzögert ist, die dem Betrag zweier Speicher entspricht, gebildet, und wird ein Leseadreßzähler 760 durch das Signal TSTR gelöscht. Der Zähler 760 ist mit einem Signal PAREN versorgt, das dem Signal PAWENa auf der Schreibseite ähnlich ist, wie das im folgenden ausführlich erläutert werden wird, als dessen Freigabeeingangssignal und ist auch mit dem stabilen Taktsignal CKBR, das durch das stationäre Synchronsignal erzeugt ist, als dessen Takteingangssignal versorgt. Daher wird die gleiche Betriebsweise wie auf der Schreibseite an der Leseseite durchgeführt. Das heißt, jedesmal, wenn der Zähler 760 eine der Zahl Amax entsprechende Anzahl von Taktsignalen CKBR zählt, wird der Zählerstand oder Zählwert eines Speicherwählzählers 761 um "Eins" erhöht und werden auch Ausgangssignale BSR 1-BSR 4 eines Decodierers 763 sequentiell zu "1" bei jeder der Zahl Amax entsprechenden Anzahl von Impulsen CKBR. Diese Ausgangssignale BSR 1-BSR 4 werden jeweils als Wählsignal beim Auslesen jedes Speichers verwendet, wobei auch der Inhalt des Zählers 760 als ein Adreßsignal jedes Speichers verwendet wird. Als Lesetaktsignal des Speichers wird das Taktsignal CKBR verwendet. Folglich werden die Inhalte der Speicher sequentiell ausgelesen und wird auch die Zeitbasis eines Signals, das zu dieser Zeit ausgelesen wird, stabilisiert.

In diesem Fall werden jedoch die Ausgangssignale des Decodierers 763 und ein Ausgangssignal eines Decodierers 762 über UND-Glieder 764-767 den Flipflops 756-759 als jeweiliges Rücksetzsignal zugeführt, um ein Kennzeichen rückzusetzen, das einem Speicher entspricht, der gerade ausgelesen wird.

Das Ausgangssignal des Zählers 761 wird einem Multiplexer 776 zum Wählen eines Kennzeichens FLG zugeführt, das einem als nächstes auszulesenden Speicher entspricht. Dieses Kennzeichen FLG wird zum Verknüpfen des Freigabeeingangs des Zählers 761 an einem UND-Glied 775 verwendet, so daß dann, wenn das gewählte Kennzeichen FLG auf "0" ist, d. h., der Schreibbetrieb des als nächstes auszulesenden Speichers noch nicht beendet ist, der Zähler 761 nicht zählen kann. Folglich wird der Speicher, der gerade ausgelesen worden ist, auch zur nächsten Zeit ausgelesen. In ähnlicher Weise wird das Ausgangssignal des Zählers 761 einem Multiplexer 777 zugeführt zum Wählen des Kennzeichens FLG für den Speicher, der gerade im Schreibbetrieb ist, wobei dieses Kennzeichen FLG ein Ausgangssignal als ein Signal DVLDa bildet. Der Zähler 760 wird durch das Signal TSTR, das über ein ODER-Glied 778 zugeführt ist, oder das Ausgangssignal des Decodierers 762 gelöscht, das durch ein UND-Glied 775 zugeführt wird.

Jedes Ausgangssignal der Flipflops 756-759 wird zu "1" vom Beginn des Datenschreibbetriebes und kehrt auf "0" zurück, wenn das Datenlesen einmal beendet ist. Jeder zu verwendende Pufferspeicher 321-324 ist ein Wiederhol-Speicher (recycle type memory), so daß, selbst wenn die Daten einmal ausgelesen sind, die gleichen Daten im Speicher verbleiben. Wenn jedoch der Inhalt des Speichers zwangsweise zum zweiten Mal ausgelesen wird, ist das Ausgangskennzeichen eines Flipflops auf "0", weshalb auch das Signal DVLDa im "0"-Zustand ist.

Daher wird im Zeitbasiskorrekturglied 32 die Zeitbasis eines wiedergegebenen Signals korrigiert und wird das Signal DVLD gebildet.

Das Schreibtaktsignal RCKW und das Lesetaktsignal CKBR besitzen die gleiche durchschnittliche Geschwindigkeit, und der Schreibbetrieb wird für lediglich die Signale ID und AD, die Daten und den CRC-Code durchgeführt. Folglich ist es an der Leseseite notwendig, intermittierend den Lesebetrieb lediglich für eine Zeitdauer durchzuführen, die diesen Signalen ID, AD, den Daten und dem CRC-Code entspricht. Ein Signal, das für diesen Zweck verwendet wird, ist das Signal PAREN, das durch die Schaltung gemäß beispielsweise Fig. 20 erzeugt wird. In dieser Schaltung sind ein Zähler 801 und ein Flipflop 802 so ausgebildet, daß sie in der gleichen Weise arbeiten, wie die Schaltung gemäß Fig. 18. Das heißt, der Impuls TSTR wird über ein ODER-Glied 803 dem Flipflop 802 zugeführt, um es zu setzen, so daß das Signal PAREN zu "1" wird. Gleichzeitig beginnt der Zähler 801 das Taktsignal CKBR rückwärts zu zählen. Wenn er in einer der Konstanten N entsprechenden Zahl rückwärtsgezählt hat oder um 1/8 der Bitzahl der Signale ID und AD, der Daten und des CRC-Codes, wird dessen Übertragausgangssignal CR dem Flipflop 802 zugeführt, um dieses so rückzusetzen, daß das Signal PAREN zu "0" wird, wobei auch der Zähler 801 von neuem mit der Konstanten N für das nächste Zählen geladen wird.

Das Übertragsausgangssignal CR des Zählers 801 wird auch einem Flipflop 804 zugeführt, um dieses zu setzen, so daß ein Zähler 805 beginnt, das Taktsignal CKBR rückwärtszuzählen. Wenn er in einer der Konstanten M entsprechenden Anzahl rückwärtsgezählt hat oder um 1/8 der Bitzahl des Blocksynchronsignals SYNC, wird ein Übertragsausgangssignal CR des Zählers 805 dem Flipflop 804 zugeführt, um es rückzusetzen, so daß dessen Zählen angehalten wird, wobei auch die Konstante M von neuem in den Zähler 805 für das nächste Zählen geladen bzw. eingegeben wird.

Das Übertragsausgangssignal CR des Zählers 805 wird auch zum Setzen des Flipflops 802 verwendet, und der Zähler 801 beginnt sein Rückwärtszählen. Folglich wird das Signal PAREN zu "1" während einer Zeitdauer des Signals ID und AD, der Daten und des CRC-Codes und wird intermittierend in Intervallen der Zeitdauer des Blocksynchronsignals SYNC erhalten.

Die obige Beschreibung erfolgte für ein Ausführungsbeispiel, bei dem die Signalaustauscheinrichtung 33 Pufferspeicher enthält. Es kann jedoch auch eine Signalaustauscheinrichtung verwendet werden, die keine Pufferspeicher aufweist. In diesem Fall kann der Datenidentifiziersignalgenerator 62 A (bzw. 62 B, 62 C) gemäß Fig. 14, wie in Fig. 21 dargestellt, vereinfacht werden, in der ein Datenidentifiziersignalgenerator 90 A bzw. 90 B, 90 C zur Erläuterung dargestellt ist.

Wenn das Signal DVLDa vom Zeitbasiskorrekturglied 32 A (TBC) auf "1" ist und das Signal CHa auf "1" ist, wird das Signal NDTa zu "1" und werden die Daten vom Zeitbasiskorrekturglied 32 A in den Teilbildspeicher eingeschrieben, der in dem Fehlerkorrekturdecodierer 34 A enthalten ist. Das heißt, das Signal DVLDa auf dem Pegel "1" wird über ein ODER-Glied 904 einem Flipflop 903 zur Speicherung darin zugeführt. Folglich wird der gleiche Signalverlauf wie der des Signals BLKRD von einem UND-Glied 905 erhalten und wird das Signal NDTa mit dem Pegel "1" von einem UND-Glied 909 erhalten.

Wenn nun das Signal DVLDa auf "1" und das Signal CHb (oder CHc) auf "1" sind, wird das Signal NDTa zu "0", wird jedoch das Signal ORDYab (oder ORDYac) mit Pegel "1" von einem UND-Glied 910 (bzw. 911) erhalten. Dies bedeutet, daß das Ausgangssignal des Zeitbasiskorrekturglieds 32 A den Daten des Kanals B oder C entspricht. Folglich wird, wenn das Signal NDTb (bzw. das Signal NDTc) auf dem Pegel "0" ist, das Ausgangssignal des Zeitbasiskorrekturglieds 32 A in den Teilbildspeicher des Fehlerkorrekturdecodierers 34 B (bzw. 34 C) eingeschrieben.

Der Datenidentifiziersignalgenerator 90 A gemäß Fig. 21 kann folgenden Sonderbetrieb durchführen.

Wenn nämlich das Signal DVLDa auf "1" und das Signal CHb auf "1" sind, wird ein Signal ORDYab mit Pegel "1" erhalten, wie das erläutert ist. Wenn jedoch das Signal NDTb auf "1" in dem Datenidentifiziersignalgenerator 90 B ist, wird das Ausgangssignal des Zeitbasiskorrekturglieds 32 B vorzugsweise in den Teilbildspeicher des Fehlerkorrekturdecodierers 34 B eingeschrieben. In diesem Fall ist das Ausgangssignal des Zeitbasiskorrekturglieds 32 A nicht verwendet worden, unabhängig davon, daß es neue Daten enthält, vielmehr wird das Signal NDTb über das UND-Glied 908 und ein ODER-Glied 906 einem Flipflop 901 zugeführt, um dieses zu löschen. Da nun angenommen war, daß jeder der Pufferspeicher 321, 322, 323 und 324 des Zeitbasiskorrekturglieds 32 A eine Speicherkapazität von zwei Unterblöcken besitzt, wird das Ausgangssignal des Flipflops 901 einmal einem Flipflop 902 zugeführt, so daß das Ausgangssignal des Flipflops 903 den Pegel "1" während eines Intervalls von vier Signalen BLKRD halten kann. Folglich können, wenn das Signal DVLDa auf "0", das Signal CHb auf "1" und das Signal NDTb auf "0" während der nächsten beiden Unterblockintervallen sind, in denen die Daten nicht verwendet werden, selbst wenn das Signal DVLDa auf "0" ist, die Daten des Zeitbasiskorrekturgliedes 32 A in den Teilbildspeicher des Fehlerkorrekturdecodierers 34 B eingeschrieben werden.

In ähnlicher Weise ist ein UND-Glied 907 für den Kanal C vorgesehen.

Claims

1. Einrichtung für eine digitale Videosignal-Wiedergabevorrichtung mit einem Aufzeichnungsmedium (2), auf dem mehrere Kanäle (A-C) digitaler Videosignale in einer gleichen Anzahl Spuren (3 A-3 C) aufgezeichnet sind,
wobei die Einrichtung mehrere, den Kanälen (A-C) zugeordnete Umsetzereinrichtungen (1 A-1 C) zum Wiedergeben der digitalen Videosignale von den Spuren (3 A-3 C) aufweist,
wobei jede Umsetzereinrichtung (1 A-1 C) normal einen zugeordneten vorbestimmten Kanal der digitalen Videosignale wiedergibt, gekennzeichnet durch
eine Erfassungseinrichtung zum Erfassen eines den speziellen Kanal des durch jede Umsetzereinrichtung (1 A-1 C) wiedergegebenen digitalen Videosignals anzeigenden Identifizierungssignals (ID) und durch
eine mehrere Kanalausgänge aufweisende Signalaustauscheinrichtung (33), die auf die Erfassungseinrichtung anspricht, um digitale Videosignale, die von Umsetzereinrichtungen wiedergegeben worden sind, welche Kanälen zugeordnet sind, die von den Kanälen der wiedergegebenen digitalen Videosignale verschieden sind, auf die richtigen Kanalausgänge zu verteilen, wie sie von der Erfassungseinrichtung bestimmt sind.

2. Digitaldaten-Wiedergabevorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Wiedergabekanäle eine Speichereinrichtung (321-324) aufweist und daß die verteilten digitalisierten Videosignale in richtige Adressen der Speichereinrichtung abhängig von Adressen gespeichert werden, die jedem der Datenblöcke zugeordnet sind.

3. Digitaldaten-Wiedergabevorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Signalaustauscheinrichtung (33) eine Pufferspeichereinrichtung (51) enthält und daß die wiedergegebenen digitalisierten Videosignale für andere Kanäle einmal der Pufferspeichereinrichtung (51) zuführbar sind.

4. Digitaldaten-Wiedergabevorrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine Zeitbasisfehlerkorrektureinrichtung (32), die in jedem der Wiedergabekanäle enthalten ist, wobei die wiedergegebenen digitalisierten Videosignale der Signalaustauscheinrichtung (33) zugeführt sind, nachdem Zeitbasisfehler in der Zeitbasisfehlerkorrektureinrichtung (32) entfernt worden sind.

5. Digitaldaten-Wiedergabevorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Umsetzereinrichtung mehrere Magnetköpfe (1 A bis 1 C) enthält, die jeweils einem der Wiedergabekanäle entsprechen.

6. Digitaldaten-Wiedergabevorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das Aufzeichnungsmedium ein Videoband (2) ist.