DE2905294C2 - - Google Patents
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Description
Die Erfindung betrifft eine integrierte Schal
tungsanordnung in MOS-Technik mit Feldeffekttransistoren
mit mindestens einer zusätzlichen, ebenfalls in MOS-Tech
nik mit Feldeffekttransistoren aufgebauten Prüf-Schal
tungsanordnung, deren Prüfanschluß bzw. -anschlüsse nach
außen geführt sind und über die beim Anlegen eines
Prüfsignals mindestens Teile der integrierten Schaltungs
anordnung dadurch überprüfbar sind, daß am (an) anderen
nach außen geführten Anschluß (Anschlüsse) das Prüf
signal abnehmbar ist, wobei jeder Feldeffekttransistor mit
seinem Substratanschluß an Masse oder an eine negative
Spannung angeschlossen ist.
Derartige integrierte Schaltungsanordnungen wurden bereits vorgeschlagen,
z. B. in der DE-OS 28 24 224. Wenn diese aus einer großen
Anzahl von Transistoren bestehen, z. B. ausgeführt in MOS-
Technik mit Feldeffekttransistoren, ist es oft schwierig,
die Fehler, die während der Fertigung gemacht werden, ge
nau zu analysieren, um die Fehler abstellen zu können. Da
zu ist es bekannt, die integrierte Schaltungsanordnung im
sogenannten IC, der z. B. 16 oder 24 Anschlüsse aufweisen
kann, derart aufzubauen, daß bestimmte Punkte der Schaltungs
anordnung gegebenenfalls über weitere integrierte Schal
tungsanordnungen an die Anschlüse so nach außen geführt sind,
daß mit Prüfsignalen eine Überprüfung der Schaltungs
anordnung möglich wird. Literaturstellen, die sich mit
diesem Thema befassen, sind folgende: AFIPS Conference
Proceedings 1967, Spring Joint Computer Conference 30
S. 743 bis 756, Titel "A structural theory of machine
diagnosis" von Ramamoorthy und von demselben Verfasser eine
Veröffentlichung in der Literaturstelle "Journal of the
Association for Computing Machinery" Vol. 13, Nr. 2 aus
dem April 1966, S. 211 bis 222. Aus diesen beiden Litera
turstellen ist es bekannt, eine sehr komplizierte, insbe
sondere für Mikroprozessoren entwickelte integrierte Schal
tungsanordnung so aufzuteilen, daß einzelne Blöcke gebil
det werden, zwischen denen sich sogenannte interne Verbin
dungspunkte befinden, die dann entweder direkt oder über
weitere integrierte Schaltungsanordnungen derart mit den
Anschlüssen verbunden sind, daß zum Zwecke der Prüfung der
einzelnen Teile hier ganz bestimmte Signale auftreten, um
in der sogenannten Mikroelektronik-Technologie eine Über
wachung der Fertigung zu gewährleisten und um feststellen
zu können, an welchen Punkten ein fehlerhaftes Signal auf
tritt bzw. um feststellen zu können, in welchem Teil der
umfangreichen integrierten Schaltungsanordnung während der
Herstellung Fehler gemacht wurden.
Bei der Herstellung derart umfangreicher integrierter
Schaltungsanordnungen kann, werden nicht derartige Prüf
punkte eingebaut, eine Herstellung mit einer anschließen
den Aussortierung verbunden sein, in der dann wegen des
Auftretens verschiedener Fehler diese IC's alle als Aus
schuß aussortiert werden und daher nur wenige IC's übrig
bleiben, z. B. nur etwa 10% der Gesamtfertigung. Um diese
geringe Fertigungsquote zu erhöhen, sind obengenannte
Prüf-Schaltungsanordnungen bekannt und auch bereits in Be
nutzung, mit denen es gelingt, gezielt Fehler zu finden
und innerhalb der Fertigung abzustellen, so daß eine er
heblich höhere Fertigungsquote erreicht werden kann, wobei
sich je nach Umfang der Schaltungsanordnung dann nur noch
Ausschußquoten ergeben, die z. B. 10% und kleiner sein
können.
Der Erfindung liegt die Aufgabe zugrunde, eine
integrierte Schaltungsanordnung in MOS-Technik der
im Oberbegriff des Patentanspruchs genannten Art
zu schaffen, die es ermöglicht, umfangreiche integrierte
Schaltungsanordnungen bei der Herstellung zu prüfen.
Diese Aufgabe wird erfindungsgemäß durch
die im kennzeichnenden Teil des Patentanspruchs
genannten Merkmale gelöst.
Dabei werden Prüfsignale an Anschlüsse, die in der normalen Funktion
eine völlig andere Funktion erfüllen, angelegt, wobei die Prüfsignale eine negative Span
nung gegenüber der normalen Spannung
besitzen.
In einer Schaltungsanordnung nach der Erfindung ist also
ein Anschluß nach außen geführt, an dem bei normalem Be
trieb der integrierten Schaltungsanordnung die
integrierte Schaltungsanordnung angeschlossen ist und im
Prüffalle
eine negative Spannung angeschlossen wird. Dadurch wird
die Prüf-Schaltungsanordnung überhaupt erst
wirksam.
Das gezeigte Ausführungsbeispiel der Prüfschaltungsanordnung zeigt vier Feld
effekttransistoren, die beim normalen Betrieb der in
tegrierten Schaltungsanordnung, also des sogenannten IC,
keine Funktion aufweisen und nur dann wirksam werden, wenn
geprüft werden soll.
Diese vier Transistoren sind im Verhältnis zu den Tausen
den von Transistoren, die in einer derartigen MOS-Technik
mit Feldeffekttransistoren ausgeführten Schaltungsanord
nung normalerweise vorhanden sind, zahlenmäßig vernachlässigbar
klein. Es können in einem IC mehrere derartige Prüfschaltungs
anordnungen angeordnet sein, wobei dann
die inneren Ausgänge immer so gelegt sind, daß dort dann
Teile der Schaltung erreicht werden können, die ein Über
prüfen einzelner Blöcke aus integrierten Schaltungsanord
nungen gestatten, um, wie oben eingangs erwähnt, Fehler in
der Fertigung finden zu können.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung
dargestellt und wird im folgenden näher beschrieben.
In der Zeichnung ist E ein Anschluß, der von außen zu
gänglich ist und an dem bei normaler Funktion des IC die
integrierte Schaltungsanordnung, hier in dem Block mit IC
bezeichnet, angeschlossen ist. Diese kann z. B. aus Flip-
Flops, aus Operationsverstärkern, aus NAND- NOR- oder OR-
Gattern usw. bestehen und braucht hier nicht weiter be
schrieben zu werden. Dieser IC hat selbstverständlich
mehrere Anschlüsse, auch für die Versorgungsspannung, wie
an sich bekannt. An dem Anschluß E, der z. B. der eine An
schluß für ein Gatter sein kann oder auch für einen Opera
tionsverstärker, werden bei normaler Arbeitsweise Span
nungen zwischen 0 und +5 V angelegt. Solange in diesem
Spannungsbereich Spannungen am Anschluß E erscheinen, ist
die Schaltungsanordnung außer Betrieb.
Diese Schaltungsanordnung nach der Erfindung wird erst
dann wirksam, wenn an dem nach außen geführten Anschluß E
ein negatives Signal, z. B. zwischen 0 und -5 V angelegt
wird.
Die Transistoren T 1, T 2 und T 4 sind vom
selbstleitenden Typ, d. h., wenn an ihren Eingängen 0 V
liegt, d. h. der Eingang ist hier die Spannung zwischen dem
Gateanschluß dem Sourceanschluß, dann ist dieser Transistor
leitend. Wenn also am Anschluß E, d. h. also zwischen G und
S 0 V anliegt, ist der Transistor T 1 leitend. Dann sind der
Drain- und Sourceanschluß des Transistors T 1 mit Masse ver
bunden, d. h. der innere Verbindungspunkt 1 liegt auch auf
Masse und da der G- und S-Anschluß des Transistors T 2 mit
einander verbunden sind, so steht hier auch die Spannung
0 V und dieser Transistor ist ebenfalls leitend, wobei aber
jetzt seine Strecke zwischen dem Drain- und Sourceanschluß
einen bestimmten Widerstand darstellt, so daß die Versor
gungsspannung +UB den Verbindungspunkt 1 hochzieht, weil
auch der Widerstand der Strecke zwischen dem Drain- und
Sourceanschluß des Transistors T 1 einen gewissen Spannungs
abfall bewirkt. Wenn die Transistoren T 1 und T 2 in gleicher
Weise ausgebildet sind, dann fällt an ihnen jeweils die
gleiche Spannung ab und wenn die Versorgungsspannung +UB
+5 V ist, dann nimmt der Verbindungspunkt 1 die Spannung
+2,5 V an. Der Transistor T 4 ist ebenfalls als Widerstand
geschaltet, denn sein Drainanschluß ist mit +UB verbunden
und sein Sourceanschluß und sein Gateanschluß sind mitein
ander verbunden, so daß hier auch jeweils die Spannung 0 V
anliegt. Auch hier fällt eine gewisse Spannung ab, so daß,
wenn jetzt der Transistor T 3 gesperrt ist, der Ausgangs
punkt A auf +UB liegt, also, wenn +UB 5 V ist, so ist
jetzt der Ausgang A auf +5 V. Dies trifft zu, weil nämlich
der Transistor T 3 vom sogenannten selbstsperrenden Typ ist,
d. h. also er sperrt so lange, bis die Spannung zwischen
seinem Gate- und Sourceanschluß einen bestimmten Schwell
wert überschreitet.
Die inneren Widerstandsstrecken der Transistoren T 1 und T 2
sind aber derart unterschiedlich ausgebildet, daß in dem
Falle, an dem an dem Anschluß E nur das Signal O oder ein
positives Signal anliegt, der Punkt 1 immer praktisch auf
Masse gehalten wird, d. h. für den Fall, daß die Wider
standsstrecke im Transistor T 1 zwischen dem Drain- und
Sourceanschluß einen wesentlich kleineren Widerstand auf
weist als die Widerstandsstrecke zwischen dem Drain- und
Sourceanschluß im Transistor T 2. Dann ist an dem Gatean
schluß des Transistors T 3 die Spannung 0 V und zwischen
dessen Gate- und Sourceanschluß liegt ebenfalls die Span
nung 0 V, so daß dieser Transistor T 3 völlig sperrt und
wenn der Transistor T 4 entsprechend seiner inneren Wider
standsstrecke zwischen dem Drain- und Sourceanschluß ent
sprechend ausgebildet ist, liegt dann an dem inneren Aus
gang A eine Spannung von +5 V.
Wird jetzt zu Prüfzwecken anden Anschluß E ein negatives
Spannungssignal angeschlossen, d. h. z. B. -5 V, dann wird
der Transistor T 1 gesperrt. Der innere Verbindungspunkt 1
nimmt dann die Spannung +5 V an und zwischen dem Gate-
und Sourceanschluß des Transistors T 3 steht diese positive
Spannung, die diesen Transistor in den geöffneten Zustand
bringt und dadurch wird der Punkt A von dem Zustand +5 V
auf den Zustand 0 V geschaltet, weil nämlich die Strecke
zwischen dem Drain- und Sourceanschluß des Transistors T 3
einen sehr kleinen Widerstand darstellt, wenn dieser ent
sprechend dimensioniert ist, so daß der Ausgang von
+5 V praktisch auf Null schaltet und damit im inneren der
integrierten Schaltungsanordnung bestimmte Vorgänge aus
lösen kann.
Nun kann eine derartige Schaltungsanordnung
an mehrere Anschlüsse E des IC gelegt sein, und
der innere Punkt A kann jetzt an mehrere Blöcke in der
inneren Schaltungsanordnung, wie es an sich aus dem Stand
der Technik bekannt ist, angeschaltet sein, so daß es
möglich ist, einzelne Blöcke in der integrierten Schal
tungsanordnung nacheinander zu überprüfen, um damit festzu
stellen, in welchem Block jetzt ein Fehler vorliegt. Der
Größe der Blöcke richtet sich nach der Anzahl der zur Ver
fügung stehenden Anschlüsse, denn das Prüfsignal muß
schließlich und endlich an irgendeinem Anschluß des IC,
und zwar an einem anderen nach außen geführten Anschluß,
wieder abgenommen werden, so daß für eine Prüfung immer
zwei Anschlüsse zur Verfügung stehen müssen. Wenn
zwei Schaltungsanordnungen eingebaut
sind, kann diese Anordnung auch derart getroffen werden,
daß mehrere Anschlüsse E existieren und z. B. nur einen Aus
gangsanschluß oder auch umgekehrt. Hierzu sind an sich in
der obengenannten Literaturstelle "A structural theory of
machine diagnosis" auf der S. 746 verschiedene Ausführungen
gemacht, so daß es hier keiner weiteren Erläuterung bedarf.
Der Kern der Erfindung besteht also darin, wie oben bereits
ausgeführt, keinen besonderen Anschluß im IC für die Prüf
zwecke vorzusehen und eine besondere Schaltungsanordnung
derart in den IC einzubauen, daß es mit Hilfe dieser ge
lingt, mit einer Prüfspannung zu arbeiten, die mit entgegen
gesetzter Polarität gegenüber der Normalspannung arbeitet
und dann erst bei ihrem Vorhandensein bestimmte Vorgänge
im IC auslöst, um die Fehler zu finden.
In der integrierten Schaltungsanordnung nach der Erfindung,
also auch in der Prüf-Schaltungsanordnung nach der Erfindung,
können die sogenannten Substratanschlüsse, d. h. also die
mit einem Pfeil gezeichneten Anschlüsse, sämtlich mit Masse
verbunden sein, aber sie können auch, und derartige Schal
tungsanordnungen sind durchaus üblich, an einer negativen
Spannung liegen, z. B. an -2,5 V, wie an sich bekannt.
Das gezeigte Ausführungsbeispiel bezieht sich auf n-Kanal-
Feldeffekttransistoren. Bei einer Ausführung in p-Kanal-
Feldeffekttransistoren kehren sich die Polaritäten der ange
gebenen Spannungswerte um.
Claims (1)
- Integrierte Schaltungsanordnung in MOS-Technik mit Feld effekttransistoren mit mindestens einer zusätzlichen, ebenfalls in MOS-Technik mit Feldeffekttransistoren aufge bauten Prüf-Schaltungsanordnung, deren Prüfanschluß bzw. -anschlüsse nach außen geführt sind und über die beim Anlegen eines Prüfsignals mindestens Teile der integrier ten Schaltungsanordnung dadurch überprüfbar sind, daß am (an) anderen nach außen geführten Anschluß (Anschlüsse) das Prüfsignal abnehmbar ist, wobei jeder Feldeffekttran sistor mit seinem Subtratanschluß an Masse oder an eine negative Spannung angeschlossen ist, dadurch gekennzeichnet, daß die Prüf-Schaltungsanordnung aus einem ersten Feld effekttransistor (T 1) vom selbstleitenden Typ besteht, dessen Substrat- und Sourceanschlüsse mit Masse, dessen Gateanschluß an einem nach außen geführten Anschluß (E), über den die Prüfschaltungsanordnung aktivierbar ist und an dem auch die integrierte Schaltungsanordnung (IC) ange schlossen ist, und dessen Drainanschluß an einem inneren Verbindungspunkt (1) angeschlossen sind, an dem auch der Gate- sowie der Sourceanschluß eines zweiten Feldeffekt transistors (T 2) vom selbstleitenden Typ angeschlossen sind, dessen Sourceanschluß mit Masse und dessen Drainan schluß mit der Versorgungsspannung (+UB) verbunden ist, daß weiterhin an dem inneren Verbindungspunkt (1) der Gateanschluß eines dritten Feldeffekttransistors (T 3) vom selbstsperrenden Typ angeschlossen ist, dessen Sourcean schluß an Masse liegt und dessen Drainanschluß mit dem inneren Ausgang (A), der mit den zu überprüfenden Teilen der integrierten Schaltungsanordnung verbunden ist, an dem auch der Gate- und der Sourceanschluß eines vierten Feldeffekttransistors (T 4) vom selbstleitenden Typ angeschlossen sind, dessen Substratanschluß an Masse und dessen Drainanschluß mit der Versorgungsspannung (+UB) verbunden sind.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19792905294 DE2905294A1 (de) | 1979-02-12 | 1979-02-12 | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
US06/117,884 US4336495A (en) | 1979-02-12 | 1980-02-01 | Integrated circuit arrangement in MOS-technology with field-effect transistors |
CA000345243A CA1138124A (en) | 1979-02-12 | 1980-02-07 | Test circuit arrangement for integrated circuit |
GB8004277A GB2042741B (en) | 1979-02-12 | 1980-02-08 | Integrated circuit arrangement in mos-technology with fieldeffect transistors |
JP1430380A JPS55110067A (en) | 1979-02-12 | 1980-02-09 | Integrated circuit array by mos technique |
FR8002981A FR2448724A1 (fr) | 1979-02-12 | 1980-02-11 | Circuit integre obtenu par la mise en oeuvre de la technique mos et muni de transistors a effet de champ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19792905294 DE2905294A1 (de) | 1979-02-12 | 1979-02-12 | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2905294A1 DE2905294A1 (de) | 1980-08-21 |
DE2905294C2 true DE2905294C2 (de) | 1989-07-27 |
Family
ID=6062746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19792905294 Granted DE2905294A1 (de) | 1979-02-12 | 1979-02-12 | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
Country Status (6)
Country | Link |
---|---|
US (1) | US4336495A (de) |
JP (1) | JPS55110067A (de) |
CA (1) | CA1138124A (de) |
DE (1) | DE2905294A1 (de) |
FR (1) | FR2448724A1 (de) |
GB (1) | GB2042741B (de) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2944149C2 (de) * | 1979-11-02 | 1985-02-21 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Integrierte Schaltungsanordnung in MOS-Technik |
JPS5928986B2 (ja) * | 1980-02-13 | 1984-07-17 | 日本電気株式会社 | 半導体集積回路 |
US4409676A (en) * | 1981-02-19 | 1983-10-11 | Fairchild Camera & Instrument Corporation | Method and means for diagnostic testing of CCD memories |
US4450402A (en) * | 1981-04-08 | 1984-05-22 | Xicor, Inc. | Integrated circuit testing apparatus |
JPS58115372A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 半導体装置試験回路 |
US4612499A (en) * | 1983-11-07 | 1986-09-16 | Texas Instruments Incorporated | Test input demultiplexing circuit |
US4638341A (en) * | 1984-09-06 | 1987-01-20 | Honeywell Inc. | Gated transmission line model structure for characterization of field-effect transistors |
US4687989A (en) * | 1984-11-01 | 1987-08-18 | Thomson Components-Mostek Corp. | CMOS powerless rom code mask option select |
JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
JPS61287315A (ja) * | 1985-06-13 | 1986-12-17 | Mitsubishi Electric Corp | 半導体集積回路 |
FR2594553B1 (fr) * | 1985-10-16 | 1989-02-03 | Bendix Electronics Sa | Interface de test pour circuit integre en technologie mos |
US4733168A (en) * | 1986-03-21 | 1988-03-22 | Harris Corporation | Test enabling circuit for enabling overhead test circuitry in programmable devices |
US4970454A (en) * | 1986-12-09 | 1990-11-13 | Texas Instruments Incorporated | Packaged semiconductor device with test circuits for determining fabrication parameters |
US4918385A (en) * | 1987-05-18 | 1990-04-17 | Hewlett-Packard Company | Method and process for testing the reliability of integrated circuit (IC) chips and novel IC circuitry for accomplishing same |
JPH01106670U (de) * | 1988-01-08 | 1989-07-18 | ||
US5153509A (en) * | 1988-05-17 | 1992-10-06 | Zilog, Inc. | System for testing internal nodes in receive and transmit FIFO's |
US4918377A (en) * | 1988-12-05 | 1990-04-17 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Integrated circuit reliability testing |
KR910006241B1 (ko) * | 1988-12-14 | 1991-08-17 | 삼성전자 주식회사 | 복수 테스트모드 선택회로 |
US5019772A (en) * | 1989-05-23 | 1991-05-28 | International Business Machines Corporation | Test selection techniques |
NL8902964A (nl) * | 1989-12-01 | 1991-07-01 | Philips Nv | Op substraat geintegreerd teststelsel. |
US5636226A (en) * | 1989-12-14 | 1997-06-03 | Texas Instruments Incorporated | Fault sensing circuit and method |
JP2556916B2 (ja) * | 1990-01-12 | 1996-11-27 | 三菱電機株式会社 | 故障診断装置 |
US5030904A (en) * | 1990-02-13 | 1991-07-09 | Hewlett-Packard Company | Diagnostic system for integrated circuits using existing pads |
US5126659A (en) * | 1990-07-13 | 1992-06-30 | Motorola, Inc. | Enablement of a test mode in an electronic module with limited pin-outs |
US5130645A (en) * | 1990-08-13 | 1992-07-14 | Vlsi Technology, Inc. | Integrated circuit built-in self-test structure |
JP3381929B2 (ja) * | 1990-12-27 | 2003-03-04 | 株式会社東芝 | 半導体装置 |
US5146161A (en) * | 1991-04-05 | 1992-09-08 | Vlsi Technology, Inc. | Integrated circuit test system |
KR930009490B1 (ko) * | 1991-07-15 | 1993-10-04 | 금성일렉트론 주식회사 | 순간 테스트 모드 지정회로 |
US5432440A (en) * | 1991-11-25 | 1995-07-11 | At&T Global Information Solutions Company | Detection of tri-state logic signals |
US5315167A (en) * | 1992-04-09 | 1994-05-24 | International Business Machines Corporation | Voltage burn-in scheme for BICMOS circuits |
US5294882A (en) * | 1992-07-28 | 1994-03-15 | Sharp Kabushiki Kaisha | Integrated circuit capable of testing reliability |
US5294883A (en) * | 1992-08-04 | 1994-03-15 | International Business Machines Corporation | Test detector/shutoff and method for BiCMOS integrated circuit |
US5982188A (en) * | 1994-07-29 | 1999-11-09 | Stmicroelectronics, Inc. | Test mode control circuit of an integrated circuit device |
US5517515A (en) * | 1994-08-17 | 1996-05-14 | International Business Machines Corporation | Multichip module with integrated test circuitry disposed within interposer substrate |
US5627478A (en) | 1995-07-06 | 1997-05-06 | Micron Technology, Inc. | Apparatus for disabling and re-enabling access to IC test functions |
US6005406A (en) * | 1995-12-07 | 1999-12-21 | International Business Machines Corporation | Test device and method facilitating aggressive circuit design |
US5796266A (en) | 1996-03-18 | 1998-08-18 | Micron Technology, Inc. | Circuit and a method for configuring pad connections in an integrated device |
DE19735406A1 (de) * | 1997-08-14 | 1999-02-18 | Siemens Ag | Halbleiterbauelement und Verfahren zum Testen und Betreiben eines Halbleiterbauelementes |
JP2000012639A (ja) * | 1998-06-24 | 2000-01-14 | Toshiba Corp | モニターtegのテスト回路 |
JP2001228219A (ja) * | 2000-02-17 | 2001-08-24 | Mitsubishi Electric Corp | 半導体装置およびその耐圧不良自己検出システム |
DE10248753B4 (de) * | 2002-10-18 | 2005-09-15 | Infineon Technologies Ag | Halbleiterbaustein sowie Verfahren zum Funktionstest und zur Konfiguration eines Halbleiterbausteins |
US7034593B1 (en) * | 2003-11-13 | 2006-04-25 | Cirrus Logic, Inc. | Reset mode indication for an integrated circuit using a non-dedicated pin |
US7138814B2 (en) * | 2003-11-21 | 2006-11-21 | Agere Systems Inc. | Integrated circuit with controllable test access to internal analog signal pads of an area array |
US10966916B2 (en) | 2014-11-10 | 2021-04-06 | The Procter And Gamble Company | Personal care compositions |
CN108472223A (zh) | 2016-01-20 | 2018-08-31 | 宝洁公司 | 包含单烷基甘油基醚的毛发调理组合物 |
WO2019079409A1 (en) | 2017-10-20 | 2019-04-25 | The Procter & Gamble Company | CLEANER FOR AEROSOL MOUSSE FOAM |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3507036A (en) * | 1968-01-15 | 1970-04-21 | Ibm | Test sites for monolithic circuits |
US3815025A (en) * | 1971-10-18 | 1974-06-04 | Ibm | Large-scale integrated circuit testing structure |
FR2330014A1 (fr) * | 1973-05-11 | 1977-05-27 | Ibm France | Procede de test de bloc de circuits logiques integres et blocs en faisant application |
DE2534502C3 (de) * | 1975-08-01 | 1981-01-08 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Individuell prüfbarer, integrierter Baustein |
US4055802A (en) * | 1976-08-12 | 1977-10-25 | Bell Telephone Laboratories, Incorporated | Electrical identification of multiply configurable circuit array |
US4183460A (en) * | 1977-12-23 | 1980-01-15 | Burroughs Corporation | In-situ test and diagnostic circuitry and method for CML chips |
AU530415B2 (en) * | 1978-06-02 | 1983-07-14 | International Standard Electric Corp. | Integrated circuits |
DE2824224A1 (de) * | 1978-06-02 | 1979-12-20 | Standard Elektrik Lorenz Ag | Monolithisch integrierte grosschaltung |
US4253059A (en) * | 1979-05-14 | 1981-02-24 | Fairchild Camera & Instrument Corp. | EPROM Reliability test circuit |
-
1979
- 1979-02-12 DE DE19792905294 patent/DE2905294A1/de active Granted
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1980
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