JP2001228219A - 半導体装置およびその耐圧不良自己検出システム - Google Patents
半導体装置およびその耐圧不良自己検出システムInfo
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- JP2001228219A JP2001228219A JP2000039227A JP2000039227A JP2001228219A JP 2001228219 A JP2001228219 A JP 2001228219A JP 2000039227 A JP2000039227 A JP 2000039227A JP 2000039227 A JP2000039227 A JP 2000039227A JP 2001228219 A JP2001228219 A JP 2001228219A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
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- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
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- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 デバイス単体で入力端子耐圧不良ないしはリ
ーク電流不良の検出が可能な半導体デバイス内蔵入力端
子耐圧不良自己検出システムを得る。 【解決手段】 プログラム記憶手段45を有し、A/D
変換入力端子2bから入力されたアナログ信号をデジタ
ル信号に変換するA/D変換器23を備えた半導体デバ
イス21において、耐圧不良試験端子2aと、プログラ
ム記憶手段25によるプログラムにより作動して、通常
動作時にA/D変換入力端子2bを選択し、試験動作時
に耐圧不良試験端子2aを選択する選択手段22とを設
け、プログラム記憶手段25によるプログラムに基づい
て、試験動作時における耐圧不良試験端子2aの電位信
号をA/D変換器23によりデジタル値として検出し、
その良否を判定する。
ーク電流不良の検出が可能な半導体デバイス内蔵入力端
子耐圧不良自己検出システムを得る。 【解決手段】 プログラム記憶手段45を有し、A/D
変換入力端子2bから入力されたアナログ信号をデジタ
ル信号に変換するA/D変換器23を備えた半導体デバ
イス21において、耐圧不良試験端子2aと、プログラ
ム記憶手段25によるプログラムにより作動して、通常
動作時にA/D変換入力端子2bを選択し、試験動作時
に耐圧不良試験端子2aを選択する選択手段22とを設
け、プログラム記憶手段25によるプログラムに基づい
て、試験動作時における耐圧不良試験端子2aの電位信
号をA/D変換器23によりデジタル値として検出し、
その良否を判定する。
Description
【0001】
【発明の属する技術分野】この発明は、半導体デバイス
に内蔵される入力端子耐圧不良自己検出システムに関す
るものである。
に内蔵される入力端子耐圧不良自己検出システムに関す
るものである。
【0002】
【従来の技術】従来の耐圧不良試験はデバイスが実装さ
れたターゲットシステムの出荷前に実施されることが多
く、この手法では、当初の試験時には耐圧不良は発生し
ていなかったが、ユーザのデバイス使用などによる経時
的な端子耐圧劣化が発生した場合、これを検出できなか
った。また、これ以外の手法としては、ターゲットシス
テムにデバイス外部からトリガを入力して端子耐圧を検
出していたため、デバイス単体で不良を自己検出するこ
とは不可能であった。例えば、マイクロコンピュータに
おいて、通常使用時に“Hi”レベルにすることの多い
リセット入力端子が長時間の使用などにより耐圧劣化し
て、外部から“Hi”レベルを印加しても、内部リセッ
ト信号線を“Hi”レベルにできなくなったような場
合、マイクロコンピュータは常にリセット状態となり、
リセット解除ができなくなる。
れたターゲットシステムの出荷前に実施されることが多
く、この手法では、当初の試験時には耐圧不良は発生し
ていなかったが、ユーザのデバイス使用などによる経時
的な端子耐圧劣化が発生した場合、これを検出できなか
った。また、これ以外の手法としては、ターゲットシス
テムにデバイス外部からトリガを入力して端子耐圧を検
出していたため、デバイス単体で不良を自己検出するこ
とは不可能であった。例えば、マイクロコンピュータに
おいて、通常使用時に“Hi”レベルにすることの多い
リセット入力端子が長時間の使用などにより耐圧劣化し
て、外部から“Hi”レベルを印加しても、内部リセッ
ト信号線を“Hi”レベルにできなくなったような場
合、マイクロコンピュータは常にリセット状態となり、
リセット解除ができなくなる。
【0003】この発明によるとリセット端子において経
時劣化により徐々に耐圧劣化が進行し、リーク電流が増
加してきたような場合、リセット解除ができなくなる前
の段階でこの耐圧異常を検出することが可能であり、し
かるべき後処理が実行可能である。
時劣化により徐々に耐圧劣化が進行し、リーク電流が増
加してきたような場合、リセット解除ができなくなる前
の段階でこの耐圧異常を検出することが可能であり、し
かるべき後処理が実行可能である。
【0004】刊行物による先行技術としては、(1)特
開平5−38039号公報,(2)特開平9−1135
64号公報,(3)特開昭61−132882号公報,
(4)特開平10−14099号公報がある。
開平5−38039号公報,(2)特開平9−1135
64号公報,(3)特開昭61−132882号公報,
(4)特開平10−14099号公報がある。
【0005】(1)特開平5−38039号公報につい
て、この先行技術はラッチアップ過電流検出装置に関す
るものであるが、ここでの過電流検出装置は検出対象と
は独立した異なる電源系を用いている。CMOSチップ
等の半導体デバイスにて一旦ラッチアップが発生する
と、そのチップは一般的に正常動作が期待できなくな
る。つまり、この先行技術における装置群が同一チップ
上に実現されていた場合に、一旦ラッチアップが発生す
ると、A/D変換器やCPUなどにおいて正常動作が期
待できない。これに対し、この発明は、ラッチアップの
ようにチップの正常動作が期待できない程の過電流検出
を目的とするものではなく、微小なリーク電流の検出を
目的とするものであって、1チップ内で同一の電源を使
用するものである。
て、この先行技術はラッチアップ過電流検出装置に関す
るものであるが、ここでの過電流検出装置は検出対象と
は独立した異なる電源系を用いている。CMOSチップ
等の半導体デバイスにて一旦ラッチアップが発生する
と、そのチップは一般的に正常動作が期待できなくな
る。つまり、この先行技術における装置群が同一チップ
上に実現されていた場合に、一旦ラッチアップが発生す
ると、A/D変換器やCPUなどにおいて正常動作が期
待できない。これに対し、この発明は、ラッチアップの
ようにチップの正常動作が期待できない程の過電流検出
を目的とするものではなく、微小なリーク電流の検出を
目的とするものであって、1チップ内で同一の電源を使
用するものである。
【0006】(2)特開平9−113564号公報につ
いて、この先行技術では、4ページの段落0024に
「遅延用コンデンサCの耐圧チェックは、パッケージン
グ前のチップの状態で実施される。」とあり、この発明
のユーザ基板実装後にチップ内部のCPUを用いて自己
で耐圧試験を実施するものとは明らかに異なるものであ
る。この先行技術は、この発明と相違している。
いて、この先行技術では、4ページの段落0024に
「遅延用コンデンサCの耐圧チェックは、パッケージン
グ前のチップの状態で実施される。」とあり、この発明
のユーザ基板実装後にチップ内部のCPUを用いて自己
で耐圧試験を実施するものとは明らかに異なるものであ
る。この先行技術は、この発明と相違している。
【0007】(3)特開昭61−132882号公報に
ついて、この先行技術のアイデアは、評価装置に関する
ものであり、実使用中に耐圧試験を行うとするこの発明
とは、基本的に異なるものと考えられる。この先行技術
では、発明の詳細な説明の欄における「発明の背景」の
項に、「半導体ランダムアクセスメモリ装置のゲート絶
縁薄膜耐圧の経時的劣化の原因とは初期スクリーニング
が不完全だったため、耐圧の経時劣化品を十分に除去し
得なかったことに求められるものとなっている。」と記
述されており、これからもこの先行技術は、実使用中の
耐圧試験を意図したものではないことが解る。この発明
のように、デバイスの実使用中に耐圧試験が可能である
ということは、それが後に引き起こす可能性のある誤動
作を未然に防止できるという点でメリットである。この
先行技術は、この発明と相違している。
ついて、この先行技術のアイデアは、評価装置に関する
ものであり、実使用中に耐圧試験を行うとするこの発明
とは、基本的に異なるものと考えられる。この先行技術
では、発明の詳細な説明の欄における「発明の背景」の
項に、「半導体ランダムアクセスメモリ装置のゲート絶
縁薄膜耐圧の経時的劣化の原因とは初期スクリーニング
が不完全だったため、耐圧の経時劣化品を十分に除去し
得なかったことに求められるものとなっている。」と記
述されており、これからもこの先行技術は、実使用中の
耐圧試験を意図したものではないことが解る。この発明
のように、デバイスの実使用中に耐圧試験が可能である
ということは、それが後に引き起こす可能性のある誤動
作を未然に防止できるという点でメリットである。この
先行技術は、この発明と相違している。
【0008】(4)特開平10−14099号公報につ
いて、この先行技術の目的は、「任意の過電流検出値を
設定でき、かつ、製造上の特性ばらつきの影響を低減で
きる過電流検出回路を提供すること」であり、製造上の
特性ばらつきの影響を目的としないこの発明とは狙いが
異なる。また、この先行技術では、「任意の過電流検出
値を設定できる」と記述されているが、これは設計時の
作り込み設定値が任意ということであり、製造後の変更
は不可能である。この発明によると、デバイス製造後も
設定値が変更できるというメリットがある。さらに、こ
の先行技術の手法では、MOSトランジスタのゲート酸
化膜部の劣化によるリーク電流は検出できない。この発
明では、後に詳述するように、ゲート酸化膜におけるリ
ークも検出可能である。以上の点から、この先行技術
は、この発明と異なるものである。
いて、この先行技術の目的は、「任意の過電流検出値を
設定でき、かつ、製造上の特性ばらつきの影響を低減で
きる過電流検出回路を提供すること」であり、製造上の
特性ばらつきの影響を目的としないこの発明とは狙いが
異なる。また、この先行技術では、「任意の過電流検出
値を設定できる」と記述されているが、これは設計時の
作り込み設定値が任意ということであり、製造後の変更
は不可能である。この発明によると、デバイス製造後も
設定値が変更できるというメリットがある。さらに、こ
の先行技術の手法では、MOSトランジスタのゲート酸
化膜部の劣化によるリーク電流は検出できない。この発
明では、後に詳述するように、ゲート酸化膜におけるリ
ークも検出可能である。以上の点から、この先行技術
は、この発明と異なるものである。
【0009】
【発明が解決しようとする課題】この発明は上述した従
来技術の欠点を解決するためになされたものであり、そ
の目的はデバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能なシステムを提供することであ
る。
来技術の欠点を解決するためになされたものであり、そ
の目的はデバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能なシステムを提供することであ
る。
【0010】
【課題を解決するための手段】第1の発明に係る半導体
装置では、プログラム記憶手段を有し、A/D変換入力
端子から入力されたアナログ信号をデジタル信号に変換
するA/D変換器を備えた半導体装置において、耐圧不
良試験端子と、前記プログラム記憶手段によるプログラ
ムにより作動して、通常動作時に前記A/D変換入力端
子を選択し、試験動作時に前記耐圧不良試験端子を選択
する選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記A/D変換器によりデジタ
ル値として検出し、その良否を判定するものである。
装置では、プログラム記憶手段を有し、A/D変換入力
端子から入力されたアナログ信号をデジタル信号に変換
するA/D変換器を備えた半導体装置において、耐圧不
良試験端子と、前記プログラム記憶手段によるプログラ
ムにより作動して、通常動作時に前記A/D変換入力端
子を選択し、試験動作時に前記耐圧不良試験端子を選択
する選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記A/D変換器によりデジタ
ル値として検出し、その良否を判定するものである。
【0011】第2の発明に係る半導体装置では、プログ
ラム記憶手段と、データ記憶手段とを有し、A/D変換
入力端子から入力されたアナログ信号をデジタル信号に
変換するA/D変換器を備えた半導体装置において、外
部からプルアップされている耐圧不良試験端子と、前記
プログラム記憶手段によるプログラムにより作動して、
通常動作時に前記A/D変換入力端子を選択し、試験動
作時に前記耐圧不良試験端子を選択するA/D入力セレ
クタ回路からなる選択手段とを設け、前記プログラム記
憶手段によるプログラムに基づいて、試験動作時におけ
る前記耐圧不良試験端子の電位信号を前記A/D変換器
によりデジタル値として検出し、前記データ記憶手段に
設定されている判定基準値と比較して、その良否を判定
するものである。
ラム記憶手段と、データ記憶手段とを有し、A/D変換
入力端子から入力されたアナログ信号をデジタル信号に
変換するA/D変換器を備えた半導体装置において、外
部からプルアップされている耐圧不良試験端子と、前記
プログラム記憶手段によるプログラムにより作動して、
通常動作時に前記A/D変換入力端子を選択し、試験動
作時に前記耐圧不良試験端子を選択するA/D入力セレ
クタ回路からなる選択手段とを設け、前記プログラム記
憶手段によるプログラムに基づいて、試験動作時におけ
る前記耐圧不良試験端子の電位信号を前記A/D変換器
によりデジタル値として検出し、前記データ記憶手段に
設定されている判定基準値と比較して、その良否を判定
するものである。
【0012】第3の発明に係る半導体装置では、プログ
ラム記憶手段と、データ記憶手段とを有し、A/D変換
入力端子から入力されたアナログ信号をデジタル信号に
変換するA/D変換器を備えた半導体装置において、外
部からプルダウンされている耐圧不良試験端子と、前記
プログラム記憶手段によるプログラムにより作動して、
通常動作時に前記A/D変換入力端子を選択し、試験動
作時に前記耐圧不良試験端子を選択するA/D入力セレ
クタ回路からなる選択手段とを設け、前記プログラム記
憶手段によるプログラムに基づいて、試験動作時におけ
る前記耐圧不良試験端子の電位信号を前記A/D変換器
によりデジタル値として検出し、前記データ記憶手段に
設定されている判定基準値と比較して、その良否を判定
するものである。
ラム記憶手段と、データ記憶手段とを有し、A/D変換
入力端子から入力されたアナログ信号をデジタル信号に
変換するA/D変換器を備えた半導体装置において、外
部からプルダウンされている耐圧不良試験端子と、前記
プログラム記憶手段によるプログラムにより作動して、
通常動作時に前記A/D変換入力端子を選択し、試験動
作時に前記耐圧不良試験端子を選択するA/D入力セレ
クタ回路からなる選択手段とを設け、前記プログラム記
憶手段によるプログラムに基づいて、試験動作時におけ
る前記耐圧不良試験端子の電位信号を前記A/D変換器
によりデジタル値として検出し、前記データ記憶手段に
設定されている判定基準値と比較して、その良否を判定
するものである。
【0013】第4の発明に係る半導体装置では、プログ
ラム記憶手段を有し、比較電圧入力端子から入力された
比較電圧を基準値と比較する電圧比較器を備えた半導体
装置において、耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記比較電圧入力端子を選択し、試験動作時に前記耐圧
不良試験端子を選択する比較電圧入力セレクタとを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記電圧比較器により基準値と比較し、その良否を
判定するものである。
ラム記憶手段を有し、比較電圧入力端子から入力された
比較電圧を基準値と比較する電圧比較器を備えた半導体
装置において、耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記比較電圧入力端子を選択し、試験動作時に前記耐圧
不良試験端子を選択する比較電圧入力セレクタとを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記電圧比較器により基準値と比較し、その良否を
判定するものである。
【0014】第5の発明に係る半導体装置では、プログ
ラム記憶手段と、データ記憶手段とを有し、比較電圧入
力端子から入力された比較電圧を基準値と比較する電圧
比較器を備えた半導体装置において、外部からプルアッ
プされている耐圧不良試験端子と、前記プログラム記憶
手段によるプログラムにより作動して、通常動作時に前
記比較電圧入力端子を選択し、試験動作時に前記耐圧不
良試験端子を選択する比較電圧入力セレクタ回路からな
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記電圧比較器により前記データ
記憶手段に設定された判定基準値に相当する参照電位と
比較し、その良否を判定するものである。
ラム記憶手段と、データ記憶手段とを有し、比較電圧入
力端子から入力された比較電圧を基準値と比較する電圧
比較器を備えた半導体装置において、外部からプルアッ
プされている耐圧不良試験端子と、前記プログラム記憶
手段によるプログラムにより作動して、通常動作時に前
記比較電圧入力端子を選択し、試験動作時に前記耐圧不
良試験端子を選択する比較電圧入力セレクタ回路からな
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記電圧比較器により前記データ
記憶手段に設定された判定基準値に相当する参照電位と
比較し、その良否を判定するものである。
【0015】第6の発明に係る半導体装置では、プログ
ラム記憶手段と、データ記憶手段とを有し、比較電圧入
力端子から入力された比較電圧を基準値と比較する電圧
比較器を備えた半導体装置において、外部からプルダウ
ンされている耐圧不良試験端子と、前記プログラム記憶
手段によるプログラムにより作動して、通常動作時に前
記比較電圧入力端子を選択し、試験動作時に前記耐圧不
良試験端子を選択する比較電圧入力セレクタ回路からな
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記電圧比較器により前記データ
記憶手段に設定された判定基準値に相当する参照電位と
比較し、その良否を判定するものである。
ラム記憶手段と、データ記憶手段とを有し、比較電圧入
力端子から入力された比較電圧を基準値と比較する電圧
比較器を備えた半導体装置において、外部からプルダウ
ンされている耐圧不良試験端子と、前記プログラム記憶
手段によるプログラムにより作動して、通常動作時に前
記比較電圧入力端子を選択し、試験動作時に前記耐圧不
良試験端子を選択する比較電圧入力セレクタ回路からな
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記電圧比較器により前記データ
記憶手段に設定された判定基準値に相当する参照電位と
比較し、その良否を判定するものである。
【0016】第7の発明に係る耐圧不良自己検出システ
ムでは、第1の発明における半導体装置の耐圧不良検出
システムにおいて、耐圧不良試験端子と、前記プログラ
ム記憶手段によるプログラムにより作動して、通常動作
時に前記A/D変換入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する選択手段とを設け、前記
プログラム記憶手段によるプログラムに基づいて、試験
動作時における前記耐圧不良試験端子の電位信号を前記
A/D変換器によりデジタル値として検出し、その良否
を判定するものである。
ムでは、第1の発明における半導体装置の耐圧不良検出
システムにおいて、耐圧不良試験端子と、前記プログラ
ム記憶手段によるプログラムにより作動して、通常動作
時に前記A/D変換入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する選択手段とを設け、前記
プログラム記憶手段によるプログラムに基づいて、試験
動作時における前記耐圧不良試験端子の電位信号を前記
A/D変換器によりデジタル値として検出し、その良否
を判定するものである。
【0017】第8の発明に係る耐圧不良自己検出システ
ムでは、第2の発明における半導体装置の耐圧不良検出
システムにおいて、外部からプルアップされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記A/D変換入力
端子を選択し試験動作時に前記耐圧不良試験端子を選択
するA/D入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記A/D変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定するものである。
ムでは、第2の発明における半導体装置の耐圧不良検出
システムにおいて、外部からプルアップされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記A/D変換入力
端子を選択し試験動作時に前記耐圧不良試験端子を選択
するA/D入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記A/D変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定するものである。
【0018】第9の発明に係る耐圧不良自己検出システ
ムでは、第3の発明における半導体装置の耐圧不良検出
システムにおいて、外部からプルダウンされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記A/D変換入力
端子を選択し試験動作時に前記耐圧不良試験端子を選択
するA/D入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記A/D変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定するものである。
ムでは、第3の発明における半導体装置の耐圧不良検出
システムにおいて、外部からプルダウンされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記A/D変換入力
端子を選択し試験動作時に前記耐圧不良試験端子を選択
するA/D入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記A/D変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定するものである。
【0019】第10の発明に係る耐圧不良自己検出シス
テムでは、第4の発明における半導体装置の耐圧不良検
出システムにおいて、耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記比較電圧入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する比較電圧入力セレクタと
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により基準値と比較し、その良
否を判定するものである。
テムでは、第4の発明における半導体装置の耐圧不良検
出システムにおいて、耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記比較電圧入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する比較電圧入力セレクタと
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により基準値と比較し、その良
否を判定するものである。
【0020】第11の発明に係る耐圧不良自己検出シス
テムでは、第5の発明における半導体装置の耐圧不良検
出システムにおいて、外部からプルアップされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記比較電圧入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択する比較電圧入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記電圧比較器により前記データ記憶手段に設定
された判定基準値に相当する参照電位と比較し、その良
否を判定するものである。
テムでは、第5の発明における半導体装置の耐圧不良検
出システムにおいて、外部からプルアップされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記比較電圧入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択する比較電圧入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記電圧比較器により前記データ記憶手段に設定
された判定基準値に相当する参照電位と比較し、その良
否を判定するものである。
【0021】第12の発明に係る耐圧不良自己検出シス
テムでは、第6の発明における半導体装置の耐圧不良検
出システムにおいて、外部からプルダウンされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記比較電圧入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択する比較電圧入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記電圧比較器により前記データ記憶手段に設定
された判定基準値に相当する参照電位と比較し、その良
否を判定するものである。
テムでは、第6の発明における半導体装置の耐圧不良検
出システムにおいて、外部からプルダウンされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記比較電圧入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択する比較電圧入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記電圧比較器により前記データ記憶手段に設定
された判定基準値に相当する参照電位と比較し、その良
否を判定するものである。
【0022】
【発明の実施の形態】実施の形態1.この発明による実
施の形態1を、図1ないし図3について説明する。図1
は、一般的なMOS半導体デバイスにおいて従来発生し
うる入力端子の耐圧不良の例で、耐圧不良を起したとき
に電流リークが発生する様子を示した図である。図にお
いて、PTrはPチャネルトランジスタ、NTrはNチ
ャネルトランジスタ、PDは+極性過電圧保護ダイオー
ド、NDは−極性過電圧保護ダイオード、T1は入力端
子、URはプルアップ抵抗、DRはプルダウン抵抗であ
る。
施の形態1を、図1ないし図3について説明する。図1
は、一般的なMOS半導体デバイスにおいて従来発生し
うる入力端子の耐圧不良の例で、耐圧不良を起したとき
に電流リークが発生する様子を示した図である。図にお
いて、PTrはPチャネルトランジスタ、NTrはNチ
ャネルトランジスタ、PDは+極性過電圧保護ダイオー
ド、NDは−極性過電圧保護ダイオード、T1は入力端
子、URはプルアップ抵抗、DRはプルダウン抵抗であ
る。
【0023】図1(A)は、−極性過電圧保護用のダイ
オードNDが耐圧不良を起した場合である。耐圧不良の
要因は、デバイス入力に例えば外来の静電気や偶発的な
外部配線の短絡などにより、瞬間的もしくは継続的に保
証定格値を逸脱したプラス極性の過電圧が印加された場
合、マイナス極性過電圧用保護ダイオードNDに逆方向
の過電圧が印加され、PN接合部に劣化が生じることで
ある。これにより、図1(A)のように外部から入力プ
ルアップされた状況下ではリーク電流が発生し、内部電
位は外部印加電位よりリーク電流と入力抵抗の積による
電位降下分だけ低下する。
オードNDが耐圧不良を起した場合である。耐圧不良の
要因は、デバイス入力に例えば外来の静電気や偶発的な
外部配線の短絡などにより、瞬間的もしくは継続的に保
証定格値を逸脱したプラス極性の過電圧が印加された場
合、マイナス極性過電圧用保護ダイオードNDに逆方向
の過電圧が印加され、PN接合部に劣化が生じることで
ある。これにより、図1(A)のように外部から入力プ
ルアップされた状況下ではリーク電流が発生し、内部電
位は外部印加電位よりリーク電流と入力抵抗の積による
電位降下分だけ低下する。
【0024】図1(B)は、入力Nチャネルトランジス
タNTrが耐圧不良を起した場合である。耐圧不良の要
因は、デバイス入力に例えば外来の静電気や偶発的な外
部配線の短絡などにより、瞬間的もしくは継続的に保証
定格値を逸脱したプラス極性またはマイナス極性の過電
圧が印加された場合、大半の電流が過電圧用保護ダイオ
ードPD,NDを経て電源,グランド側に吸収される
が、吸収されきれない電荷による電位が入力部Nchト
ランジスタNTrのゲート−バックゲート間もしくはゲ
ート−ソース間,ゲート−ドレイン間に印加され、ゲー
ト酸化膜が劣化することである。これにより、図1
(B)のように、外部から入力プルアップされた状況下
ではリーク電流が発生し、内部電位は外部印加電位より
リーク電流と入力抵抗の積による電位降下分だけ低下す
る。
タNTrが耐圧不良を起した場合である。耐圧不良の要
因は、デバイス入力に例えば外来の静電気や偶発的な外
部配線の短絡などにより、瞬間的もしくは継続的に保証
定格値を逸脱したプラス極性またはマイナス極性の過電
圧が印加された場合、大半の電流が過電圧用保護ダイオ
ードPD,NDを経て電源,グランド側に吸収される
が、吸収されきれない電荷による電位が入力部Nchト
ランジスタNTrのゲート−バックゲート間もしくはゲ
ート−ソース間,ゲート−ドレイン間に印加され、ゲー
ト酸化膜が劣化することである。これにより、図1
(B)のように、外部から入力プルアップされた状況下
ではリーク電流が発生し、内部電位は外部印加電位より
リーク電流と入力抵抗の積による電位降下分だけ低下す
る。
【0025】図1(C)は、プラス極性過電圧保護用の
ダイオードPDが耐圧不良を起した場合である。耐圧不
良の要因は、デバイス入力に例えば外来の静電気や偶発
的な外部配線の短絡などにより、瞬間的もしくは継続的
に保証定格値を逸脱したマイナス極性の過電圧が印加さ
れた場合、プラス極性過電圧用保護ダイオードPDに逆
方向の過電圧が印加され、PN接合部に劣化が生じるこ
とである。これにより、図1(C)のように外部から入
力プルアップされた状況下では、リーク電流が発生し、
内部電位は外部印加電位よりリーク電流と入力抵抗の積
による電位分だけ上昇する。
ダイオードPDが耐圧不良を起した場合である。耐圧不
良の要因は、デバイス入力に例えば外来の静電気や偶発
的な外部配線の短絡などにより、瞬間的もしくは継続的
に保証定格値を逸脱したマイナス極性の過電圧が印加さ
れた場合、プラス極性過電圧用保護ダイオードPDに逆
方向の過電圧が印加され、PN接合部に劣化が生じるこ
とである。これにより、図1(C)のように外部から入
力プルアップされた状況下では、リーク電流が発生し、
内部電位は外部印加電位よりリーク電流と入力抵抗の積
による電位分だけ上昇する。
【0026】図1(D)は、入力Pチャネルトランジス
タPTrが耐圧不良を起した場合である。耐圧不良の要
因は、デバイス入力端子に例えば外来の静電気や偶発的
な外部配線の短絡などにより、瞬間的もしくは継続的に
保証定格値を逸脱したプラス極性またはマイナス極性の
過電圧が印加された場合、大半の電流が過電圧用保護ダ
イオードPD,NDを経て電源,グランド側に吸収され
るが、吸収されきれない電荷による電位が入力部Pch
トランジスタPTrのゲート−バックゲート間もしくは
ゲート−ソース間,ゲート−ドレイン間に印加され、ゲ
ート酸化膜が劣化することである。これにより、図1
(D)のように外部から入力プルダウンされた状況下で
は、リーク電流が発生し、内部電位は外部印加電位より
リーク電流と入力抵抗の積による電位分だけ上昇する。
図1より、いずれの場合にもデバイス内部の入力線電位
は電流リークによる電位降下(上昇)分だけ、耐圧不良
のない場合の電位と比較して変動する。
タPTrが耐圧不良を起した場合である。耐圧不良の要
因は、デバイス入力端子に例えば外来の静電気や偶発的
な外部配線の短絡などにより、瞬間的もしくは継続的に
保証定格値を逸脱したプラス極性またはマイナス極性の
過電圧が印加された場合、大半の電流が過電圧用保護ダ
イオードPD,NDを経て電源,グランド側に吸収され
るが、吸収されきれない電荷による電位が入力部Pch
トランジスタPTrのゲート−バックゲート間もしくは
ゲート−ソース間,ゲート−ドレイン間に印加され、ゲ
ート酸化膜が劣化することである。これにより、図1
(D)のように外部から入力プルダウンされた状況下で
は、リーク電流が発生し、内部電位は外部印加電位より
リーク電流と入力抵抗の積による電位分だけ上昇する。
図1より、いずれの場合にもデバイス内部の入力線電位
は電流リークによる電位降下(上昇)分だけ、耐圧不良
のない場合の電位と比較して変動する。
【0027】この発明の実施の形態1は、図1のリーク
電流による入力端子電位変動を半導体デバイス内部にて
予め記憶された基準値とA/D変換器を利用して比較す
ることにより検出し、デバイス単体で耐圧不良を検出す
るというものである。図2に、この発明による実施の形
態1におけるシステム構成のブロック図を示す。図にお
いて、21は1チップによりCMOSトランジスタ等が
構成される半導体チップからなる半導体デバイス、22
はA/D変換器入力セレクタ、23はA/D変換器、2
4は中央処理装置、25はプログラムメモリ、26はデ
ータメモリ、27は外付けプルアップ入力回路、28は
外付けプルダウン入力回路、2aは耐圧不良試験端子
(入力端子)、2bはA/D変換入力端子である。2c
はA/D入力セレクタ制御信号、2dはアナログ入力信
号、2eはA/D変換制御信号、2fはA/D変換結果
データ、2gはアドレス信号、2hはデータ信号、2i
はアドレス信号、2jはデータ信号である。
電流による入力端子電位変動を半導体デバイス内部にて
予め記憶された基準値とA/D変換器を利用して比較す
ることにより検出し、デバイス単体で耐圧不良を検出す
るというものである。図2に、この発明による実施の形
態1におけるシステム構成のブロック図を示す。図にお
いて、21は1チップによりCMOSトランジスタ等が
構成される半導体チップからなる半導体デバイス、22
はA/D変換器入力セレクタ、23はA/D変換器、2
4は中央処理装置、25はプログラムメモリ、26はデ
ータメモリ、27は外付けプルアップ入力回路、28は
外付けプルダウン入力回路、2aは耐圧不良試験端子
(入力端子)、2bはA/D変換入力端子である。2c
はA/D入力セレクタ制御信号、2dはアナログ入力信
号、2eはA/D変換制御信号、2fはA/D変換結果
データ、2gはアドレス信号、2hはデータ信号、2i
はアドレス信号、2jはデータ信号である。
【0028】図2は、内部に中央処理装置24とアドレ
スバス2g,2i,データバス2h,2jを介してプロ
グラムメモリ25,データメモリ26とを備え、A/D
変換器23とA/D入力セレクタ22とを有する半導体
デバイス21を示すものである。A/D入力セレクタ2
2は制御信号2cにより、本来の用途であるデバイス外
部のアナログ電位をデジタル変換するために設けられた
アナログ入力端子群2bの他に耐圧不良試験端子2aも
選択できるように構成する。耐圧不良試験端子2aは本
来の機能である入力端子として内部ロジックにも接続さ
れている。
スバス2g,2i,データバス2h,2jを介してプロ
グラムメモリ25,データメモリ26とを備え、A/D
変換器23とA/D入力セレクタ22とを有する半導体
デバイス21を示すものである。A/D入力セレクタ2
2は制御信号2cにより、本来の用途であるデバイス外
部のアナログ電位をデジタル変換するために設けられた
アナログ入力端子群2bの他に耐圧不良試験端子2aも
選択できるように構成する。耐圧不良試験端子2aは本
来の機能である入力端子として内部ロジックにも接続さ
れている。
【0029】耐圧不良試験を行う入力端子2aには一般
にデバイス外部より“Hi”および“Low”入力用の
プルアップ27およびプルダウン入力回路28、もしく
はこれらに相当する入力回路が設けられていると考えら
れる。A/D変換器23は中央処理装置24より制御信
号2eにより制御され、変換結果のデジタル値2fを出
力する。プログラムメモリ25内のプログラムにより、
中央処理装置24は、耐圧不良試験端子2aの電位のA
/D変換結果と予めデータメモリ26内に設定された判
定基準値としての正常/異常電圧境界値とを比較して両
者の大小判定を行う。この比較結果から、端子電位が正
常電圧範囲内に収まっているか否かを判断し、耐圧不良
発生の有無を検出する。
にデバイス外部より“Hi”および“Low”入力用の
プルアップ27およびプルダウン入力回路28、もしく
はこれらに相当する入力回路が設けられていると考えら
れる。A/D変換器23は中央処理装置24より制御信
号2eにより制御され、変換結果のデジタル値2fを出
力する。プログラムメモリ25内のプログラムにより、
中央処理装置24は、耐圧不良試験端子2aの電位のA
/D変換結果と予めデータメモリ26内に設定された判
定基準値としての正常/異常電圧境界値とを比較して両
者の大小判定を行う。この比較結果から、端子電位が正
常電圧範囲内に収まっているか否かを判断し、耐圧不良
発生の有無を検出する。
【0030】図3に上記システムを用いてデバイス単体
で耐圧不良検出するときのフローチャートを示す。図3
において、耐圧不良を検出するとき、 (1) はじめにA/D入力セレクタ22により、耐圧
不良試験端子信号線2aをA/D変換器入力2dに接続
されるように設定する。 (2) 逆に、A/D変換を実行し、端子電位に応じた
デジタル値2fを中央処理装置24が得る。 (3) A/D変換結果2fが予めデータメモリ26内
に設定しておいた正常/異常電圧境界値より大きいか
(入力プルアップ時。入力プルダウン時は逆)を中央処
理装置24にて演算処理により比較し、演算結果の正負
を示すフラグをリードすることによって、両者の大小を
判定する。 (4) A/D変換結果2fが正常/異常電圧境界値よ
り大きい場合、耐圧不良は発生していないものと判断し
て通常処理に戻る。 (5) A/D変換結果2fが正常/異常電圧境界値よ
りも小さかった場合、耐圧不良に起因する電流リークに
より端子電位が正常範囲から逸脱しているものと判断し
て耐圧不良発生と判断する。 耐圧不良発生時には出力端子(図示せず)からデバイス
21の外部にアラーム信号を送出して外部に通知する。
で耐圧不良検出するときのフローチャートを示す。図3
において、耐圧不良を検出するとき、 (1) はじめにA/D入力セレクタ22により、耐圧
不良試験端子信号線2aをA/D変換器入力2dに接続
されるように設定する。 (2) 逆に、A/D変換を実行し、端子電位に応じた
デジタル値2fを中央処理装置24が得る。 (3) A/D変換結果2fが予めデータメモリ26内
に設定しておいた正常/異常電圧境界値より大きいか
(入力プルアップ時。入力プルダウン時は逆)を中央処
理装置24にて演算処理により比較し、演算結果の正負
を示すフラグをリードすることによって、両者の大小を
判定する。 (4) A/D変換結果2fが正常/異常電圧境界値よ
り大きい場合、耐圧不良は発生していないものと判断し
て通常処理に戻る。 (5) A/D変換結果2fが正常/異常電圧境界値よ
りも小さかった場合、耐圧不良に起因する電流リークに
より端子電位が正常範囲から逸脱しているものと判断し
て耐圧不良発生と判断する。 耐圧不良発生時には出力端子(図示せず)からデバイス
21の外部にアラーム信号を送出して外部に通知する。
【0031】このような耐圧不良検出のルーチンをユー
ザプログラム内で定期的に実行するようにプログラミン
グしておくことで後発的な耐圧不良をデバイス単体で検
出し、外部に通知することができる。従来と比較して、
よりフェイルセーフなシステムを構築することが可能と
なる。半導体チップからなる半導体デバイス21内に集
積化することにより、耐圧不良検出機能の実現にあっ
て、当チップ以外の部品点数の削減が可能となり、さら
にユーザ基板専有面積の縮小が可能となる。したがっ
て、コスト削減の大きなメリットが得られる。特に、A
/D変換器を元々搭載しているプログラマブルな半導体
チップではA/D入力セレクタとその制御回路を追加す
ることにより、耐圧不良検出機能の実現が可能となるメ
リットがある。さらに、このような構成にすることによ
り、デバイス製造後に耐圧不良境界値をプログラムにて
任意に設定することが可能であるというメリットがあ
る。
ザプログラム内で定期的に実行するようにプログラミン
グしておくことで後発的な耐圧不良をデバイス単体で検
出し、外部に通知することができる。従来と比較して、
よりフェイルセーフなシステムを構築することが可能と
なる。半導体チップからなる半導体デバイス21内に集
積化することにより、耐圧不良検出機能の実現にあっ
て、当チップ以外の部品点数の削減が可能となり、さら
にユーザ基板専有面積の縮小が可能となる。したがっ
て、コスト削減の大きなメリットが得られる。特に、A
/D変換器を元々搭載しているプログラマブルな半導体
チップではA/D入力セレクタとその制御回路を追加す
ることにより、耐圧不良検出機能の実現が可能となるメ
リットがある。さらに、このような構成にすることによ
り、デバイス製造後に耐圧不良境界値をプログラムにて
任意に設定することが可能であるというメリットがあ
る。
【0032】この発明による実施の形態1によれば、プ
ログラムメモリ25からなるプログラム記憶手段と、デ
ータメモリ26からなるデータ記憶手段とを有し、A/
D変換入力端子2bから入力されたアナログ信号をデジ
タル信号に変換するA/D変換器23を備えた1チップ
によりCMOSトランジスタ等が構成される半導体デバ
イス21において、外部からプルアップまたはプルダウ
ンされている耐圧不良試験端子2aと、プログラムメモ
リ25からなるプログラム記憶手段によるプログラムに
より作動して、通常動作時にA/D変換入力端子2bを
選択し、試験動作時に耐圧不良試験端子2aを選択する
A/D入力セレクタ回路22からなる選択手段とを設
け、プログラムメモリ25からなるプログラム記憶手段
によるプログラムに基づいて、試験動作時における耐圧
不良試験端子2aの電位信号をA/D変換器23により
デジタル値として検出し、プログラムメモリ25からな
るデータ記憶手段に設定されている判定基準値と比較し
て、その良否を判定するようにしたので、内蔵されたA
/D変換器23を利用することにより、デバイス単体で
入力端子耐圧不良ないしリーク電流不良の検出が可能な
半導体デバイス内蔵入力端子耐圧不良自己検出システム
を得ることができる。
ログラムメモリ25からなるプログラム記憶手段と、デ
ータメモリ26からなるデータ記憶手段とを有し、A/
D変換入力端子2bから入力されたアナログ信号をデジ
タル信号に変換するA/D変換器23を備えた1チップ
によりCMOSトランジスタ等が構成される半導体デバ
イス21において、外部からプルアップまたはプルダウ
ンされている耐圧不良試験端子2aと、プログラムメモ
リ25からなるプログラム記憶手段によるプログラムに
より作動して、通常動作時にA/D変換入力端子2bを
選択し、試験動作時に耐圧不良試験端子2aを選択する
A/D入力セレクタ回路22からなる選択手段とを設
け、プログラムメモリ25からなるプログラム記憶手段
によるプログラムに基づいて、試験動作時における耐圧
不良試験端子2aの電位信号をA/D変換器23により
デジタル値として検出し、プログラムメモリ25からな
るデータ記憶手段に設定されている判定基準値と比較し
て、その良否を判定するようにしたので、内蔵されたA
/D変換器23を利用することにより、デバイス単体で
入力端子耐圧不良ないしリーク電流不良の検出が可能な
半導体デバイス内蔵入力端子耐圧不良自己検出システム
を得ることができる。
【0033】実施の形態2.この発明による実施の形態
2を、図4および図5について説明する。実施の形態2
においても、前述の図1のリーク電流による入力端子電
位変動を半導体デバイス内部もしくは外部にて発生され
た基準値と電圧比較器を利用して比較することにより検
出し、デバイス単体で耐圧不良を検出するというもので
ある。
2を、図4および図5について説明する。実施の形態2
においても、前述の図1のリーク電流による入力端子電
位変動を半導体デバイス内部もしくは外部にて発生され
た基準値と電圧比較器を利用して比較することにより検
出し、デバイス単体で耐圧不良を検出するというもので
ある。
【0034】図4に、この発明による実施の形態2にお
けるシステム構成のブロック図を示す。図において、4
1は1チップによりCMOSトランジスタ等が構成され
る半導体チップからなる半導体デバイス、42は電圧比
較器入力セレクタ、43は電圧比較器、44は中央処理
装置、45はプログラムメモリ、46はデータメモリ、
47は外付けプルアップ入力回路、48は外付けプルダ
ウン入力回路、49は比較参照電圧発生器、4aは耐圧
不良試験端子(入力端子)、4bは電圧比較器入力端子
である。4cは電圧比較器入力セレクタ制御信号、4d
は電圧比較器入力信号、4eは電圧比較器変換制御信
号、4fは電圧比較結果信号、4gはアドレス信号、4
hはデータ信号、4iはアドレス信号、4jはデータ信
号、4kは比較参照電圧である。
けるシステム構成のブロック図を示す。図において、4
1は1チップによりCMOSトランジスタ等が構成され
る半導体チップからなる半導体デバイス、42は電圧比
較器入力セレクタ、43は電圧比較器、44は中央処理
装置、45はプログラムメモリ、46はデータメモリ、
47は外付けプルアップ入力回路、48は外付けプルダ
ウン入力回路、49は比較参照電圧発生器、4aは耐圧
不良試験端子(入力端子)、4bは電圧比較器入力端子
である。4cは電圧比較器入力セレクタ制御信号、4d
は電圧比較器入力信号、4eは電圧比較器変換制御信
号、4fは電圧比較結果信号、4gはアドレス信号、4
hはデータ信号、4iはアドレス信号、4jはデータ信
号、4kは比較参照電圧である。
【0035】図4は、中央処理装置44とアドレスバス
4g,4i,データバス4h,4jを介してプログラム
メモリ45,データメモリ46を備え、電圧比較器43
と電圧比較器入力セレクタ42を有する半導体デバイス
41を示すものである。電圧比較器入力セレクタ42は
制御信号4cにより、本来の用途である参照電位Vre
fとの電位比較のために設けられた電圧比較器入力端子
群4bの他に耐圧不良試験端子4aも選択できるように
構成する。耐圧不良試験端子4aは本来の機能である入
力端子として内部ロジックにも接続されている。
4g,4i,データバス4h,4jを介してプログラム
メモリ45,データメモリ46を備え、電圧比較器43
と電圧比較器入力セレクタ42を有する半導体デバイス
41を示すものである。電圧比較器入力セレクタ42は
制御信号4cにより、本来の用途である参照電位Vre
fとの電位比較のために設けられた電圧比較器入力端子
群4bの他に耐圧不良試験端子4aも選択できるように
構成する。耐圧不良試験端子4aは本来の機能である入
力端子として内部ロジックにも接続されている。
【0036】耐圧不良試験を行う入力端子4aには一般
にデバイス外部より“Hi”および“Low”入力用の
プルアップ47およびプルダウン入力回路48、もしく
はこれらに相当する入力回路が設けられていると考えら
れる。電圧比較器は中央処理装置44より制御信号4e
により制御され、デバイス内部の比較参照電圧発生器4
9もしくは外部で生成された、参照電位Vref4kと
電圧比較し、比較判定値4fを出力する。プログラムメ
モリ45内のプログラムにより、中央処理装置44は耐
圧不良試験端子4aと予めデータメモリ46内に設定さ
れた正常/異常電圧境界値に相当する参照電位Vre
f:4kとを比較して両者の大小判定を行う。この比較
結果から、端子電位が正常電圧範囲内に収まっているか
否かを判断し、耐圧不良発生の有無を検出する。
にデバイス外部より“Hi”および“Low”入力用の
プルアップ47およびプルダウン入力回路48、もしく
はこれらに相当する入力回路が設けられていると考えら
れる。電圧比較器は中央処理装置44より制御信号4e
により制御され、デバイス内部の比較参照電圧発生器4
9もしくは外部で生成された、参照電位Vref4kと
電圧比較し、比較判定値4fを出力する。プログラムメ
モリ45内のプログラムにより、中央処理装置44は耐
圧不良試験端子4aと予めデータメモリ46内に設定さ
れた正常/異常電圧境界値に相当する参照電位Vre
f:4kとを比較して両者の大小判定を行う。この比較
結果から、端子電位が正常電圧範囲内に収まっているか
否かを判断し、耐圧不良発生の有無を検出する。
【0037】図5に、上記システムを用いてデバイス単
体で耐圧不良検出するときのフローチャートを示す。図
5において、耐圧不良を検出するとき、 (1) はじめに、電圧比較器入力セレクタ42によ
り、耐圧不良試験端子信号線4aを電圧比較器入力4d
に接続されるように設定する。 (2) 次に、これと、予めデータメモリ46内に設定
した正常/異常電圧境界値に相当するように発生された
参照電位Vref:4kとの電圧比較を実行し、比較判
定値4fを中央処理装置44が得る。 (3) 中央処理装置44が読み取った電圧比較判定結
果4fが入力端子電圧>Vrefを示した場合(入力プ
ルアップ時。入力プルダウン時は逆)、中央処理装置4
4は耐圧不良が発生していないものと判断して通常処理
に戻る。 (4) 中央処理装置44が読み取った電圧比較判定結
果4fが入力端子電圧<Vrefを示した場合(入力プ
ルアップ時。入力プルダウン時は逆)、耐圧不良に起因
する電流リークにより端子電位が正常範囲から逸脱して
いるものと考えられるので中央処理装置44は耐圧不良
発生と判断する。耐圧不良発生時には出力端子からデバ
イス外部にアラーム信号を送出して外部に通知する。
体で耐圧不良検出するときのフローチャートを示す。図
5において、耐圧不良を検出するとき、 (1) はじめに、電圧比較器入力セレクタ42によ
り、耐圧不良試験端子信号線4aを電圧比較器入力4d
に接続されるように設定する。 (2) 次に、これと、予めデータメモリ46内に設定
した正常/異常電圧境界値に相当するように発生された
参照電位Vref:4kとの電圧比較を実行し、比較判
定値4fを中央処理装置44が得る。 (3) 中央処理装置44が読み取った電圧比較判定結
果4fが入力端子電圧>Vrefを示した場合(入力プ
ルアップ時。入力プルダウン時は逆)、中央処理装置4
4は耐圧不良が発生していないものと判断して通常処理
に戻る。 (4) 中央処理装置44が読み取った電圧比較判定結
果4fが入力端子電圧<Vrefを示した場合(入力プ
ルアップ時。入力プルダウン時は逆)、耐圧不良に起因
する電流リークにより端子電位が正常範囲から逸脱して
いるものと考えられるので中央処理装置44は耐圧不良
発生と判断する。耐圧不良発生時には出力端子からデバ
イス外部にアラーム信号を送出して外部に通知する。
【0038】以上のような耐圧不良検出のルーチンをユ
ーザプログラム内で定期的に実行するようにプログラミ
ングしておくことで後発的な耐圧不良をデバイス単体で
検出し、外部に通知することができる。従来と比較し
て、よりフェイルセーフなシステムを構築することが可
能となり、実施の形態1と同様のメリットが得られる。
但し、実施の形態2の場合はVrefの値をデバイス製
造後は変更できない。
ーザプログラム内で定期的に実行するようにプログラミ
ングしておくことで後発的な耐圧不良をデバイス単体で
検出し、外部に通知することができる。従来と比較し
て、よりフェイルセーフなシステムを構築することが可
能となり、実施の形態1と同様のメリットが得られる。
但し、実施の形態2の場合はVrefの値をデバイス製
造後は変更できない。
【0039】この発明による実施の形態2によれば、プ
ログラムメモリ45からなるプログラム記憶手段と、デ
ータメモリ46からなるデータ記憶手段とを有し、比較
電圧入力端子4bから入力された比較電圧を基準値と比
較する電圧比較器43を備えた1チップによりCMOS
トランジスタ等が構成される半導体チップからなる半導
体デバイス41において、外部からプルアップまたはプ
ルダウンされている耐圧不良試験端子4aと、プログラ
ムメモリ45からなるプログラム記憶手段によるプログ
ラムにより作動して、通常動作時に比較電圧入力端子4
bを選択し、試験動作時に耐圧不良試験端子4aを選択
する比較電圧入力セレクタ回路42からなる選択手段と
を設け、プログラムメモリ45からなるプログラム記憶
手段によるプログラムに基づいて、試験動作時における
耐圧不良試験端子4aの電位信号を電圧比較器43によ
りデータメモリ46からなるデータ記憶手段に設定され
た判定基準値に相当する参照電位4kと比較し、その良
否を判定するようにしたので、内蔵された電圧比較器4
3を利用することにより、デバイス単体で入力端子耐圧
不良ないしはリーク電流不良の検出が可能な半導体デバ
イス内蔵入力端子耐圧不良自己検出システムを得ること
ができる。
ログラムメモリ45からなるプログラム記憶手段と、デ
ータメモリ46からなるデータ記憶手段とを有し、比較
電圧入力端子4bから入力された比較電圧を基準値と比
較する電圧比較器43を備えた1チップによりCMOS
トランジスタ等が構成される半導体チップからなる半導
体デバイス41において、外部からプルアップまたはプ
ルダウンされている耐圧不良試験端子4aと、プログラ
ムメモリ45からなるプログラム記憶手段によるプログ
ラムにより作動して、通常動作時に比較電圧入力端子4
bを選択し、試験動作時に耐圧不良試験端子4aを選択
する比較電圧入力セレクタ回路42からなる選択手段と
を設け、プログラムメモリ45からなるプログラム記憶
手段によるプログラムに基づいて、試験動作時における
耐圧不良試験端子4aの電位信号を電圧比較器43によ
りデータメモリ46からなるデータ記憶手段に設定され
た判定基準値に相当する参照電位4kと比較し、その良
否を判定するようにしたので、内蔵された電圧比較器4
3を利用することにより、デバイス単体で入力端子耐圧
不良ないしはリーク電流不良の検出が可能な半導体デバ
イス内蔵入力端子耐圧不良自己検出システムを得ること
ができる。
【0040】
【発明の効果】第1の発明によれば、プログラム記憶手
段を有し、A/D変換入力端子から入力されたアナログ
信号をデジタル信号に変換するA/D変換器を備えた半
導体装置において、耐圧不良試験端子と、前記プログラ
ム記憶手段によるプログラムにより作動して、通常動作
時に前記A/D変換入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する選択手段とを設け、前記
プログラム記憶手段によるプログラムに基づいて、試験
動作時における前記耐圧不良試験端子の電位信号を前記
A/D変換器によりデジタル値として検出し、その良否
を判定するようにしたので、内蔵されたA/D変換器を
利用することにより、デバイス単体で入力端子耐圧不良
ないしはリーク電流不良の検出が可能な半導体装置を得
ることができる。
段を有し、A/D変換入力端子から入力されたアナログ
信号をデジタル信号に変換するA/D変換器を備えた半
導体装置において、耐圧不良試験端子と、前記プログラ
ム記憶手段によるプログラムにより作動して、通常動作
時に前記A/D変換入力端子を選択し、試験動作時に前
記耐圧不良試験端子を選択する選択手段とを設け、前記
プログラム記憶手段によるプログラムに基づいて、試験
動作時における前記耐圧不良試験端子の電位信号を前記
A/D変換器によりデジタル値として検出し、その良否
を判定するようにしたので、内蔵されたA/D変換器を
利用することにより、デバイス単体で入力端子耐圧不良
ないしはリーク電流不良の検出が可能な半導体装置を得
ることができる。
【0041】第2の発明によれば、プログラム記憶手段
と、データ記憶手段とを有し、A/D変換入力端子から
入力されたアナログ信号をデジタル信号に変換するA/
D変換器を備えた半導体装置において、外部からプルア
ップされている耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記A/D変換入力端子を選択し、試験動作時に前記耐
圧不良試験端子を選択するA/D入力セレクタ回路から
なる選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記A/D変換器によりデジタ
ル値として検出し、前記データ記憶手段に設定されてい
る判定基準値と比較して、その良否を判定するようにし
たので、内蔵されたA/D変換器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
と、データ記憶手段とを有し、A/D変換入力端子から
入力されたアナログ信号をデジタル信号に変換するA/
D変換器を備えた半導体装置において、外部からプルア
ップされている耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記A/D変換入力端子を選択し、試験動作時に前記耐
圧不良試験端子を選択するA/D入力セレクタ回路から
なる選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記A/D変換器によりデジタ
ル値として検出し、前記データ記憶手段に設定されてい
る判定基準値と比較して、その良否を判定するようにし
たので、内蔵されたA/D変換器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
【0042】第3の発明によれば、プログラム記憶手段
と、データ記憶手段とを有し、A/D変換入力端子から
入力されたアナログ信号をデジタル信号に変換するA/
D変換器を備えた半導体装置において、外部からプルダ
ウンされている耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記A/D変換入力端子を選択し、試験動作時に前記耐
圧不良試験端子を選択するA/D入力セレクタ回路から
なる選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記A/D変換器によりデジタ
ル値として検出し、前記データ記憶手段に設定されてい
る判定基準値と比較して、その良否を判定するようにし
たので、内蔵されたA/D変換器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
と、データ記憶手段とを有し、A/D変換入力端子から
入力されたアナログ信号をデジタル信号に変換するA/
D変換器を備えた半導体装置において、外部からプルダ
ウンされている耐圧不良試験端子と、前記プログラム記
憶手段によるプログラムにより作動して、通常動作時に
前記A/D変換入力端子を選択し、試験動作時に前記耐
圧不良試験端子を選択するA/D入力セレクタ回路から
なる選択手段とを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記A/D変換器によりデジタ
ル値として検出し、前記データ記憶手段に設定されてい
る判定基準値と比較して、その良否を判定するようにし
たので、内蔵されたA/D変換器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
【0043】第4の発明によれば、プログラム記憶手段
を有し、比較電圧入力端子から入力された比較電圧を基
準値と比較する電圧比較器を備えた半導体装置におい
て、耐圧不良試験端子と、前記プログラム記憶手段によ
るプログラムにより作動して、通常動作時に前記比較電
圧入力端子を選択し、試験動作時に前記耐圧不良試験端
子を選択する比較電圧入力セレクタとを設け、前記プロ
グラム記憶手段によるプログラムに基づいて、試験動作
時における前記耐圧不良試験端子の電位信号を前記電圧
比較器により基準値と比較し、その良否を判定するよう
にしたので、内蔵された電圧比較器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
を有し、比較電圧入力端子から入力された比較電圧を基
準値と比較する電圧比較器を備えた半導体装置におい
て、耐圧不良試験端子と、前記プログラム記憶手段によ
るプログラムにより作動して、通常動作時に前記比較電
圧入力端子を選択し、試験動作時に前記耐圧不良試験端
子を選択する比較電圧入力セレクタとを設け、前記プロ
グラム記憶手段によるプログラムに基づいて、試験動作
時における前記耐圧不良試験端子の電位信号を前記電圧
比較器により基準値と比較し、その良否を判定するよう
にしたので、内蔵された電圧比較器を利用することによ
り、デバイス単体で入力端子耐圧不良ないしはリーク電
流不良の検出が可能な半導体装置を得ることができる。
【0044】第5の発明によれば、プログラム記憶手段
と、データ記憶手段とを有し、比較電圧入力端子から入
力された比較電圧を基準値と比較する電圧比較器を備え
た半導体装置において、外部からプルアップされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定するようにしたので、内蔵された電圧比較器
を利用することにより、デバイス単体で入力端子耐圧不
良ないしはリーク電流不良の検出が可能な半導体装置を
得ることができる。
と、データ記憶手段とを有し、比較電圧入力端子から入
力された比較電圧を基準値と比較する電圧比較器を備え
た半導体装置において、外部からプルアップされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定するようにしたので、内蔵された電圧比較器
を利用することにより、デバイス単体で入力端子耐圧不
良ないしはリーク電流不良の検出が可能な半導体装置を
得ることができる。
【0045】第6の発明によれば、プログラム記憶手段
と、データ記憶手段とを有し、比較電圧入力端子から入
力された比較電圧を基準値と比較する電圧比較器を備え
た半導体装置において、外部からプルダウンされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定するようにしたので、内蔵された電圧比較器
を利用することにより、デバイス単体で入力端子耐圧不
良ないしはリーク電流不良の検出が可能な半導体装置を
得ることができる。
と、データ記憶手段とを有し、比較電圧入力端子から入
力された比較電圧を基準値と比較する電圧比較器を備え
た半導体装置において、外部からプルダウンされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定するようにしたので、内蔵された電圧比較器
を利用することにより、デバイス単体で入力端子耐圧不
良ないしはリーク電流不良の検出が可能な半導体装置を
得ることができる。
【0046】第7の発明によれば、第1の発明における
半導体装置の耐圧不良検出システムにおいて、耐圧不良
試験端子と、前記プログラム記憶手段によるプログラム
により作動して、通常動作時に前記A/D変換入力端子
を選択し、試験動作時に前記耐圧不良試験端子を選択す
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記A/D変換器によりデジタル
値として検出し、その良否を判定するようにしたので、
内蔵されたA/D変換器を利用することにより、デバイ
ス単体で入力端子耐圧不良ないしはリーク電流不良の検
出が可能な耐圧不良自己検出システムを得ることができ
る。
半導体装置の耐圧不良検出システムにおいて、耐圧不良
試験端子と、前記プログラム記憶手段によるプログラム
により作動して、通常動作時に前記A/D変換入力端子
を選択し、試験動作時に前記耐圧不良試験端子を選択す
る選択手段とを設け、前記プログラム記憶手段によるプ
ログラムに基づいて、試験動作時における前記耐圧不良
試験端子の電位信号を前記A/D変換器によりデジタル
値として検出し、その良否を判定するようにしたので、
内蔵されたA/D変換器を利用することにより、デバイ
ス単体で入力端子耐圧不良ないしはリーク電流不良の検
出が可能な耐圧不良自己検出システムを得ることができ
る。
【0047】第8の発明によれば、第2の発明における
半導体装置の耐圧不良検出システムにおいて、外部から
プルアップされている耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記A/D変換入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択するA/D入力セレクタ回
路からなる選択手段とを設け、前記プログラム記憶手段
によるプログラムに基づいて、試験動作時における前記
耐圧不良試験端子の電位信号を前記A/D変換器により
デジタル値として検出し、前記データ記憶手段に設定さ
れている判定基準値と比較して、その良否を判定するよ
うにしたので、内蔵されたA/D変換器を利用すること
により、デバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能な耐圧不良自己検出システムを
得ることができる。
半導体装置の耐圧不良検出システムにおいて、外部から
プルアップされている耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記A/D変換入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択するA/D入力セレクタ回
路からなる選択手段とを設け、前記プログラム記憶手段
によるプログラムに基づいて、試験動作時における前記
耐圧不良試験端子の電位信号を前記A/D変換器により
デジタル値として検出し、前記データ記憶手段に設定さ
れている判定基準値と比較して、その良否を判定するよ
うにしたので、内蔵されたA/D変換器を利用すること
により、デバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能な耐圧不良自己検出システムを
得ることができる。
【0048】第9の発明によれば、第3の発明における
半導体装置の耐圧不良検出システムにおいて、外部から
プルダウンされている耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記A/D変換入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択するA/D入力セレクタ回
路からなる選択手段とを設け、前記プログラム記憶手段
によるプログラムに基づいて、試験動作時における前記
耐圧不良試験端子の電位信号を前記A/D変換器により
デジタル値として検出し、前記データ記憶手段に設定さ
れている判定基準値と比較して、その良否を判定するよ
うにしたので、内蔵されたA/D変換器を利用すること
により、デバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能な耐圧不良自己検出システムを
得ることができる。
半導体装置の耐圧不良検出システムにおいて、外部から
プルダウンされている耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記A/D変換入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択するA/D入力セレクタ回
路からなる選択手段とを設け、前記プログラム記憶手段
によるプログラムに基づいて、試験動作時における前記
耐圧不良試験端子の電位信号を前記A/D変換器により
デジタル値として検出し、前記データ記憶手段に設定さ
れている判定基準値と比較して、その良否を判定するよ
うにしたので、内蔵されたA/D変換器を利用すること
により、デバイス単体で入力端子耐圧不良ないしはリー
ク電流不良の検出が可能な耐圧不良自己検出システムを
得ることができる。
【0049】第10の発明によれば、第4の発明におけ
る半導体装置の耐圧不良検出システムにおいて、耐圧不
良試験端子と、前記プログラム記憶手段によるプログラ
ムにより作動して、通常動作時に前記比較電圧入力端子
を選択し、試験動作時に前記耐圧不良試験端子を選択す
る比較電圧入力セレクタとを設け、前記プログラム記憶
手段によるプログラムに基づいて、試験動作時における
前記耐圧不良試験端子の電位信号を前記電圧比較器によ
り基準値と比較し、その良否を判定するようにしたの
で、内蔵された電圧比較器を利用することにより、デバ
イス単体で入力端子耐圧不良ないしはリーク電流不良の
検出が可能な耐圧不良自己検出システムを得ることがで
きる。
る半導体装置の耐圧不良検出システムにおいて、耐圧不
良試験端子と、前記プログラム記憶手段によるプログラ
ムにより作動して、通常動作時に前記比較電圧入力端子
を選択し、試験動作時に前記耐圧不良試験端子を選択す
る比較電圧入力セレクタとを設け、前記プログラム記憶
手段によるプログラムに基づいて、試験動作時における
前記耐圧不良試験端子の電位信号を前記電圧比較器によ
り基準値と比較し、その良否を判定するようにしたの
で、内蔵された電圧比較器を利用することにより、デバ
イス単体で入力端子耐圧不良ないしはリーク電流不良の
検出が可能な耐圧不良自己検出システムを得ることがで
きる。
【0050】第11の発明によれば、第5の発明におけ
る耐圧不良検出システムにおいて、外部からプルアップ
されている耐圧不良試験端子と、前記プログラム記憶手
段によるプログラムにより作動して、通常動作時に前記
比較電圧入力端子を選択し、試験動作時に前記耐圧不良
試験端子を選択する比較電圧入力セレクタ回路からなる
選択手段とを設け、前記プログラム記憶手段によるプロ
グラムに基づいて、試験動作時における前記耐圧不良試
験端子の電位信号を前記電圧比較器により前記データ記
憶手段に設定された判定基準値に相当する参照電位と比
較し、その良否を判定するようにしたので、内蔵された
電圧比較器を利用することにより、デバイス単体で入力
端子耐圧不良ないしはリーク電流不良の検出が可能な耐
圧不良自己検出システムを得ることができる。
る耐圧不良検出システムにおいて、外部からプルアップ
されている耐圧不良試験端子と、前記プログラム記憶手
段によるプログラムにより作動して、通常動作時に前記
比較電圧入力端子を選択し、試験動作時に前記耐圧不良
試験端子を選択する比較電圧入力セレクタ回路からなる
選択手段とを設け、前記プログラム記憶手段によるプロ
グラムに基づいて、試験動作時における前記耐圧不良試
験端子の電位信号を前記電圧比較器により前記データ記
憶手段に設定された判定基準値に相当する参照電位と比
較し、その良否を判定するようにしたので、内蔵された
電圧比較器を利用することにより、デバイス単体で入力
端子耐圧不良ないしはリーク電流不良の検出が可能な耐
圧不良自己検出システムを得ることができる。
【0051】第12の発明によれば、第6の発明におけ
る半導体装置の耐圧不良検出システムにおいて、外部か
らプルダウンされている耐圧不良試験端子と、前記プロ
グラム記憶手段によるプログラムにより作動して、通常
動作時に前記比較電圧入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択する比較電圧入力セレクタ
回路からなる選択手段とを設け、前記プログラム記憶手
段によるプログラムに基づいて、試験動作時における前
記耐圧不良試験端子の電位信号を前記電圧比較器により
前記データ記憶手段に設定された判定基準値に相当する
参照電位と比較し、その良否を判定するようにしたの
で、内蔵された電圧比較器を利用することにより、デバ
イス単体で入力端子耐圧不良ないしはリーク電流不良の
検出が可能な耐圧不良自己検出システムを得ることがで
きる。
る半導体装置の耐圧不良検出システムにおいて、外部か
らプルダウンされている耐圧不良試験端子と、前記プロ
グラム記憶手段によるプログラムにより作動して、通常
動作時に前記比較電圧入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択する比較電圧入力セレクタ
回路からなる選択手段とを設け、前記プログラム記憶手
段によるプログラムに基づいて、試験動作時における前
記耐圧不良試験端子の電位信号を前記電圧比較器により
前記データ記憶手段に設定された判定基準値に相当する
参照電位と比較し、その良否を判定するようにしたの
で、内蔵された電圧比較器を利用することにより、デバ
イス単体で入力端子耐圧不良ないしはリーク電流不良の
検出が可能な耐圧不良自己検出システムを得ることがで
きる。
【図1】 一般的なMOS半導体デバイスにおいて発生
し得る入力端子の耐圧不良の例を示す接続図。
し得る入力端子の耐圧不良の例を示す接続図。
【図2】 この発明による実施の形態1におけるシステ
ム構成を示すブロック図。
ム構成を示すブロック図。
【図3】 この発明による実施の形態1における耐圧不
良検出ステップを示すフローチャート図。
良検出ステップを示すフローチャート図。
【図4】 この発明による実施の形態2におけるシステ
ム構成を示すブロック図。
ム構成を示すブロック図。
【図5】 この発明による実施の形態2における耐圧不
良検出ステップを示すフローチャート図。
良検出ステップを示すフローチャート図。
21 半導体デバイス、22 A/D変換器入力セレク
タ、23 A/D変換器、24 中央処理装置、25
プログラムメモリ、26 データメモリ、27外付けプ
ルアップ入力回路、28 外付けプルダウン入力回路、
2a 耐圧不良試験端子(入力端子)、2b A/D変
換入力端子、2c A/D入力セレクタ制御信号、2d
アナログ入力信号、2e A/D変換制御信号、2f
A/D変換結果データ、2g アドレス信号、2h
データ信号、2i アドレス信号、2j データ信号、
41 半導体デバイス、42 電圧比較器入力セレク
タ、43 電圧比較器、44 中央処理装置、45 プ
ログラムメモリ、46 データメモリ、47 外付けプ
ルアップ入力回路、48 外付けプルダウン入力回路、
49 比較参照電圧発生器、4a 耐圧不良試験端子
(入力端子)、4b電圧比較器入力端子、4c 電圧比
較器入力セレクタ制御信号、4d 電圧比較器入力信
号、4e 電圧比較器変換制御信号、4f 電圧比較結
果信号、4gアドレス信号、4h データ信号、4i
アドレス信号、4j データ信号、4k 比較参照電
圧。
タ、23 A/D変換器、24 中央処理装置、25
プログラムメモリ、26 データメモリ、27外付けプ
ルアップ入力回路、28 外付けプルダウン入力回路、
2a 耐圧不良試験端子(入力端子)、2b A/D変
換入力端子、2c A/D入力セレクタ制御信号、2d
アナログ入力信号、2e A/D変換制御信号、2f
A/D変換結果データ、2g アドレス信号、2h
データ信号、2i アドレス信号、2j データ信号、
41 半導体デバイス、42 電圧比較器入力セレク
タ、43 電圧比較器、44 中央処理装置、45 プ
ログラムメモリ、46 データメモリ、47 外付けプ
ルアップ入力回路、48 外付けプルダウン入力回路、
49 比較参照電圧発生器、4a 耐圧不良試験端子
(入力端子)、4b電圧比較器入力端子、4c 電圧比
較器入力セレクタ制御信号、4d 電圧比較器入力信
号、4e 電圧比較器変換制御信号、4f 電圧比較結
果信号、4gアドレス信号、4h データ信号、4i
アドレス信号、4j データ信号、4k 比較参照電
圧。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2G032 AA01 AB11 AD01 AH07 AK11 AK14 AK19 AL00
Claims (12)
- 【請求項1】 プログラム記憶手段を有し、A/D変換
入力端子から入力されたアナログ信号をデジタル信号に
変換するA/D変換器を備えた半導体装置において、耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記A/D変換入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する選択手段とを設け、前記プログラム記憶手段に
よるプログラムに基づいて、試験動作時における前記耐
圧不良試験端子の電位信号を前記A/D変換器によりデ
ジタル値として検出し、その良否を判定することを特徴
とする半導体装置。 - 【請求項2】 プログラム記憶手段と、データ記憶手段
とを有し、A/D変換入力端子から入力されたアナログ
信号をデジタル信号に変換するA/D変換器を備えた半
導体装置において、外部からプルアップされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記A/D変換入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択するA/D入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記A/D変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定することを特徴とする半導体装
置。 - 【請求項3】 プログラム記憶手段と、データ記憶手段
とを有し、A/D変換入力端子から入力されたアナログ
信号をデジタル信号に変換するA/D変換器を備えた半
導体装置において、外部からプルダウンされている耐圧
不良試験端子と、前記プログラム記憶手段によるプログ
ラムにより作動して、通常動作時に前記A/D変換入力
端子を選択し、試験動作時に前記耐圧不良試験端子を選
択するA/D入力セレクタ回路からなる選択手段とを設
け、前記プログラム記憶手段によるプログラムに基づい
て、試験動作時における前記耐圧不良試験端子の電位信
号を前記A/D変換器によりデジタル値として検出し、
前記データ記憶手段に設定されている判定基準値と比較
して、その良否を判定することを特徴とする半導体装
置。 - 【請求項4】 プログラム記憶手段を有し、比較電圧入
力端子から入力された比較電圧を基準値と比較する電圧
比較器を備えた半導体装置において、耐圧不良試験端子
と、前記プログラム記憶手段によるプログラムにより作
動して、通常動作時に前記比較電圧入力端子を選択し、
試験動作時に前記耐圧不良試験端子を選択する比較電圧
入力セレクタとを設け、前記プログラム記憶手段による
プログラムに基づいて、試験動作時における前記耐圧不
良試験端子の電位信号を前記電圧比較器により基準値と
比較し、その良否を判定することを特徴とする半導体装
置。 - 【請求項5】 プログラム記憶手段と、データ記憶手段
とを有し、比較電圧入力端子から入力された比較電圧を
基準値と比較する電圧比較器を備えた半導体装置におい
て、外部からプルアップされている耐圧不良試験端子
と、前記プログラム記憶手段によるプログラムにより作
動して、通常動作時に前記比較電圧入力端子を選択し、
試験動作時に前記耐圧不良試験端子を選択する比較電圧
入力セレクタ回路からなる選択手段とを設け、前記プロ
グラム記憶手段によるプログラムに基づいて、試験動作
時における前記耐圧不良試験端子の電位信号を前記電圧
比較器により前記データ記憶手段に設定された判定基準
値に相当する参照電位と比較し、その良否を判定するこ
とを特徴とする半導体装置。 - 【請求項6】 プログラム記憶手段と、データ記憶手段
とを有し、比較電圧入力端子から入力された比較電圧を
基準値と比較する電圧比較器を備えた半導体装置におい
て、外部からプルダウンされている耐圧不良試験端子
と、前記プログラム記憶手段によるプログラムにより作
動して、通常動作時に前記比較電圧入力端子を選択し、
試験動作時に前記耐圧不良試験端子を選択する比較電圧
入力セレクタ回路からなる選択手段とを設け、前記プロ
グラム記憶手段によるプログラムに基づいて、試験動作
時における前記耐圧不良試験端子の電位信号を前記電圧
比較器により前記データ記憶手段に設定された判定基準
値に相当する参照電位と比較し、その良否を判定するこ
とを特徴とする半導体装置。 - 【請求項7】 請求項1記載の半導体装置の耐圧不良検
出システムにおいて、耐圧不良試験端子と、前記プログ
ラム記憶手段によるプログラムにより作動して、通常動
作時に前記A/D変換入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択する選択手段とを設け、前
記プログラム記憶手段によるプログラムに基づいて、試
験動作時における前記耐圧不良試験端子の電位信号を前
記A/D変換器によりデジタル値として検出し、その良
否を判定することを特徴とする耐圧不良自己検出システ
ム。 - 【請求項8】 請求項2記載の半導体装置の耐圧不良検
出システムにおいて、外部からプルアップされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記A/D変換入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択するA/D入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記A/D変換器によりデジタル値として検出
し、前記データ記憶手段に設定されている判定基準値と
比較して、その良否を判定することを特徴とする耐圧不
良自己検出システム。 - 【請求項9】 請求項3記載の半導体装置の耐圧不良検
出システムにおいて、外部からプルダウンされている耐
圧不良試験端子と、前記プログラム記憶手段によるプロ
グラムにより作動して、通常動作時に前記A/D変換入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択するA/D入力セレクタ回路からなる選択手段とを
設け、前記プログラム記憶手段によるプログラムに基づ
いて、試験動作時における前記耐圧不良試験端子の電位
信号を前記A/D変換器によりデジタル値として検出
し、前記データ記憶手段に設定されている判定基準値と
比較して、その良否を判定することを特徴とする耐圧不
良自己検出システム。 - 【請求項10】 請求項4記載の半導体装置の耐圧不良
検出システムにおいて、耐圧不良試験端子と、前記プロ
グラム記憶手段によるプログラムにより作動して、通常
動作時に前記比較電圧入力端子を選択し、試験動作時に
前記耐圧不良試験端子を選択する比較電圧入力セレクタ
とを設け、前記プログラム記憶手段によるプログラムに
基づいて、試験動作時における前記耐圧不良試験端子の
電位信号を前記電圧比較器により基準値と比較し、その
良否を判定することを特徴とする耐圧不良自己検出シス
テム。 - 【請求項11】 請求項5記載の半導体装置の耐圧不良
検出システムにおいて、外部からプルアップされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定することを特徴とする耐圧不良自己検出シス
テム。 - 【請求項12】 請求項6記載の半導体装置の耐圧不良
検出システムにおいて、外部からプルダウンされている
耐圧不良試験端子と、前記プログラム記憶手段によるプ
ログラムにより作動して、通常動作時に前記比較電圧入
力端子を選択し、試験動作時に前記耐圧不良試験端子を
選択する比較電圧入力セレクタ回路からなる選択手段と
を設け、前記プログラム記憶手段によるプログラムに基
づいて、試験動作時における前記耐圧不良試験端子の電
位信号を前記電圧比較器により前記データ記憶手段に設
定された判定基準値に相当する参照電位と比較し、その
良否を判定することを特徴とする耐圧不良自己検出シス
テム。
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