DE2841453A1 - Halbleiterspeicherzelle - Google Patents

Halbleiterspeicherzelle

Info

Publication number
DE2841453A1
DE2841453A1 DE19782841453 DE2841453A DE2841453A1 DE 2841453 A1 DE2841453 A1 DE 2841453A1 DE 19782841453 DE19782841453 DE 19782841453 DE 2841453 A DE2841453 A DE 2841453A DE 2841453 A1 DE2841453 A1 DE 2841453A1
Authority
DE
Germany
Prior art keywords
substrate
insulating layer
memory cell
zone
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19782841453
Other languages
English (en)
Other versions
DE2841453C2 (de
Inventor
Theodore I Kamins
Charles G Sodini
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of DE2841453A1 publication Critical patent/DE2841453A1/de
Application granted granted Critical
Publication of DE2841453C2 publication Critical patent/DE2841453C2/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

PATENTANWALT ' D-7261 Gechingen/Bergwald
Lindenstr. 16 DIPL-ING. KNUD SCHULTE % Telefon: (07056)1367
Patentanwalt K. Schulte, Lindenstr. 16, D-7261 Gechingen
Int. Az.: Case 1214 21. September 1978
Hewlett-Packard Company HALBLEITERSPEICHERZELLE
Die Erfindung betrifft eine Halbleiterspeicherzelle, insbesondere eine Ein-Transistor-Speicherzelle.
Die für die meisten dynamischen Halbleiterspeicher mit wahlfreiem Zugriff verwendete Ein-Transistor-Speicherzelle beruht auf dem Prinzip der Ladungsspeicherung auf einem kapazitiven Element, wobei die Ladung in den Kondensator durch den einen Transistor der Zelle eingeführt wird. Um die Dichte der Speicherzellen auf jedem Halbleiterchip optimal zu machen, ist es wünschenswert, daß die Größe jeder Zelle möglichst klein ist. Die Größe einer Zelle hängt im wesentlichen von dem Bereich ab, der zur Speicherung einer gegebenen Ladungsmenge erforderlich ist, wobei diese Menge bestimmt wird durch die Empfindlichkeit der zugehörigen Ladungsabfühleinrichtung, die umgekehrt proportional der auf die Einheitsfläche bezogenen Kapazität der Zelle ist. Daher wird ein möglichst großer Kapazitätswert pro Einheitsfläche angestrebt.
Bei einer typischen Ein-Transistor-Speicherzelle wird ein MOS-Kondensator verwendet, dessen Kapazitätswert aus der Parallelschaltung von zwei Kapazitäten zusammengesetzt ist: 1. aus der Kapazität zwischen der Feldabschirmung und der Inversionsschicht ("Oxidkapazität") und 2. der Sperrschichtkapazität zwischen der Inversionsschicht und dem Substrat. Bei typischen Betriebsspannungen ist die Oxidkapazität im allgemeinen viel größer als die Sperrschichtkapazität, insbesondere wenn leicht dotierte Substrate verwendet werden, um den Kapazitätswert und den Transistorkörpereffekt auf andere Teile der Schaltung zu vermindern. Die Zellengröße, die bei herkömmlichen Einrichtungen zur angemessenen Ladungsspeicherung erforderlich ist, ist relativ groß.
90981 5/0760
'■/:■ k tür« K.ihl "iijen AG Kt. 1(1Η·1Γ.Η(Κ18 (BLi? 603U02..""! Postscheck Stuttgart 996 55-7Og
Hewlett-Packard Company
Int.Az.: Case 1214
284H53
Durch den kennzeichnenden Teil von Anspruch 1 wird bei einer Halbleiterspeicherzelle gemäß dem Oberbegriff erfindungsgemäß die Aufgabe gelöst, daß die Speicherdichte erhöht wird.
Gemäß einer bevorzugten Ausführungsform wird eine Speicherzelle vorgesehen, bei welcher die Sperrschichtkapazität des MOS-Kondensators gesteigert wird, indem die Dotierungskonzentration des Substrates lokal erhöht wird.
Gemäß anderen bevorzugten Ausführungsbeispielen kann das Substrat auch neben der Substrat/Isolationsgrenzschicht mit Ionen des entgegengesetzten Leitfähigkeitstyps dotiert werden, um einen Diodenübergang in dem Substrat auszubilden. Die wirksame Kapazität der Speicherzelle entspricht daher der Kapazität an der Isolationsschicht parallel zu der Kapazität der Sperrschicht oder des Di odenübergangs.
Im folgenden wird ein bevorzugtes Ausführungsbeispiel der Erfindung anhand der Zeichnungen erläutert; es zeigen:
Figur 1 eine Speicherzelle gemäß einer bevorzugten Ausführungsform
der Erfindung;
Figur 2 ein Ersatzschaltbild der Speicherzelle gemäß Figur 1.
In Figur 1 ist eine bevorzugte Ausführungsform der Speicherzelle mit einem Halbleitersubstrat 11 dargestellt, welches beispielsweise aus Silizium bestehen kann. Zur Erläuterung werde angenommen, daß das Substrat 11 aus Silizium vom P-Leitfähigkeitstyp besteht, welches beispielsweise erhalten werden kann, indem Silizium mit Bor bei einer Konzentration von etwa 2x10l0 cm dotiert wird. Es versteht sich, daß die Speicherzelle auch auf einem Substrat vom N-Leitfähigkeitstyp hergestellt werden kann, indem anstelle der erläuterten Dotierungsmittel entsprechende andere Dotierungssubstanzen verwendet werden.
90981 5/0760
Hewlett-Packard Company
Int. Az.: Case 1214
Durch Dotierung des Substrates 11 wird ein lateraler Schalttransistor 12 gebildet, der eine source-Zone T3 vom N -Typ und eine drain-Zone 15 vom N -Typ aufweist. Beispielsweise reicht die Dotierung mit Phos-
19 -3 phor bei einer Konzentration von etwa 10 cm . Ober einer Isolierschicht 19 liegt eine Steuerelektrode 179 die beispielsweise aus PoIysilizium oder einer dünnen metallischen Schicht bestehen kann. Die Isolierschicht 19 ist vorzugsweise eine Schicht aus SiO2 von etwa 0,05 pm bis 0,1 pm Stärke. Die drain-Zone 15 verbindet den Schalttransistor 12 mit einem Ladungsspeicherabschnitt 16 der Speicherzelle. Es ist auch möglich, eine zweite Schicht aus Polysilizium zu verwenden, in welchem Fall die drain-Zone 15 fortgelassen werden kann, ohne den Betrieb der Zelle grundlegend zu ändern. Der Kondensator 16 enthält eine metallische oder aus Polysilizium bestehende Steuerelektrode 21, die von dem Substrat 11 durch eine Isolierschicht 23 getrennt ist, wobei die Steuerelektrode 17 und die Isolierschicht 19 der Steuerelektrode 21 bzw. Isolierschicht 23 ähnlich sind.
Bei herkömmlichen Ein-Transistor-Speicherzellen würde eine Spannung an die Steuerelektrode 21 angelegt, um eine Sperrschicht an der Oberfläche des Substrates 11 zu erzeugen. Die Spannung wäre hinreichend hoch, um eine Inversionsschicht zu bilden, so daß die Ladungsspeicherung an der Oberfläche des Substrates 11 durch Verwendung der Oxidkapazität (zwischen der Steuerelektrode 21 und der Inversionsschicht) parallel zu der Kapazität der Sperrschicht zwischen der Inversionsschicht und dem Substrat 11 erzeugt würde.
Nunmehr wird eine Zone 25, welche sich im Abstand von 1 \im in das Substrat 11 von der Isolations/Substrat-Grenzschicht erstreckt, lokal dotiert, um eine Zone vom P -Leitfähigkeitstyp zu erzeugen, wodurch die Breite der Sperrschicht verringert und die Kapazität pro Einheitsfläche entsprechend erhöht wird. Bei einigen bevorzugten Ausführungsbeispielen wird zusätzlich eine Zone 27 zwischen der Zone 25 und der Isolationsschicht 23 (d.h. nahe der Oberfläche des Substrates 11) dotiert, um eine Oberflächenzone vom N+-Leitfähigkeitstyp zu erzeugen, so daß ein PN-Übergang 29 an der
909815/0760
Hewlett-Packard Company - 5 -
Grenzfläche der Bereiche 25 und 27 gebildet wird. Die Ladung wird daher auf einem Kondensator gespeichert, der aus der Oxidkapazität parallel zu der Kapazität des PN-Übergangs 29 gebildet ist, wie aus Figur 2 hervorgeht.
Bei einer bevorzugten Ausführungsform werden die Zonen 25 und 27 durch Ionenimplantation mittels Bor bzw. Arsen gebildet. Eine Dosie-
J3 .2 13 _2
rung der Bor-Implantation im Bereich von 1x10 cm bis 5x10 cm hat zu guten Ergebnissen geführt. Die Arsen-Dotierung, welche den Bereich 27 vom N -Leitfähigkeitstyp bildet, erstreckt sich bis zu einer Tiefe von etwa 0,5 μιη bei einer hinreichend hohen Konzentration, um effektiv als Zone vom N+-Leitfähigkeitstyp zu wirken. Wie sich für den Fachmann ergibt, können andere Dotierungstechniken, beispielweise die Diffusionstechnik, verwendet werden, um die erforderlichen Dotierungsprofile zu erhalten.
In Figur 2 wird eine logische "1" oder "0" durch eine Spannung auf einer Bit-Leitung 31 dargestellt. Eine der Steuerelektrode 17 zugeführte Steuerspannung V. steuert die Lese- und Schreibvorgänge der Zelle. Wenn V, hoch ist (etwa 12V) bei der Anordnung gemäß Figur 1, wird ein Kanal zwischen der source-Zone 13 und der drain-Zone 15 ausgebildet, so daß die Ladung auf der Bit-Leitung 31 an den Kondensator 16 übertragen werden kann. Die Steuerelektrode 21 wird durch die Spannung V^ auf eine konstante Spannung bezüglich des Substrates 11 gebracht, so daß die den Logikzustand darstellende Ladung in der Parallelschaltung der Oxidkapazität und der Kapazität des PN-übergangs gespeichert wird. Wenn die Zone 27 vom N -Leitfähigkeitstyp ausgelassen wird, erfolgt die Speicherung in der Parallelschaltung der Oxidkapazität und der Sperrschichtkapazität.
Die Speicherzelle wird "gelesen", indem die Spannung V- den hohen Wert annimmt, so daß die in der parallel geschalteten Kapazität gespeicherte Ladung mit der Bit-Leitung 31 durch den Schalttransistor
12 aufgeteilt wird. Die Änderung der Spannung auf der Bitleitung ist proportional der gespeicherten Ladung und kann als logische "1"
90981 5/0760
Hewlett-Packard Company -ß-
Int. Az.: Case 1214 ζ
oder logische "0" abgefühlt werden.
Der vorstehend erläuterte Aufbau mit doppelter Implantation hat zu einer beträchtlichen Reduzierung der Chipfläche pro gespeicherter Ladungsmenge geführt, wodurch gleichzeitig die Dichte der Speicherzellen auf jedem Halbleiterchip erhöht wird»
Es wird somit eine Ein-Transistor-Speicherstelle geschaffen, bei
welcher die Sperrschichtkapazität eines MOS-Kondensators erhöht wird, indem lokal die Konzentration der Substratdotierung verstärkt wird. Bei bevorzugten Ausführungsformen kann das Substrat auch neben der Substrat/Isolations-Grenzflache mit Ionen vom geeigneten Leitfähigkeitstyp dotiert werden, um einen Diodenübergang in dem Substrat
auszubilden. Die effektive Kapazität der Speicherzelle entspricht daher der Kapazität der Isolierschicht parallel zu der wesentlich erhöhten Kapazität der Sperrschicht oder des Diodenübergangs.
909815/076Q

Claims (4)

  1. Hewlett-Packard Company - /> ~
    Int. Az.: Case 1214 21. September 1978
    284U53
    PATENTANSPRÜCHE
    Halbleiterspeicherzelle, gekennzei chnet durch ein Substrat (11) aus einem Halbleitermaterial mit einem ersten Lei tfähi gkei tstyp,
    eine Isolierschicht (23) auf einem Abschnitt des Substrates, eine elektrisch leitfähige Steuerelektrode (21) auf der Isolierschicht,
    eine verstärkte Zone (25) des ersten Leitfähigkeitstyps mit höherer Leitfähigkeit als das Substrat, welche sich unterhalb der elektrisch leitfähigen Steuerelektrode und von der Isolierschicht in das Substrat hinein erstreckt und eine Steuereinrichtung (12) zum Einfuhren von Ladung in die Zelle zwecks Darstellung eines Logikzustandes und zum Abfühlen der Ladung in diese Zelle zwecks Anzeige eines durch diese Ladung dargestellten Logikzustandes.
  2. 2. Halbleiterspeicherzelle nach Anspruch 1, gekennzeichnet durch eine Oberflächenzone (27) eines zweiten dem ersten entgegengesetzten Halbleitertyps, welcher sich zwischen der Isolierschicht (23) und der verstärkten Zone (25) befindet.
  3. 3. Halbleiterspeicherzelle nach Anspruch 2, dadurch g e k e η η zeichnet, daß die Steuereinrichtung ein zusätzliches Paar von Oberflächenzonen (13, 15) des zweiten Leitfähigkeitstyps in dem Substrat (11), eine zusätzliche Isolierschicht (19) auf einem Abschnitt des Substrates zwischen dem Paar Oberflächenzonen und eine zusätzliche elektrisch leitfähige Steuerelektrode (17) auf der zusätzlichen Isolierschicht aufweist.
  4. 4. Halbleiterspeicherzelle nach Anspruch 2, dadurch gekennzei chnet , daß das Substrat (11) aus einem Halbleitermaterial vom P-Typ, die verstärkte Zone (27) aus einem Halbleitermaterial vom P+-Typ und die Oberflächenzone aus einem Halbleitermaterial vom N -Typ besteht.
    909815/0760
    ORiGiNAL INSPECTED
DE2841453A 1977-09-30 1978-09-23 Halbleiterspeicherzelle Expired DE2841453C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/838,199 US4163243A (en) 1977-09-30 1977-09-30 One-transistor memory cell with enhanced capacitance

Publications (2)

Publication Number Publication Date
DE2841453A1 true DE2841453A1 (de) 1979-04-12
DE2841453C2 DE2841453C2 (de) 1982-07-22

Family

ID=25276528

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2841453A Expired DE2841453C2 (de) 1977-09-30 1978-09-23 Halbleiterspeicherzelle

Country Status (3)

Country Link
US (1) US4163243A (de)
JP (2) JPS5456382A (de)
DE (1) DE2841453C2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3134233A1 (de) * 1980-09-02 1982-08-05 Intel Corp., Santa Clara, Calif. Dynamische cmos-speicherzelle und verfahren zu deren herstellung
US4833645A (en) * 1985-11-13 1989-05-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having improved resistance to alpha particle induced soft errors

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434438A (en) * 1976-09-13 1995-07-18 Texas Instruments Inc. Random access memory cell with a capacitor
JPS6044752B2 (ja) * 1978-04-24 1985-10-05 日本電気株式会社 ダイナミツクメモリ
US4320312A (en) * 1978-10-02 1982-03-16 Hewlett-Packard Company Smaller memory cells and logic circuits
US5109258A (en) * 1980-05-07 1992-04-28 Texas Instruments Incorporated Memory cell made by selective oxidation of polysilicon
US4441246A (en) * 1980-05-07 1984-04-10 Texas Instruments Incorporated Method of making memory cell by selective oxidation of polysilicon
JPS5718356A (en) * 1980-07-07 1982-01-30 Mitsubishi Electric Corp Semiconductor memory storage
US4373250A (en) * 1980-11-17 1983-02-15 Signetics Corporation Process for fabricating a high capacity memory cell
US4535349A (en) * 1981-12-31 1985-08-13 International Business Machines Corporation Non-volatile memory cell using a crystalline storage element with capacitively coupled sensing
US4887135A (en) * 1982-02-09 1989-12-12 American Telephone And Telegraph Company, At&T Bell Laboratories Dual level polysilicon single transistor-capacitor memory array
US4542481A (en) * 1983-01-31 1985-09-17 International Business Machines Corporation One-device random access memory cell having enhanced capacitance
JPS60126861A (ja) * 1983-12-13 1985-07-06 Fujitsu Ltd 半導体記憶装置
JPS60128658A (ja) * 1983-12-15 1985-07-09 Toshiba Corp 半導体記憶装置
JPS61266206A (ja) * 1985-05-20 1986-11-25 Kobe Steel Ltd 連続混練機の混練制御装置
JPS6260256A (ja) * 1985-09-10 1987-03-16 Toshiba Corp 半導体記憶装置及びその製造方法
JP2655859B2 (ja) * 1988-02-03 1997-09-24 株式会社日立製作所 半導体記憶装置
US5465249A (en) * 1991-11-26 1995-11-07 Cree Research, Inc. Nonvolatile random access memory device having transistor and capacitor made in silicon carbide substrate
US5217907A (en) * 1992-01-28 1993-06-08 National Semiconductor Corporation Array spreading resistance probe (ASRP) method for profile extraction from semiconductor chips of cellular construction
US5347226A (en) * 1992-11-16 1994-09-13 National Semiconductor Corporation Array spreading resistance probe (ASRP) method for profile extraction from semiconductor chips of cellular construction
US5714411A (en) * 1995-01-03 1998-02-03 Motorola, Inc. Process for forming a semiconductor device including a capacitor
US6066525A (en) * 1998-04-07 2000-05-23 Lsi Logic Corporation Method of forming DRAM capacitor by forming separate dielectric layers in a CMOS process
US7256415B2 (en) * 2005-05-31 2007-08-14 International Business Machines Corporation Memory device and method of manufacturing the device by simultaneously conditioning transition metal oxide layers in a plurality of memory cells
FR2893763A1 (fr) * 2005-11-21 2007-05-25 St Microelectronics Sa Element de memoire non-volatile
WO2010114406A1 (ru) * 2009-03-30 2010-10-07 Murashev Viktor Nikolaevich Ячейка памяти для быстродействующего эсппзу и способ ее программирования

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3740731A (en) * 1971-08-02 1973-06-19 Texas Instruments Inc One transistor dynamic memory cell
US3740732A (en) * 1971-08-12 1973-06-19 Texas Instruments Inc Dynamic data storage cell
JPS525224A (en) * 1975-07-02 1977-01-14 Hitachi Ltd 1trs-type memory cell
US4075045A (en) * 1976-02-09 1978-02-21 International Business Machines Corporation Method for fabricating FET one-device memory cells with two layers of polycrystalline silicon and fabrication of integrated circuits containing arrays of the memory cells charge storage capacitors utilizing five basic pattern deliberating steps
JPS604595B2 (ja) * 1976-03-08 1985-02-05 日本電気株式会社 集積回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3134233A1 (de) * 1980-09-02 1982-08-05 Intel Corp., Santa Clara, Calif. Dynamische cmos-speicherzelle und verfahren zu deren herstellung
US4833645A (en) * 1985-11-13 1989-05-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having improved resistance to alpha particle induced soft errors
US5030586A (en) * 1985-11-13 1991-07-09 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing semiconductor memory device having improved resistance to α particle induced soft errors

Also Published As

Publication number Publication date
JPS5456382A (en) 1979-05-07
US4163243A (en) 1979-07-31
DE2841453C2 (de) 1982-07-22
JPS5936262U (ja) 1984-03-07

Similar Documents

Publication Publication Date Title
DE2841453C2 (de) Halbleiterspeicherzelle
DE3029125C2 (de) Halbleiterspeicher
DE3103160C2 (de) Wiederprogrammierbare, nichtflüchtige EPROM-Speicherzelle und mit solchen Speicherzellen aufgebauter Speicher
DE69119820T2 (de) Halbleiteranordnung mit verringten zeitabhängigen dielektrischen Fehlern
DE2705503C3 (de) Halbleiterspeicheranordnung
DE3508996C2 (de)
DE3009719C2 (de)
DE69133300T2 (de) Feldeffektanordnung mit einem Kanal aus polykristallinem Silizium
DE2745290A1 (de) Integriertes speicherfeld
DE2619550A1 (de) Halbleiter-bauelement
DE2657643A1 (de) Halbleiteranordnung fuer ein speicherelement
DE2810597A1 (de) Elektrische bauelementstruktur mit einer mehrschichtigen isolierschicht
DE3029539A1 (de) Nichtfluechtige, programmierbare integrierte halbleiterspeicherzelle
DE2751592A1 (de) Dynamische speichereinrichtung
DE2201028C3 (de) Verfahren zum Betrieb eines Feldeffekttransistors und Feldeffekttransistor zur Ausübung dieses Verfahrens
DE2432352C3 (de) MNOS-Halbleiterspeicherelement
DE3688694T2 (de) Rillenartiger Kondensator und DRAM-Speicherzelle.
DE2614698C2 (de) Halbleiterspeicher
DE69115079T2 (de) Nichtflüchtige Halbleitervorrichtung.
DE3244488A1 (de) Elektrisch programmierbarer permanenter speicher
DE2703871C2 (de) Halbleiterspeicher mit wenigstens einem V-MOS-Transistor
DE4005645C2 (de) MIS-Halbleiteranordnung
DE3915594C2 (de) Kondensator, insbesondere für integrierte Halbleiterschaltungen
DE69605533T2 (de) Profilierte nichtflüchtige speicherzelle
DE2415736A1 (de) Metall-silizium-feldeffekttransistor

Legal Events

Date Code Title Description
OD Request for examination
D2 Grant after examination
8363 Opposition against the patent
8330 Complete renunciation