DE4005645C2 - MIS-Halbleiteranordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiteranordnung nach dem Oberbegriff des Patentanspruches 1, wie sie aus EP 0 124 115 A2 bekannt ist.

Mit dem zunehmenden Bedarf nach Hochgeschwindigkeit- Logikleistung von digitalen Systemen haben Halbleiter­ speicheranordnungen, die zur Gewährleistung einer großen Kapazität des Speicherraums mit hoher Integra­ tionsdichte ausgebildet sind, große Aufmerksamkeit auf sich gezogen. Typischerweise weist ein mit hoher Inte­ grationsdichte ausgebildeter Halbleiterspeicher aus Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) gebildete Speicherzellen auf. Zur Erhöhung der Integra­ tionsdichte der Speicheranordnungen sind die Elemente mit dem feinsten zulässigen Muster ausgebildet. Diese derzeit verfügbaren MOS-Halbleiteranordnungen sind je­ doch mit verschiedenen, auf der Mikrofertigung der Speicherelemente beruhenden Problemen bezüglich Lei­ stung und Zuverlässigkeit behaftet. Insbesondere kann die wirksame Trennung zwischen den Speicherelementen bei gleichzeitig hoher Durchbruchspannung als eine der wichtigsten technischen Aufgaben angesehen werden, die durch Halbleiterhersteller möglichst schnell gelöst werden sollte.

Bei der Mikrofertigung von Speicherelementen werden wirksame bzw. effektive Trennung zwischen den Speicher­ elementen und eine hohe Durchbruchspannung als einander widersprechende Faktoren angesehen.

Aufgabe der Erfindung ist damit die Schaffung einer Halbleiteranordnung der eingangs genannten Art mit ver­ besserter Integrationsdichte und Zuverlässigkeit.

Diese Aufgabe wird bei einer Halbleiteranordnung nach dem Oberbegriff des Patentanspruches erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine schematische Aufsicht auf zwei benachbarte Zellenblöcke eines elektrisch löschbaren programmierbaren Festwertspeichers (EEPROMs) gemäß einer bevorzugten Ausführungsform, wobei die Zellenblöcke jeweils einen Anwähl- bzw. Wähltransistor und Speicher­ zellentransistoren, die zur Bildung einer "NAND"-Zellen-Struktur in Reihe geschaltet sind, aufweisen,

Fig. 2 einen in vergrößertem Maßstab gehaltenen Schnitt längs der Linie II-II in Fig. 1 durch den Zellenblock,

Fig. 3 einen in vergrößertem Maßstab gehaltenen Schnitt längs der Linie III-III in Fig. 1 durch den Zellenblock,

Fig. 4 eine in vergrößertem Maßstab gehaltene sche­ matische Aufsicht auf den EPROM,

Fig. 5 einen schematischen Schnitt längs der Linie V-V in Fig. 4 durch den Zellenblock und

Fig. 6A bis 6C schematische Schnittansichten zur Dar­ stellung verschiedener Hauptschritte bei der Herstellung der Ausführungsform nach Fig. 1.

Ein elektrisch löschbarer programmierbarer Festwert­ speicher (im folgenden gemäß üblicher Praxis als "EEPROM" bezeichnet) gemäß einer bevorzugten Ausfüh­ rungsform ist mit 10 bezeichnet.

Der EEPROM 10 weist z. B. ein schwach dotiertes (P-Typ-) Siliziumsubstrat 12 des P-Leitfähigkeitstyps auf. Der EEPROM 10 umfaßt eine erste gewählte Zahl von parallelen Bitleitungen BL1, BL2, . . . . Jede Bitleitung BL ist mit einer zweiten gewählten Zahl von Speicher­ zellenarrays (im folgenden als "NAND-Zellenblöcke" oder einfach als "Zellenblöcke" bezeichnet) B ver­ sehen. Jedes der Zellenarrays weist eine dritte ge­ wählte Zahl von Speicherzellentransistoren M auf, die eine Reihenschaltung von Doppelgate-Metalloxidhalblei­ ter-Feldeffekttransistoren (MOSFETs) sein können, von denen jeder ein Steuergate und ein als Ladungsträger­ speicherschicht dienendes elektrisch freischwebendes (floating) Gate aufweist.

Es ist darauf hinzuweisen, daß in Fig. 1 zur Verein­ fachung der Darstellung nur zwei benachbarte bzw. aneinander angrenzende Bitleitungen BL1 und BL2 darge­ stellt sind. Die Zahl der in jedem NAND-Zellenblock Bi (i = 1, 2, . . . ) vorgesehenen Zellentransistoren ist mit z. B. 4 gewählt, obgleich ihre Zahl im tatsächlichen Anwendungsfall auch acht oder sechzehn betragen kann. Zur Verbesserung der Übersichtlichkeit und des Ver­ ständnisses der Plan-Lagenbeziehung zwischen den internen bzw. inneren Schichten der Anordnung 10, die einander teilweise oder vollständig überlappen, ist außerdem die der Bitleitung BL1 benachbarte Bitleitung BL2 zweck­ mäßig auf halber Strecke ausgeschnitten dargestellt, so daß die Plan-Lagenbeziehung zwischen den unter der Bitleitung BL liegenden Schichten auf einen Blick er­ sichtlich ist.

Jeder NAND-Zellenblock Bi ist am einen Ende über einen ersten Wähltransistor Qs1 mit einer entsprechenden Bitleitung BLi und am anderen Ende über einen zweiten Wähltransistor Qs2 mit einer stark dotierten N-(Typ-)Schicht 13 verbunden, die als Source­ schicht in einem P-(Typ-)Substrat 12 geformt ist. Jeder Wähltransistor Qs1, Qs2 besteht aus einem Einzel­ gate-MOSFET. Wenn die Wähltransistoren Qs1 und Qs2 durch­ schalten, ist der NAND-Zellenblock Bi elektrisch mit der betreffenden Bitleitung Bi und einer Quellenspan­ nung verbunden, so daß Daten sequentiell in Speicher­ zellen M1 bis M4 des NAND-Zellenblocks Bi eingeschrie­ ben werden können.

Wie aus der Querschnittdarstellung von Fig. 2 hervorgeht, ist das NAND-Zellentransistorarray jedes NAND-Zellenblocks Bi in einem Substratoberflächenbe­ reich geformt, der von einer Isolierschicht 14 umgeben ist, welche zur Elementtrennung auf dem P-Silizium­ substrat 12 ausgebildet ist. Dieser Oberflächenbereich wird allgemein als Elementausbildungsbereich bezeichnet. Wie am besten aus Fig. 2 hervorgeht, umfaßt der eine Speicherzelle bildende MOSFET M1 (wie die anderen, andere Speicherzellen bildenden MOSFETs) eine erste Polysiliziumschicht 16, die unter Isolierung mit Zwi­ schenfügung eines thermischen Oxidfilms 18 über dem Substrat 12 angeordnet ist, und eine zweite Polysilizium­ schicht 20, die unter Isolierung mit Zwischenfügung einer thermischen Oxidisolierschicht 22 über der Schicht 16 angeordnet ist. Die erste Polysilizium­ schicht 16 dient als das erwähnte freischwebende Gate eines MOSFETs Mi, während die zweiten Polysilizium­ schicht 20 als Steuergate des MOSFETs Mi (i = 1, 2, . . ) dient.

Gemäß Fig. 1 ist das Steuergate 20 durchgehend ausge­ bildet, sich in einer Richtung erstreckend, in welcher es die Bitleitungen BL unter Bildung einer Wortleitung (z. B. der Wortleitung WL1 für die Speicherzelle M1) schneidet. Der Wähltransistor Qs1 weist eine mit Iso­ lierung über dem Substrat 12 angeordnete Polysilizium­ schicht 24 auf, die als sein Steuergate SD dient. Der Wähltransistor Qs2 kann den gleichen Aufbau wie der Transistor Qs1 aufweisen. Eine Steuergateelektrode des zweiten Transistors Qs2 ist jedoch mit "SS" bezeichnet.

Gemäß Fig. 2 ist das freischwebende Gate 16 sich zur Isolierschicht 14 erstreckend ausgebildet, so daß die Koppelkapazität Cfs zwischen dem frei­ schwebenden Gate 16 und dem Substrat 12 kleiner ein­ gestellt ist als die Koppelkapazität Ccs zwischen dem freischwebenden Gate 16 und dem Steuergate 20 in jeder Speicherzelle Mi; infolgedessen kann eine Daten­ einschreib/-leseoperation lediglich durch Bewegung oder Verschiebung von Ladungen (Elektronen) aufgrund des Tunneleffekts (Durchtunneln) zwischen frei­ schwebendem Gate 16 und Substrat 12 durchgeführt wer­ den.

Eine P-(Typ-)Halbleiterschicht 26 ist im Substrat 12 unter der Isolierschicht 14 ausgebildet; sie steht in Kontakt mit dem Bodenbereich der Isolierschicht 14. Durch teilweises Dotieren der Schicht 26 mit einem P-Fremdatom ist eine stark dotierte P-Typ-(P⁺-Typ-)Halbleiterschicht 28 erzeugt, die eben­ falls in unmittelbarem Kontakt mit dem Bodenbereich der Isolierschicht 14 steht. Die Schichten 26 und 28 dienen als Inversionsverhinderungs-Schichtteil.

Gemäß Fig. 3 sind im Oberflächenbereich des Substrats 12 stark dotierte N-Typ-(N⁺-Typ-)Diffusionsschichten 30, 32, 34, 36, 38, . . . erzeugt.

Die N⁺-Diffusionsschichten dienen als Source- und Drainelek­ troden der betreffenden Transistoren. Beispielsweise dienen die N⁺-Diffusionsschichten 30 und 32 als Source- bzw. Drainelektroden des Wähltransistors Qs1. Ebenso dienen die N⁺-Diffusionsschichten 32 und 34 als Source- bzw. Drainelektrode des Zellentransistors M1.

Das beschriebene Halbleitergebilde ist vollständig mit einer CVD-Isolierschicht 40 bedeckt, in welcher ein Bitleitungs-Kontaktloch 42 ausgebildet ist. Auf der Isolierschicht 40 ist eine Aluminium-Anschlußverdrahtung 44 so ausgebildet, daß sie längs der Reihenschaltung der Transistoren Qs und M verläuft und die Gates der im Zellenblock B1 angeordneten Transistoren Qs und M praktisch überlappt. Das Kontaktloch 42 befindet sich an der Draindiffusionsschicht 30 des Wähltransistors Qs1. Die Anschlußverdrahtung 44 ist über das Kontakt­ loch 42 elektrisch mit der Drainelektrode des Wähl­ transistors Qs1 verbunden und wird als Bitleitung BL1 des NAND-Zellenarrays benutzt. Da der Aufbau des NAND- Zellenblocks B2 für die andere Bitleitung BL2 dem be­ schriebenen Aufbau entspricht, kann auf eine nähere Erläuterung verzichtet werden.

Es ist sehr wesentlich, daß die Wählgateelektroden­ schicht 24 einen konkaven bzw. ausgesparten Abschnitt 50 (Fig. 1) aufweist, der beispielsweise eine Recht­ eckform aufweisen kann und der über der P⁺-Inversions­ verhinderungsschicht 28 auf dem Elementtrennbereich zwischen den beiden benachbarten NAND-Zellenblöcken B1 und B2 angeordnet ist. Wie aus der vergrößerten Aufsicht von Fig. 4 deutlich hervorgeht, ist die Breite des durch den ausgesparten Abschnitt 50 ver­ schmälerten Teils der Wählgateschicht 24 mit d2 be­ zeichnet, wenn die Breite der Wählgateschicht 24 (d. h. Kanallänge des Wähltransistors) mit d1 bezeichnet ist. In Fig. 4 sind die Bitleitungen BL1 und BL2 aus Gründen der Übersichtlichkeit weggelassen.

Gemäß den Fig. 4 und 5 ist die unterseitige P⁺-Inver­ sionsverhinderungs- oder -schutzschicht 28 so ausge­ bildet, daß sie von der Wählgateschicht 24 in Richtung auf das Bitleitungs-Kontaktloch 42 vorsteht bzw. verlängert ist. Der Abstand zwischen dem oberen (bzw. vorderen) Ende 52 dieser Schicht 28 und einer durch den ausge­ sparten Abschnitt 50 der Wählgateschicht 24 festgelegten Seitenkante 54 ist mit "A" bezeichnet. Weiterhin ist ein Abstand zwischen einer der Ecken der Inversions­ verhinderungsschicht 28 und der gegenüberliegenden Ecke der in Kontakt mit dem Kontaktloch 42 ausgebildeten N⁺-Schicht 30 mit "B" bezeichnet. Mit einem solchen Vorstand oder Vorsprung der Inversionsverhinderungs­ schicht 28 können Störungen im Bereich des elektrischen Felds zwischen den Wähltransistoren Qs der benachbarten NAND-Zellenblöcke B1 und B2 mini­ miert und die Elementtrennfähigkeit der Anordnung ver­ bessert werden.

Es ist sorgfältig darauf zu achten, daß die Ausbildung des ausgesparten Abschnitts 50 in der Wählgateschicht 24 eine effektive Maximierung des Vorstands­ abstands A der Inversionsverhinderungsschicht 28 zuläßt, ohne einen Trennabstand B vom Kontaktloch zu vergrößern. Hierdurch können die widersprüchlichen Probleme beim Stand der Technik gelöst werden: Damit wird in vorteil­ hafter Weise die Erzeugung eines EEPROMs mit höher In­ tegrationsdichte ermöglicht, wodurch die Inversions­ spannung des Felds zwischen benachbarten MOSFETs ver­ bessert oder erhöht werden kann, während die Durchbruchspannung zwischen der N⁺-Schicht 30 und der Inversionsverhinderungsschicht 28 auf einer zweckmäßigen Größe gehalten wird.

Wenn im tatsächlichen Anwendungsfall die Breite d2 des durch den ausgesparten Abschnitt 50 verschmälerten Teils der Wählgateschicht 24 nicht kleiner ist als ein üblicher Wert (2 µm oder auch 1 µm in der nahen Zukunft) gemäß allgemeinen derzeitigen Musterbildungs-Entwurfs­ regeln, kann der ausgesparte Abschnitt 50 einfach und ohne Anwendung eines speziellen Mikrofertigungsprozesses erzeugt werden. Die Breite d1 der Wählgateschicht 24 wird im allgemeinen größer als 2 µm gewählt, und zwar aus folgendem Grund: Bei einem EEPROM dieser Art ist es unbedingt notwendig, eine hohe Durchbruch­ spannung in den Wähltransistoren Qs1 nahe der Bit­ leitungen BL im Vergleich zu Speicherzellentransistoren M in dem Fall zu gewährleisten, daß im Dateneinschreib- und/oder -löschmodus den Bitleitungen BL eine hohe Spannung aufgeprägt wird. Die Ausbildung des ausge­ sparten Abschnitts 50 in der Wählgateschicht 24 wirft mithin beim derzeitigen technischen Fertigungsstand keinerlei Problem auf.

Im folgenden ist anhand der Fig. 6A bis 6C ein Ver­ fahren zur Herstellung der beschriebenen Wählgate­ schicht 24 mit dem ausgesparten Abschnitt 50 erläutert. Gemäß Fig. 6A wird ein thermischer Oxidfilm 60 einer Dicke von etwa 50 nm auf dem P-Siliziumsubstrat 12 er­ zeugt, und auf dem Film 60 wird dann ein als Anti­ oxidationsmaske dienender Nitridfilm 62 nach dem LOCOS-Verfahren vorgesehen bzw. erzeugt und an­ schließend gemustert. Danach erfolgt eine Ionen­ implantation von B⁺ in den Elementtrennbereich des Substrats 12 unter Heranziehung des Nitridfilms 62 als Maske. Die Ionenimplantation erfolgt z. B. bei einer Beschleunigungsspannung von 100 KeV in einer Dosis von 7¹²/cm² zwecks Ausbildung eines B-Ionen- Implantationsbereichs 26′ einer vergleichsweise niedrigen Fremdatomkonzentration. Anschließend wird eine Photoresist-Maskenschicht 64 mit einer Öffnung 66 nur in einem dem zentralen Bereich des Elementtrennbe­ reichs entsprechenden Abschnitt ausgebildet, und es erfolgt eine erneute Ionenimplantation von B⁺. Der Ionenimplantationsprozeß erfolgt dabei unter einer Be­ schleunigungsspannung von 100 KeV und in einer Dosis von 3 ¹³/cm², so daß eine B-Ionen-Implantationsschicht 28′ einer hoher Fremdatomkonzentration entsteht (Fig. 6A).

Nach dem Entfernen der Photoresistschicht 64 erfolgt ein Wasserstoff-Einbrennoxidationsprozeß bei 1000°C zur Erzeugung einer etwa 850 nm dicken Elementtrenn- Isolierschicht 14, worauf der als Antioxidationsmaske dienende Nitridfilm entfernt wird (vgl. Fig. 6B). In diesem Schritt wird das ionenimplantierte Fremdatom aktiviert zwecks Ausbildung einer P-Typ-Schicht 26 und einer P⁺-Schicht 28.

Anschließend wird eine Gateisolierschicht 18 in Form eines etwa 430 nm dicken thermischen Oxidfilms durch HCl-Oxidation bei 900°C erzeugt, und auf der Isolier­ schicht 18 wird nach dem CVD-Verfahren ein Polysilizium­ film ausgebildet. Hierauf erfolgt eine 30 min lange Wärmebehandlung bei 900°C in einer POCl₃ enthaltenden Atmosphäre, um Phosphor in den Polysiliziumfilm einzu­ diffundieren. Danach wird der Polysiliziumfilm gemäß Fig. 6C gemustert zwecks Ausbildung einer Gateelek­ trode 24.

Die Arbeitsweise des EEPROMs gemäß der beschriebenen Ausführungsform ist nachstehend unter Bezugnahme auf den aus den Elementen M1-M4 geformten NAND-Zellenteil BL1 gemäß Fig. 1 erläutert. Dateneinschreib- und -löschoperationen erfolgen durch Über­ tragen von Elektronen zwischen dem frei schwebenden Gate und dem Substrat jeder Speicher­ zelle unter Nutzung des F-N-Tunneleffekts. Beispiels­ weise erfolgt die Datenlöschoperation durch Anlegung einer hohen Spannung von etwa 20 V an alle Wortlei­ tungen WL1-WL4 und an die Wählgateleitungen SD und SS sowie Einstellen der Bitleitungen auf 0 V, um Elek­ tronen aus den Substraten in die frei schwebenden Gates in allen die NAND-Zelle bildenden Speicherzellen zu injizieren. Auf diese Weise kann die Speicherzelle in den Löschzustand versetzt werden, in welchem sich ihre Schwellenwertspannung in einer positiven Richtung ver­ schiebt. Die Dateneinschreiboperation erfolgt se­ quentiell, ausgehend von der Speicherzelle M4, die am weitesten von der Bitleitung entfernt ist. Das Ein­ schreiben von Daten in die Speicherzelle M4 geschieht durch Einstellen der Wählwortleitung WL4 auf 0 V, Anlegen einer hohen Spannung von etwa 20 V an alle Wortleitungen WL1-WL3, die näher als die Wähl­ wortleitung WL4 an den Bitleitungen liegen, sowie an die Wählgateleitung SD und Anlegen einer hohen Span­ nung von etwa 20 V an die Bitleitung. Im Datenein­ schreibvorgang werden Elektronen vom frei schwebenden Gate der Speicherzelle M4 in das Substrat emittiert, so daß ein Zustand hergestellt wird, welchem ihre Schwellenwertspannung in einer negativen Richtung ver­ schoben ist. Ebenso erfolgt der Dateneinschreibvorgang sequentiell in der gleichen Weise durch sequentielles Einstellen der Wortleitungen WL3, WL2, . . . auf 0 V. Der Datenauslesevorgang erfolgt durch Anlegen einer Auslesespannung von etwa 5 V an die Wählwortleitung, Anlegen eines mittleren Potentials an die Wortleitungen, die näher als die genannte Wählwortleitung an der Bit­ leitung liegen, sowie an die Wählgateleitungen SD und SS, Anlegen einer Spannung von etwa 1 V an die Bitlei­ tung und Detektieren, ob ein Strom fließt oder nicht.

Die Erfindung ist keineswegs auf die beschriebene Aus­ führungsform beschränkt. Während beispielsweise bei der beschriebenen Ausführungsform der ausgesparte Ab­ schnitt in der (im) Gateelektrodenverdrahtung oder -leiterzug mit einer Rechteckform ausgebildet ist, kann er auch mit einer beliebigen anderen Form, z. B. halb­ kreisförmig oder V-förmig, ausgebildet sein, welche es erlaubt, eine Seite der Gateelektrode auf dem Ele­ menttrennbereich einzuschnüren. Während die Erfindung bei der beschrie­ benen Ausführungsform weiterhin auf den NAND-Zellen­ typ-EEPROM angewandt ist, kann sie auch auf andere Arten von EEPROMs oder EPROMs angewandt werden, bei denen MOS-Transistoren nebeneinander angeordnet und mit einer gemeinsamen Gateelektrode ausgebildet sind.

Claims (1)

1. Halbleiteranordnung, mit:

   • - einem Halbleitersubstrat (12),
   • - einer Isolierschicht (14), die auf dem Halbleitersub­ strat (12) ausgebildet ist und auf der Oberfläche des Halbleitersubstrates (12) einen ersten und einen zwei­ ten Bereich festlegt, in denen Bauelemente gebildet sind,
   • - einem ersten MIS-Transistor (Qs1), der im ersten Be­ reich ausgebildet ist und eine Source-Schicht, eine Drain-Schicht und ein auf der Source-Schicht oder der Drain-Schicht des erstem MIS-Transistors (Qs1) ausge­ bildetes erstes Kontaktloch (42) aufweist,
   • - einem zweiten MIS-Transistor (Qs1′), der im zweiten Bereich im Aufbau dem ersten MIS-Transistor (Qs1) ent­ sprechend neben dem ersten MIS-Transistor (Qs1) aus­ gebildet ist und entsprechend ein zweites Kontaktloch (42) aufweist,
   • - einer linienförmigen Leiterschicht (24), die isoliert über dem Halbleitersubstrat (10) derart vorgesehen ist, daß sie gemeinsam dem ersten und dem zweiten MIS-Transistor (Qs1, Qs1′) zugeordnet ist und als ge­ meinsame Gate-Elektrodenschicht (24) dieser MIS-Tran­ sistoren (Qs1, Qs1′) dient, und
   • - einer stark-dotierten Halbleiterschicht (28), die im Halbleitersubstrat (12) so ausgebildet ist, daß sie unter der Isolierschicht (14) zwischen dem ersten und zweiten MIS-Transistor (Qs1, Qs1′) liegt und isoliert die gemeinsame Gate-Elektrodenschicht (24) schneidet, um so als Inversionsverhinderungsschicht für den er­ sten und den zweiten MIS-Transistor (Qs1, Qs1′) zu dienen, dadurch gekennzeichnet, daß
   • - die stark-dotierte Halbleiterschicht (28) einen zwi­ schen der Gate-Elektrodenschicht (24) und den beiden Kontaktlöchern (42) liegenden Endabschnitt (52) hat, und
   • - ein ausgesparter Abschnitt (50) in einem ausgewählten Bereich eines Seitenrandabschnittes der gemeinsamen Gate-Elektrodenschicht (24) so ausgebildet ist, daß er die stark-dotierte Halbleiterschicht (28) über­ lappt, wobei:
   • - der Seitenrandabschnitt den beiden Kontaktlöchern (42) gegenüberliegt und
   • - der ausgewählte Bereich dem Schnittbereich ent­ spricht, in welchem die gemeinsame Gate-Elektroden­ sdhicht und die stark-dotierte Halbleiterschicht (28) einander schneiden,
   • - wodurch die gemeinsame Gate-Elektrodenschicht (24) in der Breite abnimmt, um den Abstand (A) zwischen dem Endabschnitt (52) der stark-dotierten Halblei­ terschicht (28) und dem Seitenrandabschnitt der gemeinsamen Gate-Elektrodenschicht zu vergrößern.