DE2657643A1 - Halbleiteranordnung fuer ein speicherelement - Google Patents

Halbleiteranordnung fuer ein speicherelement

Info

Publication number
DE2657643A1
DE2657643A1 DE19762657643 DE2657643A DE2657643A1 DE 2657643 A1 DE2657643 A1 DE 2657643A1 DE 19762657643 DE19762657643 DE 19762657643 DE 2657643 A DE2657643 A DE 2657643A DE 2657643 A1 DE2657643 A1 DE 2657643A1
Authority
DE
Germany
Prior art keywords
substrate
conductivity type
drain
source
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19762657643
Other languages
English (en)
Inventor
Kenneth Howard Christie
David Dewitt
William Stanford Johnson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2657643A1 publication Critical patent/DE2657643A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

moe/se
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 975 004
Halbleiteranordnung für ein Speicherelement
Die Erfindung betrifft eine Halbleiteranordnung für ein Speicherelement mit einer Feldeffekttransistorstruktur, bei der in einem abstraf eines ersten Leitfähigkeitstyps um die Kanallänge beabstandet angeordnete Dotierungsgebiete eines zweiten entgegengesetzten Leitfähigkeitstyps für Source und Drain vorgesehen sind, ; (zwischen denen sich eine dünne Oberflächenzone des zweiten Leitjfähigkeitstyps erstreckt, wobei die Substratoberfläche mindestens im Kanalbereich von einem vorzugsweise zweischichtigen Gate-Dielek-| trikum mit Ladungsspeichervermögen bedeckt ist. j
Im Zusammenhang mit der Entwicklung eines neuen Typs von Halbleiterbauelementen, die im allgemeinen als Metall-Nitrid-Oxid-Halbleijter (MNOS) bezeichnet werden, hat man festgestellt, daß solche 1MNOS-Bauelemente Ladungsspeichereigenschaften in der Oxid-Nitrid-Grenzfläche im Gate-Bereich aufweisen, was zu einer Veränderung !der Schwellenspannung des jeweiligen Bauelements führt. Aus dieser !Erkenntnis folgte, daß solche Bauelemente als Speicherelemente !brauchbar sein müßten. Ein besonderer Vorteil derartiger MNOS-Speicherelemente besteht darin, daß sie sehr weltgehend von einer !äußeren Betriebsspannungsversorgung unabhängig sind. Man spricht ,in solchen Fällen auch von sog. nichtflüchtigen Speichern, bei [denen eine kontinuierliche Auffrischung der Speicherinformation !folglich nicht notwendig ist.
7Ö9828/060S
Beispielswelse beschreiben die US-Patentschriften 3 549 911, 3 702 466 und 3 719 866 solche MNOS-Bauelementstrukturen, die in unterschiedlichen Anordnungen als Speicherelemente verwendet werden. Die genannten Patentschriften stellen den auf diesem Gebiet typischen Stand der Technik dar. Es ist jedoch festzustellen, daß ein stetes Bedürfnis für immer weiter verbesserte MNOS-Bauelemente besteht, die insbesondere mit verringerten Betriebsspannungen betrieben als auch einfach hergestellt werden können.
Es ist Aufgabe der Erfindung, eine derart hinsichtlich ihrer Betriebsspannungserfordernisse verbesserte Halbleiteranordnung anzugeben. Insbesondere soll es basierend auf der anzugebenden Halbleiteranordnung möglich selnc mit geringeren Betriebsspannungen auszukommen und beim Betrieb einer derartigen Struktur als Spei^ eherelement mit Schreib- und Löschspannungen derselben Polarität arbeiten zu können. Zur Lösung dieser Aufgabe sieht die Erfindung bei einer Halbleiteranordnung der eingangs genannten Art die im Patentanspruch 1 gekennzeichneten Maßnahmen vor, Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen bezeich net, Zusammengefaßt sieht die Erfindung vor, in einer Halbleiteranordnung, wie sie einem normalen Isolierschicht-Feldeffekttransistor vom Verarmungstyp entspricht, direkt unter der Kanalzone ein relativ zum übrigen Substratmaterial höher dotiertes Gebiet vom gleichen Leitfähigkeitstyp anzuordnen. Beim Anlegen einer positiven Schreibspannung an das Gate und etwa Null-Spannung am Substrat sowie geeigneten positiven Spannungen an Source und Drain wird in der Anordnung der Avalanche-Effekt (Lawinen-Effekt) wirksam. Als Folge davon werden Ladungen im Nitrid-Oxid-Grenzbereich unter dem Gate gespeichert, wodurch sich die Eigenschaften des Bauelements zu einem Anreicherungstyp-Bauelement verändern. Dadurch kommen je nach Ladungespeicherungszustand unterschiedliche Betriebs- bzw, Stromflußbedingungen zustande. Die Ladung kann selektiv dadurch entfernt werden, daß Source und Drain auf das Null-Potential des Substrats vorgespannt werden und ein positives Löschsignal an das Gate angelegt wird. Eine solche Anordnung kann
FI 975 004
709828/060S
demzufolge in einer Speicheranordnung als ein Speicherelement verwendet werden.
Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 eine Querschnittsdarstellung durch ein derart
verbessertes MNOS-Bauelement und
Fig, 2 eine schematische Draufsicht eines Speichers
mit vier der in Fig. 1 gezeigten Elementen,
Das in Fig, 1 dargestellte verbesserte MNOS«Bauelement 10 ist in einem P~Siliciumsubstrat 12 gebildet f das beispielsweise einen spezifischen Widerstandswert von etwa 15 Q ♦ cm aufweist. Das Bauelement 10 enthält in konventioneller Weise ein paar entgegengesetzt leitfähige Bereiche 16 und 18, die im Substrat 12 mittels bekannter Diffusionsverfahren ausgebildet sein können, Im gezeigten Ausführungsbeispiel bestehen diese Bereiche 16 und 18 aus N terial und sind durch einen Kanalbereich 20f ebenfalls aus N Mate rial, getrennt. Es ist somit ersichtlich, daß das Bauelement normalerweise ein sogenanntes Bauelement vom Verarmungstyp darstellt.
Unter dem Kanalbereich 20 ist ein P Bereich 22 angeordnet, der sich über die ganze Länge des Kanals erstreckt. Für die Herstellung der Schichten bzw. Bereiche 20 und 22 werden in konventioneller Weise Ionenimplantationsverfahren eingesetzt. Dazu kann beispielsweise in einer geeigneten Phase des Herstellungsablaufes eines
12 solchen Bauelements eine Bor-Implantation von 7,5 · 10 Atomen/cm und einer Energie von etwa 80 keV durchgeführt werden, an die
13 2 sich eine Arsen-Implantation mit 1 · 10 Atomen/cm und einer Energie von etwa 100 keV gefolgt von einem üblichen Temperprozeß (Wärmeschritt) anschließt. Durch die Bor-Implantation entsteht
FI 975 004
709828/0606
ein P Leitfähigkeitstyp im Bereich 22, und durch die folgende Arsen-Implantation wird der Bereich 20 zu einem N Bereich umdotiert. In dem hier beschriebenen bevorzugten Ausführungsbeispiel wird die Implantation nach der im folgenden noch zu beschreibenden Ausbildung der Gate-Struktur und vor der abschließenden Metallisierung ausgeführt. Eine Oxidschicht 24 wird direkt auf dem Substrat 12 aufgebracht und erstreckt sich über den Kanalbereich 20 sowie leicht überlappend über Source und Drain 16 und 18, wie das aus iFig. 1 ersichtlich ist. In dem dargestellten Ausführungsbeispiel ist die Siliciumdioxidschicht 24 etwa 75 R dick. Darüber erstreckt
sich eine Siliciumnitridschicht 26 mit einer vorzugsweisen Dicke von etwa 400 R. Durch die Siliciumoxidechicht können Ladungen hindurchgelangen, während die Nitridschicht als Ladungsfangschicht dient. Auf der Nitridschicht ist eine Schicht 28 aus einem leit-' fähigen Material, z,B, aus Aluminiumf vorgesehen, welche Schicht als Gate-Elektrode mit einem äußeren Anschluß, wie er durch den Anschluß 30 angedeutet ist, dient, :
;Der Gate-Bereich ist an beiden Seiten durch Siliciumdioxidschichteiji ι32 oder andere geeignete Isolierstoffe abgegrenzt. Etwaige äußere \ Anschlüsse für die Drain- und Source-Bereiche sind in Fig, 1 weg- j gelassen, Sie können konventionell vorgesehen und ausgeführt sein.
Die in Fig, 1 dargestellte Anordnung ist als ein Bauelement vom Verarmungstyp anzusehen, das stark auf die Substratvorspannung !reagiert. Werden das Substrat mit 0 Volt und Source und Drain mit j etwa +10 V vorgespannt, verursacht ein positives Signal von etwa j 18 V am Gate, daß sehr nah der Oberfläche des Kanalbereiches ein lAvalanche-Effekt eintritt. Wegen der Auswahl der Dotierungspegel
S in den Bereichen 20 und 22 tritt dieser Effekt an keiner anderen !Übergangsstelle auf. Als Folge davon werden "heiße Elektronen" in die Oxidschicht einzudringen versuchen, worauf sie in der Nitridschicht unter dem Gate eingefangen werden. Die somit in der Nitrid I schicht über die ganze Länge des Kanals 20 gespeicherte Ladung bewirkt eine Umwandlung des Bauelements in ein solches vom Anrei-'cherungstyp. Aus den geänderten Leitungseigenschaften einer solchen
FI 975 004
709828/0606
. G.
Halbleiteranordnung kann dann wiederum ein Hinweis darauf abgeleitet werden, ob ein entsprechender (Informations-)Zustand in
Form einer Ladungsspeicherung eingeschrieben war oder nicht. Die
gespeicherte Information kann gelöscht werden, indem man das
Substrat sowie Source und Drain auf Null-Potential hält und eine
■positive Spannung von etwa 18 V an das Gate anlegt. Dadurch werden i
die in der Nitridschicht festgehaltenen Elektronen entfernt, so
daß das Bauelement wieder den Ausgangszustand des Verarmungstyp-Elements annehmen kann.
J Zum Lesen wird an das Substrat -5 V, an das Gate eine kleine
ι positive Spannung von etwa 2 bis 3 V, an Drain eine kleine
positive Spannung von etwa 5 V und an Source etwa Null-Potential
langelegt. Dadurch wird ein Betriebszustand eingestellt, in dem
;Anreicherungstyp-Bauelemente gerade ausgeschaltet werden, Verar-
imungstyp-Bauelemente aber noch Strom führen können,
;Die in Fig. 1 gezeigte Halbleiteranordnung kann als Speicherelement in Konfigurationen der in Fig * 2 gezeigten Art verwendet
werden, Fig. 2 stellt eine Speicherzelle mit vier in einer Matrixanordnung vorgesehenen derartigen Bauelementen dar. Ein solches
Bauelement existiert jeweils dort, wo eine Wortleitung ein Source-Drain-Paar kreuzt. Beispielsweise wird ein solches Bauelement aus
der Source B und der Drain B gebildet, wo diese Bereiche durch die I Gate-Elektrode A überdeckt werden. In gleicher Weise hängt ein j j solches Bauelemente mit Source A und Drain A zusammen, wo das
i Gate B dieses Bereiche im linken unteren Bereich von Fig, 2 kreuzt
iEine ganze derartige Anordnung nach Fig. 2 kann gelöscht werden, !
:indem alle Source-Drain-Paare mit dem Substratpotential (Null-Po- j
tential) verbunden werden und an alle Gate-Elektroden eine \
\ positive Spannung angelegt wird. Dadurch gehen alle Bauelemente |
der Anordnung in den Verarmungstyp-Betriebszustand über. !
! Eine selektive Worteinschreibung erfolgt, indem man eine bestimmte!
: Gate-Elektrode bzw. Wortleitung potentialmäßig positiv vorspannt, ;
_ J
FI 975 004
7-09828/0606
während alle übrigen Gate-Elektroden mit Substratpotential verbun den werden. Diejenigen Bauelemente, deren Source-Drain-Bereiche spannungsmäßig angehoben werden, z.B. auf etwa +10 V, gehen nach der obigen Beschreibung des Ladungsspeichervorgangs in den Anreicherungstyp-Zustand über. Das tritt natürlich nur auf, soweit das entsprechende Wort auch selektiert ist.
Ausgelesen wird ein Wort aus der Anordnung, indem das Substrat auf einen negativen Wert vorgespannt wird. Die selektierte Gate-Elektrode (bzw, Wortleitung) wird auf einem solchen Vorspannungswert gehalten, daß die Anreicherungstyp-Bauelemente abgeschaltet, die Verarmungstyp-Bauelemente jedoch leitend sind. Die unselektiertlen Gate-Elektroden (Wortleitungen) werden auf Null-Potential gehalten, so da# alle damit verbundenen Bauelemente ausgeschaltet sind« Zur Erkennung der jeweiligen Leitfähigkeitszustande der Source/ Drain^Bereiche für jede Speicherstelle wird ein AbfühIschaltkreis benutzt. Dieser Abfühlschaltkreis erlaubt die Bestimmung, welche der Source/Drain^Leitungen entsprechend dem eingenommenen Verarmung« zustand leitend und welche entsprechend dem eingenommenen Anxeicherungszustand abgeschaltet sind, Dadurch läßt sich dann wiederum auf das Vorhandensein einer die jeweilige Speicherinforcnation darstellenden Ladung schließen.
Es steht somit eine verbesserte MNOS Ladungsspeicheranordnung zur Verfügung, mit der sich hohe Haltezeiten bei schnelleren Schreibund Löschoperationen unter Benutzung von Spannungen gleicher (positiver) Polarität für die Schreib- und Löschvorgänge erreichen lassen.
FI 975 004
709828/0606
Leerseite

Claims (1)

  1. PATENTANSPRÜCHE
    Halbleiteranordnung für ein Speicherelement mit einer Feldeffekttransistorstruktur, bei der in einem Substrat eines ersten Leitfähigkeitstyps um die Kanallänge beabstandet angeordnete Dotierungsgebiete eines zweiten entgegengesetzten Leitfähigkeitstyps für Source und Drain vorgesehen sind, zwischen denen sich eine dünne Oberflächenzone des zweiten Leitfähigkeitstyps erstreckt, wobei die Substratoberfläche mindestens im Kanalbereich von einem vorzugsweise zweischichtigen Gate-Dielektrikum mit Ladungsspeichervermögen bedeckt ist, dadurch gekennzeichnet, daß im Substrat (12) unterhalb der dünnen Oberflächenzone (20) im Kanalbereich ein relativ zum Substratmaterial mit größerer Dotierungskonzentra.tion bzw, geringerem spezifischein Widerstand ausgestatteter Bereich (22) vom ersten Leitfähigkeitstyp angeordnet ist.
    Halbleiteranordnung nach Anspruch 1, gekennzeichnet durch ein zweischichtiges Gate-Dielektrikum mit einer das Substrat bedeckenden Schichtenfolge aus Oxid und Nitrid.
    Halbleiteranordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch ein Substrat aus P Halbleitermaterial mit Source- und Drain-Bereichen aus N Halbleitermaterial ,
    FI975004 709828/0606
    ORIGINAL INSPECTED
DE19762657643 1975-12-31 1976-12-20 Halbleiteranordnung fuer ein speicherelement Withdrawn DE2657643A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/645,770 US4017888A (en) 1975-12-31 1975-12-31 Non-volatile metal nitride oxide semiconductor device

Publications (1)

Publication Number Publication Date
DE2657643A1 true DE2657643A1 (de) 1977-07-14

Family

ID=24590415

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19762657643 Withdrawn DE2657643A1 (de) 1975-12-31 1976-12-20 Halbleiteranordnung fuer ein speicherelement

Country Status (5)

Country Link
US (1) US4017888A (de)
JP (1) JPS5283183A (de)
DE (1) DE2657643A1 (de)
FR (1) FR2337402A1 (de)
GB (1) GB1502587A (de)

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4108686A (en) * 1977-07-22 1978-08-22 Rca Corp. Method of making an insulated gate field effect transistor by implanted double counterdoping
US4173766A (en) * 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
US4350991A (en) * 1978-01-06 1982-09-21 International Business Machines Corp. Narrow channel length MOS field effect transistor with field protection region for reduced source-to-substrate capacitance
US4250206A (en) * 1978-12-11 1981-02-10 Texas Instruments Incorporated Method of making non-volatile semiconductor memory elements
JPS55500965A (de) * 1978-11-27 1980-11-13
US4353083A (en) * 1978-11-27 1982-10-05 Ncr Corporation Low voltage nonvolatile memory device
DE3018988A1 (de) * 1980-05-17 1981-11-26 Deutsche Itt Industries Gmbh, 7800 Freiburg Isolierschicht-feldeffekttransistor
GB2089566B (en) * 1980-12-11 1985-07-24 Gen Instrument Corp Electrically alterable read only memory semiconductor device
US4521796A (en) * 1980-12-11 1985-06-04 General Instrument Corporation Memory implant profile for improved channel shielding in electrically alterable read only memory semiconductor device
JPS5833870A (ja) * 1981-08-24 1983-02-28 Hitachi Ltd 半導体装置
FR2569054B1 (fr) * 1984-08-10 1986-11-28 Eurotechnique Sa Dispositif de neutralisation de l'acces a une zone a proteger d'un circuit integre
JPH0315792Y2 (de) * 1985-01-17 1991-04-05
US4979005A (en) * 1986-07-23 1990-12-18 Texas Instruments Incorporated Floating-gate memory cell with tailored doping profile
US5036375A (en) * 1986-07-23 1991-07-30 Texas Instruments Incorporated Floating-gate memory cell with tailored doping profile
US5156990A (en) * 1986-07-23 1992-10-20 Texas Instruments Incorporated Floating-gate memory cell with tailored doping profile
EP0311816A1 (de) * 1987-10-15 1989-04-19 BBC Brown Boveri AG Halbleiterbauelement und Verfahren zu dessen Herstellung
IT1227821B (it) * 1988-12-29 1991-05-07 Sgs Thomson Microelectronics Struttura di catena di contatti per il controllo della difettosita' di circuiti di memorie eprom
US5393683A (en) * 1992-05-26 1995-02-28 Micron Technology, Inc. Method of making semiconductor devices having two-layer gate structure
KR100354406B1 (ko) * 1992-11-02 2002-12-26 엔브이엑스코포레이션 플래시메모리장치,및이의제조및사용방법
US5622880A (en) * 1994-08-18 1997-04-22 Sun Microsystems, Inc. Method of making a low power, high performance junction transistor
US6297096B1 (en) * 1997-06-11 2001-10-02 Saifun Semiconductors Ltd. NROM fabrication method
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6633496B2 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
US6633499B1 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Method for reducing voltage drops in symmetric array architectures
US6430077B1 (en) 1997-12-12 2002-08-06 Saifun Semiconductors Ltd. Method for regulating read voltage level at the drain of a cell in a symmetric array
US6087208A (en) * 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6429063B1 (en) * 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
US6396368B1 (en) 1999-11-10 2002-05-28 Hrl Laboratories, Llc CMOS-compatible MEM switches and method of making
US6928001B2 (en) * 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6396741B1 (en) * 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6490204B2 (en) 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
JP3881840B2 (ja) * 2000-11-14 2007-02-14 独立行政法人産業技術総合研究所 半導体装置
US6614692B2 (en) 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6791191B2 (en) 2001-01-24 2004-09-14 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations
US7294935B2 (en) * 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6677805B2 (en) * 2001-04-05 2004-01-13 Saifun Semiconductors Ltd. Charge pump stage with body effect minimization
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
US6774413B2 (en) 2001-06-15 2004-08-10 Hrl Laboratories, Llc Integrated circuit structure with programmable connector/isolator
US6740942B2 (en) * 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US7098107B2 (en) * 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6583007B1 (en) 2001-12-20 2003-06-24 Saifun Semiconductors Ltd. Reducing secondary injection effects
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US6700818B2 (en) 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6897535B2 (en) * 2002-05-14 2005-05-24 Hrl Laboratories, Llc Integrated circuit with reverse engineering protection
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6826107B2 (en) * 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6979606B2 (en) * 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
AU2003293540A1 (en) * 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7123532B2 (en) 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
EP1686592A3 (de) 2005-01-19 2007-04-25 Saifun Semiconductors Ltd. Teil-Löschüberprüfung
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US7786512B2 (en) 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7221138B2 (en) * 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US20070087503A1 (en) * 2005-10-17 2007-04-19 Saifun Semiconductors, Ltd. Improving NROM device characteristics using adjusted gate work function
US7352627B2 (en) 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7638835B2 (en) * 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
US8168487B2 (en) * 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3875567A (en) * 1971-12-29 1975-04-01 Sony Corp Memory circuit using variable threshold level field-effect device
JPS4951879A (de) * 1972-09-20 1974-05-20
US3867204A (en) * 1973-03-19 1975-02-18 Motorola Inc Manufacture of semiconductor devices
US3943542A (en) * 1974-11-06 1976-03-09 International Business Machines, Corporation High reliability, low leakage, self-aligned silicon gate FET and method of fabricating same

Also Published As

Publication number Publication date
JPS5531631B2 (de) 1980-08-19
GB1502587A (en) 1978-03-01
FR2337402A1 (fr) 1977-07-29
JPS5283183A (en) 1977-07-11
US4017888A (en) 1977-04-12
FR2337402B1 (de) 1980-10-24

Similar Documents

Publication Publication Date Title
DE2657643A1 (de) Halbleiteranordnung fuer ein speicherelement
DE2916884C3 (de) Programmierbare Halbleiterspeicherzelle
DE4020007C2 (de) Nichtflüchtiger Speicher
EP0045469B1 (de) Nichtflüchtige, programmierbare integrierte Halbleiterspeicherzelle
DE69228905T2 (de) Halbleiterspeichergerät
DE3885408T2 (de) Nichtflüchtige Speicherzelle.
DE3103160C2 (de) Wiederprogrammierbare, nichtflüchtige EPROM-Speicherzelle und mit solchen Speicherzellen aufgebauter Speicher
DE69324706T2 (de) Methode zum Löschen von Daten in einem nichtflüchtigen Halbleiterspeicher
DE2409472C3 (de) Elektrisch löschbares Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht-FET
DE2632036C2 (de) Integrierte Speicherschaltung mit Feldeffekttransistoren
DE2939300C3 (de) Nichtflüchtiger Speicher
DE2409568C2 (de) Halbleiter-Speicherelement
DE3009719C2 (de)
DE3002493A1 (de) Substratgekoppelte speicherzelle mit einem floating-gate und verfahren zum betrieb dieser zelle
DE3033333A1 (de) Elektrisch programmierbare halbleiterspeichervorrichtung
DE3485822T2 (de) Halbleiterspeichervorrichtung mit schwebender torelektrode.
DE3131302A1 (de) "nichtfluechtiges statisches speicherelement (ram) mit direktem zugriff"
DE2751592C2 (de) Halbleiter-Speicherschaltung
DE2356275A1 (de) Leistungsunabhaengiger halbleiterspeicher mit doppelgate-isolierschichtfeldeffekttransistoren
DE2624157A1 (de) Halbleiterspeicher
DE2201028C3 (de) Verfahren zum Betrieb eines Feldeffekttransistors und Feldeffekttransistor zur Ausübung dieses Verfahrens
DE2614698C2 (de) Halbleiterspeicher
DE69115079T2 (de) Nichtflüchtige Halbleitervorrichtung.
DE69513207T2 (de) Halbleitervorrichtung
DE10158019C2 (de) Floatinggate-Feldeffekttransistor

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee