DE2712537C3 - - Google Patents

Description

Die Erfindung betrifft ein Speicherwerk mit einer Matrix von an ihren Kreuzungsstellen Speicherzellen aufweisenden Spaltenleitern für die Eingabe von von einem Adreßdecodierer gelieferten Aktivierungssignalen zum Wählen der auszulesenden Zellen und von Zellenleitern für die Ausgabe von die in den gewählten Zellen gespeicherten Binärdaten anzeigenden Ausgangssignalen sowie mit einer Vorladeanordnung zum anfänglichen Aufladen der Zeilenleiter auf einen ersten Pegel, wobei die gewählten Zellen je nach den in ihnen gespeicherten Binärdaten die betreffenden Zeilenleiter entweder auf dem ersten Pegel geladen halten oder über eine Impedanz auf einen zweiten Pegel entladen.

Häufig ist es erwünscht und/oder notwendig, daß bestimmte Stellen oder Leitungen einer Speichermatrix vor dem Beginn einer Datenauslesung auf eine Spannung bekannten Wertes aufgeladen werden. Die für eine solche Aufladung oder »Vorladung« vorzusehende Zeit sollte, da sie sich direkt zur Speicherzugriffszeit addiert, so kurz wie im Hinblick auf ein verläßliches Arbeiten des Speichers eben vertretbar bemessen sein. Die Speicherzugriffszeit umfaßt im vorliegenden Fall: a) die für die Vorladung der Matrix auf einen gewünschten Zustand erforderliche Zeit und b) die Zeit für die Auslesung des Inhaltes der Matrix.

Bei bekannten Vorlademethoden muß ein Ladeimpuls für eine Zeitdauer angelegt werden, die ausreichend

n5 lang ist, um sicherzustellen, daß die Speichermatrix auch im ungünstigsten Fall auf den gewünschten Pegel aufgeladen wird. Um dieser Forderung zu genügen, muß man für den Vorladezyklus ein übermäßig langes

Zeitintervall vorsehen, und zwar wegen der vielen Unterschiede in den Laufzeiten in verschiedenen Teilen der Speichermatrix, herstellungsbedingter Unterschiede und unterschiedlicher Ansprechzeiten aufgrund unterschiedlicher Betriebsspannungswerte. Wenn also ein gegebenes Speicherwerk kürzere Laufzeiten oder für einen bestimmten Betriebszustand eine geringere Verzögerung aufweist als ein anderes Speicherwerk, so muß man dennoch die Vorladedauer so lang bemessen, daß sie den im ungünstigsten Fall zu erwartenden (d h. den längsten) Laufzeiten bzw. Verzögerungen Rechnung trägt

Der Erfindung liegt die Aufgabe zugrunde, ein diesen Nachteil vermeidendes Speicherwerk zu schaffen.

Ein Speicherwerk der eingangs genannten Art ist erfindungsgemäß dadurch gekennzeichnet, daß an die Vorladeanordnung ein zusätzlicher Zeilenleiter angeschlossen ist, der in Spaltenrichtung gesehen am weitesten entfernt vom Adressendecodierer angeordnet ist, und an dessen Kreuzungsstellen mit den einzelnen Spaltenleitern zusätzliche Speicherzellen vorgesehen sind; daß eine Fühlanordnung den Ladungszustand des zusätzlichen Zeilenleiters erfaßt und, wenn dieser auf den ersten Pegel aufgeladen ist, ein dies anzeigendes Ausgangssignal erzeugt und daß eine Rückkopplungsschaltung vorgesehen ist, die bei Empfang des Ausgangssignals der Fühlanordnung an die Vorladeanordnung ein Sperrsignal liefert, durch das die Aufladung sämtlicher Zeilenleiter beendet wird, wenn die Ladung des zusätzlichen Zeilenleiters den ersten Pegel erreicht.

Es ist also mindestens ein »blinder« Zeilenleiter vorgesehen, der vor jedem Auslesevorgang zusammen mit anderen Zeilenleitern der Matrix auf den ersten Pegel aufgeladen und jedesmal, wenn der Inhalt der Speichermatrix ausgelesen wird, auf den zweiten Pegel entladen wird. Die Fühlanordnung erfaßt den Ladungspegel des Blindzeilenleiters und sorgt dafür, daß die Aufladung der Zeilenleiter beendet wird, wenn dieser Ladungspegel einen vorbestimmten Spannungswert erreicht.

Die Erfindung wird nachstehend an Hand der Zeichnung, deren einzige Figur das teilweise in Blockform dargestellte Schaltschema eines erfindungsgemäßen Speicherwerkes zeigt, im einzelnen erläutert.

Die in der Figur gezeigte Schaltungsanordnung ist mit Isolierschicht-Feldeffekt-Transistoren (IGFETs) bestückt. Dies schließt jedoch die Verwendung anderer geeigneter Bauelemente nicht aus, so daß der Ausdruck »Transistor« hier nicht im einschränkenden, sondern im allgemeinen Sinn zu verstehen ist. Die P-leitenden Transistoren sind durch die Buchstaben P mit jeweils einer bestimmten Bezugsnummer und ein auf den Körper des Transistors hinweisendes Pfeilzeichen gekennzeichnet, während die N-leitenden Transistoren, durch ein vom Körper des Transistors weg weisendes Pfeilzeichen gekennzeichnet sind. Bei der nachfolgenden Erläuterung ist vorausgesetzt, daß von den die einzelnen Elemente des Systems speisenden Betriebsspannungen die am meisten positive den Wert + KVoIt Amplitude und die am meisten negative den Wert von eo Massepotential oder O Volt hat. Ferner ist willkürlich ein »hoher« Pegel oder Pegel von + V als logische oder binäre »1« und ein »niedriger« Pegel oder Pegel von O Volt als logische oder binäre »0« definiert.

Die gezeigte Schaltungsanordnung enthält eine > ) Festwertspeichermatrix iO mit 64 Zeilen- oder Billcitern Ri... R 64 und 4 »Blind«-Zeilenleitern oder Vorladunesfühlleitern PS i ... PS4. Sämtliche Zeilen sind 64 rechtwinklig dazu angeordnete Spalten- oder Wortleiter IV1 ... W 64 gemeinsam.

Jeder Schnittpunkt eines Zeilen- mit einem Spaltenleiter bildet eine Bitstelle. An jeder Bitstelle befindet sich ein einzelner N-leitender Isolierschicht-Feldeffekt-Transistor (IGFET). Die Steuerelektroden (Gates) sämtlicher Transistoren in einer Spalte sind jeweils an den betreffenden Spaltenleiter angeschlossen, während die Source-Elektroden sämtlicher Transistoren der Matrix an Masse liegen. Ist der Transistor einer Bitstelle (z. B. 1-1,1-64,33-64) mit seiner Drain-Elektrode an den betreffenden Zeilenleiter angeschlossen, so ist willkürlich diese Bitstelle als eine »0« speichernd definiert Ist der Transistor einer Bitstelle (z.B. 1-32, 32-64, 64-64) dagegen mit seiner Drain-Elektrode nicht an den betreffenden Zeitenleiter angeschlossen, so ist diese Bitstelle als eine »1« speichernd definiert.

Die Spaltenleiter sind mit verteilten Widerständen und Kapazitäten behaftet, wie für die Spalte W32 gezeigt. (Die Zeilenleiter sind metallisiert, und ihre Impedanz ist vernachlässigbar.) Dadurch ergeben sich Verzögerungen oder Laufzeiten für die Fortpflanzung oder Ausbreitung von Signalen längs der Spaltenleiter. Um die Verzögerungswirkung der verteilten Impedanzen zu verringern, ist die Matrix vorzugsweise, jedoch nicht notwendigerweise, in zwei Abschniue unterteilt, wie gezeigt, und ist in der Mitte der Matrix ein Decodierer 20 angeordnet, der die einzelnen Spalten von ihren Mittelpunkten aus in Richtung nach beiden Enden ansteuert. Dadurch werden die Ein- und Ausschaltverzögerungen, besonders an den am weitesten vom Decodierer entfernten Stellen, verringert.

Der Decodierer und Spaltentreiber 20, für den eine beliebige bekannte Decodieranordnung von geeigneter Ausbildung verwendet werden kann, hat sechs Eingänge, an die sechs Adressenleitungen 21 angeschlossen sind, sowie einen Steuereingang, an den eine Decodierer-Abschaltleitung 22 angeschlossen ist. Der Decodierer hat ferner 64 Ausgänge Oi... Om, die jeweils an die einzelnen Spaltenleiter angeschlossen sind. Ist in der Leitung 22 ein »hoher« Pegel (+ V Volt) anwesend, so wird der Decodierer abgeschaltet und seine sämtlichen Ausgänge schalten auf »niedrig« (0 Volt). Ist in der Leitung 22 ein »niedriger« Pegel (0 Volt) anwesend, so wird der Decodierer eingeschaltet, so daß er die in den sechs Adressenleitungen anstehende Information decodieren kann, woraufhin er den entsprechenden der 64 Spaltenleiter wählt und ansteuert (mit + V Volt beaufschlagt). Normalerweise ist jeweils immer nur einer der 64 Spaltenleiter mit dem hohen Pegel + VVoIt beaufschlagt.

Jede Hälfte der Speichermatrix 10 enthält eine Blindzeile 12a, 126 angrenzend an den Decodierer, eine 32 χ 64-Matrix von Datenbits 14a, 14b sowie eine weitere Blindzeile 16a, 16i> am vom Decodierer entferntesten Ende. Die Blindzeilen sind dadurch gekennzeichnet, daß sie eine »0« an jeder Speicherstelle aufweisen. Das heißt, sämtliche Transistoren einer Blindzeile sind mit ihren Drain-Elektroden an die Vorladungsfühlleitung für die betreffende Zeile (PSi₁ PS 2, PS 3, PS 4) angeschlossen. Dadurch wird sichergestellt, daß unabhängig davon, welcher Spaltenleiter gewählt ist, die Vorladungsfühlleitungen über einen Blindzeilentransistor nach Masse entladen werden.

Die Bündzeilentransistoren haben vor7U),>s\veise eine niedrigere Impedanz als die »Daten«-Transistoren in den Matrizen 14a und 146 bei gleicher Gatp-Source-Durchlaßvorspannune. Die Bedeutung dieser MaOnah-

me sowie die Gründe für die Anordnung der Blindzeilen werden nachstehend erörtert.

Zwischen jeden Zeilenleiter und die + V-Leitung 42 ist jeweils die Source-Drain-Strecke eines P-leitenden »Ladew-Isolierschicru-Feldeffekt-Transistors PX ... P68 geschaltet. Die Gate-Elektroden der einzelnen Ladetransisioren sind gemeinsam an die Leitung 41 angeschaltet, die ihrerseits an den Ausgang eines Inversionsgliedes 40 angeschlossen ist. Wenn die Spannung in der Leitung 41 »niedrig« ist, werden die Ladetransistoren eingeschaltet, so daß sie über ihre Stromleitungsstrecken sämtliche Zeilenleiter (einschließlich der Vorladungsfühl- oder Blindzeilenleiter) auf + VVoIt aufladen.

Das Inversionsglied 40, für das eine beliebige Polaritätsumkehrschaltung bekannter Art verwendet werden kann, wird von einer Setz-Rücksetz-Stufe gesteuert, für die eine beliebige Anordnung bekannter Art, deren Ausgang auf den einen Binärzustand setzbar und auf den anderen Binärzustand rücksetzbar ist. verwendet werden kann. Diese Setz-Rücksetz-Stufe 30 hat einen Setzeingang, einen Rücksetzeingang und einen an den Eingang des Inversionsgliedes 40 sowie an die Leitung 22 angeschlossenen Q-Ausgang. Bei Beaufschlagung des Setzeingangs mit einem Niedrig-Signal (0 Volt) schaltet der (^-Ausgang auf hoch und behält diesen Zustand bei, bis der Rücksetzeingang der Stufe 30 mit einem Niedrig-Signal (0 Volt) beaufschlagt wird. Eingangssignale können dem Setzeingang entweder direkt oder über ein ODER-Glied 31 zugeleitet werden. Die Stufe 30 liefert, sobald sie gesetzt (bzw. rückgesetzt) ist, ausgangsseitig einen Dauerpegel, obwohl der Setzimpuls (bzw. Rücksetzimpuls) sehr kurze Dauer hat, z. B. ein Wechselstromsignal oder -schaltstoß ist.

Die Ladung der Vorladungsfühlleiter PSX... PS4 wird durch ein Fühl-Verknüpfungsglied 50 mit 4 Eingängen erfaßt, die an die 4 Vorladungsfühlleiter (Blindzeilenleiter) PSI ... PS4 angeschlossen sind. Mit seinem Ausgang ist das Verknüpfungsglied 50 an den Rücksetzeingang der Stufe 30 angeschlossen. Das Verknüpfungsglied erzeugt dann und nur dann einen »niedrigen« Spannungspegel, wenn alle seine 4 Eingänge mit dem »hohen« Pegel beaufschlagt sind, andernfalls bleibt sein Ausgang »hoch«. Für das Verknüpfungsglied 50 kann eine beliebige Schaltung bekannter Art, die diese Funktion erfüllt, verwendet werden, beispielsweise ein 4-eingängiges NAND-Glied, oder irgendeine andere geeignete Schaltung oder Fühlverstärkeranordnung, die eine ganz bestimmte Ausgangsgröße liefert, wenn ihre Eingänge sämtlich den gleichen gewünschten Zustand haben.

Die Wirkungsweise der Schaltung wird am besten ersichtlich, wenn man einen Vorlade- und Auslesevorgang oder -zyklus durchgeht Beispielsweise wird jedesmal, wenn die Information in den Adressenleitungen zum Speicherwerk eine Änderung erfährt, der Setzeingang der Stufe 30 mit einem Niedrig-Signal beaufschlagt. Auf dieses Setzsignal hin schaltet der O-Ausgang der Stufe 30 auf hoch und behält diesen Zustand bei. Durch das hohe Q-Ausgangssignal wird der Decodierer 20 abgeschaltet mit der Folge, daß die an sämtliche Spalten gerichteten Signale auf niedrig schalten. Gleichzeitg bewirkt das zum Eingang des Inversionsgliedes 40 gelangende hohe Q-Ausgangssignal, daß das Ausgangssignal des Inversionsgliedes 40 in der Leitung 41 auf niedrig schaltet Dadurch werden sämtliche Ladetransistoren Pi,... P68 eingeschaltet so daß über ihre niederohmigen Leitungsstrecken sämtliche Zeilenleiter mit + VVoIt beaufschlagt werden.

Die einzelnen Zeilenleiter können sich auf + V Volt aufladen, weil sämtliche »Bit«-Transistoren vom N-Leitungstyp ausgeschaltet sind oder gerade ausgeschaltet werden, da die Spalten auf niedrig geschaltet sind. Durch das an den Ausgängen des Decodieren 20 erzeugte Niedrig-Signal (« 0 Volt) werden die Spaltenleiter auf Massepotential entladen. Die Niedrig-Signale

ίο pflanzen sich von den Decodiererausgängen längs der Spalten fort. Die einzelnen Transistoren in den Spalten werden ausgeschaltet, wenn die Spannung an ihren Gate-Elektroden unter ihren Schwellwert (Vt) abfällt Als letzte werden normalerweise die Transistoren in den Blindzeilen 16a, 166 ausgeschaltet, da sie räumlich am weitesten von den Decodiererausgängen entfernt sind. Außerdem sind diese Blind-Transistoren räumlich größer ausgebildet als die anderen »Daten«-Transistoren der Speichermatrix, damit sie niedrigere EIN-Impedanzen haben als die anderen Bit- oder Daten-Transistoren. Dadurch wird sichergestellt, daß die Blindzeilenleiter am vollständigsten entladen werden und daß ihre Wiederaufladung längere Zeit beansprucht als die Wiederaufladung irgendeines der übrigen Zeilenleiter der Speichermatrix.

Sobald der Spannungspegel in allen vier Vorladungsfühlleitern (Blindzeilenleitern) + V Volt erreicht oder dicht an diesen Wert herankommt, schalten die vier Eingänge des Verknüpfungsgliedes 50 auf hoch.

Daraufhin erzeugt das Verknüpfungsglied 50 ein Niedrigsignal, das am Rücksetzeingang der Stufe 30 gelangt. Dadurch wird der (^-Ausgang auf den niederpegeligen Zustand rückgesetzt, wodurch das Abschaltsignal vom Decodierer 20 entfernt wird und der Ausgang des Inversionsgliedes 40 auf hoch schaltet mit der Folge, daß die Ladetransistoren P1...P68 ausgeschaltet werden.

Aufgrund der in den Adressenleitungen 21 anstehenden Information beaufschlagt der Decodierer 20 eine bestimmte gewählte Spalte mit einem Signal von + V Volt, durch das sämtliche .Spaltentransistoren dieser Spalte durchlaßgespannt werden. Die mit ihren Drain-Elektroden an einen Zeilenleiter angeschlossenen Transistoren der gewählten Spalte bewirken eine Entladung des betreffenden Zeilenleiters über ihre Source-Drain-Strecken nach Masse. Folglich werden die Blindzeilenleiter (PS 1... PS4) nach Masse entladen. Diejenigen Transistoren der gewählten Spalte, die mit ihren Drain-Elektroden nicht an einen Zeilenleiter angeschlossen sind, bleiben dagegen ohne Einfluß aul den Ladungspegel der betreffenden Zeilenleiter, so daß diese auf + VVoIt geladen bleiben. Der Spannungspegel der einzelnen Zeilenleiter, die den an den Schnittpunkten oder Kreuzungsstellen der gewählten Spalte mit den Zeilen gespeicherten Logikzustand anzeigen, werden von Fühl- oder Leseverstärkern (nicht gezeigt) ausgelesen oder erfaßt für die Verwertung durch anderweitige Schaltungen (nicht gezeigt).

Im Anschluß an die Entladung der Blindzeilenleiter ist

«ο mindestens einer der Eingänge des Verknüpfungsgliedes 50 niedrig, so daß sein Ausgang auf hoch schaltet woraufhin der beschriebene Auslesevorgang wiederholt werden kann.

Die dem Decodierer 20 zunächst befindlicher

t,:- Blindzeilenleiter (PS2, PS3) sind im Falle einer Fehlauslesung von Nutzen. Beispielsweise sei angenommen, daß die Zeilenleiter der Speichermatrix 10 auf + V Volt aufgeladen sind und daß ein gewählter Zeilenleiter

für eine so kurze Zeitspanne mit + V Volt beaufschlagt wurde, daß nur einige wenige der dem Decodiert''· zunächst befindlichen Zeilen entladen worden sind, bevor der gewählte Spaltenleiter auf 0 Volt geschaltet wurde. In einem solchen Fall wären die .im weitesten entfernten Zeilenleiter PS 1, PS4 immer noch voll auf + Vi)D aufgeladen und bestrebt, am Verknüpfungsglied 50 ein den Vorladezyklus vorzeitig beendendes Ausgangssignal zu erzeugen. Jedoch sorgen die Zeilenleiter PS2, PS3 dafür, daß der Ausgang des Verknüpfungsgliedes 50 so lange einen Entladungszustand anzeigt, bis PS 2 und PS3 wiederaufgeladen sind, was bedeutet, daß die diesen beiden Blindzeilen benachbarten Zeilen ebenfalls wiederaufgeladen werden.

Ein herausragender Vorieii der erfindungsgemäßen Anordnung besteht darin, daß eine Auslesung des Inhalts des Speicherwerkes eingeleitet werden kann, sobald die Blindzeilen auf annähernd + V Volt aufgeladen sind, was anzeigt, daß sämtliche Zeilen der Matrix ebenfalls auf + V Volt aufgeladen sind. Durch das Niedrig-Ausgangssignal des Verknüpfungsgliedes 50 wird die Stufe 30 rückgesetzt und das Deeodiererabschaltsignal von der Leitung 22 entfernt. Somit kann der Inhalt der Speichermatrix dann unmittelbar bei Beendigung der Aufladung der Zeilenleiter auf + KVoIt ausgelesen werden.

Durch die Vorladungsfühlschaltung wird der Vorladeimpuls so weit gestreckt, wie es für die Kompensation von systemeigenen Verzögerungen notwendig ist. Mit einer Testschaltung wurde die Auswirkung von Änderungen des Spaltenwiderstands über einen weiten Bereich untersucht. Dabei zeigte sich, daß die Vorladungsfühlschaltung große Änderungen der Impedanzen der Spalten durch Veränderung der Dauer des Vorladeimpulses über einen Bereich von 190 bis 1370 Nanosekunden zu verkraften in der Lage ist. Bei Anordnungen gemäß dem Stand derTechnik muß, wenn die Verzögerung für den ungünstigsten Fall 1370 Nanosekunden beträgt, der Vorladeimpuls, um einen einwandfreien Betrieb zu gewährleisten, diese Dauer haben und muli in den Vorlade/Auslesezyklus eine

ie Verzögerung dieses Ausmaßes eingebaut werden. Im Gegensatz dazu wird bei der erfindiingsgemäßen Anordnung der Ladevorgang automatisch beendet, so daß die Ladezeit zwar von Speicherwerk zu Speicherwerk sowie unter unterschiedlichen Betriebsbedingungen verschieden sein kann, in keinem Fall aber länger ist als diejenige Mindcstdauer, die für eine einwandfreie Aufladung der Zeilenleiter unter allen und für sämtliche Betriebsbedingungen er forderlich ist.

Statt, wie gezeigt, die Speichermatrix mit N-leitenden Bit-Transistoren zu bestücken und die Zeilenleiter zuerst auf + V Volt (vor)aufzuladen und dann selektiv auf Masse zu (eni)laden, kann man auch Bit-Transistoren vom P-Leitungstyp verwenden, wobei die Zeilenleiter zuerst auf Massepotential zu entladen und dann selektiv auf + VVoIt aufzuladen wären. Die Erfindung eignet sich also auch für einen komplementären Betrieb in dem Sinne, daß zuerst sämtliche Zeilen vor dem Auslesen entladen und anschließend während des Lesens Zeilen selektiv aufgeladen werden. Die Ausdrükke »aufladen« und »entladen« sind daher hier relativ zu verstehen und können auch bedeuten, daß auf einen Pegel »entladen« und auf einen zweiten Pegel »aufgeladen« wird.

Hierzu 1 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Speicherwerk mit einer Matrix von an ihren Kxeuzungsstellen Speicherzellen aufweisenden Spaltenleitern für die Eingabe von von einem Adreßdecodierer gelieferten Aktivierungssignalen zum Wählen der auszulesenden Zellen und von Zeilenleitern für die Ausgabe von die in den gewählten Zellen gespeicherten Binärdaten anzeigenden Ausgangssignalen sowie mit einer Vorladeanordnung zum anfänglichen Aufladen der Zeilenleiter auf einen ersten Pegel, wobei die gewählten Zellen je nach den in ihnen gespeicherten Binärdaten die betreffenden Zeilenleiter entweder auf dem ersten Pegel geladen halten oder über eine Impedanz auf einen zweiten Pegel entladen, dadurch gekennzeichnet, daß an die Vorladeanordnung (P2—P33, P36—P67, 42) ein zusätzlicher Zeilenleiter (PSi) angeschlossen ist, der, in Spaltenrichtung gesehen, am weitesten entfernt vom Adressendecodierer angeordnet ist, und an dessen Kreuzungsstellen mit den einzelnen Spaltenleitern (W) zusätzliche Speicherzellen (16) vorgesehen sind; daß eine Pohlanordnung (50) den Ladungszustand des zusätzlichen Zeilenleiters erfaßt und, wenn dieser auf den ersten Pegel aufgeladen ist, ein dies anzeigendes Ausgangssignal (Rücksetzsignal) erzeugt; und daß eine Rückkopplungsschaltung (30, 40, 41) vorgesehen ist, die bei Empfang des Ausgangssignals der Fühlanordnung (50) an die Vorladeanordnung (P2-P33, P36 bis P67, 42) ein Sperrsignal liefert, durch das die Aufladung sämtlicher Zeilenleiter beendet wird, wenn die Ladung des zusätzlichen Zeilenleiters den ersten Pegel erreicht.

2. Speicherwerk nach Anspruch 1, dadurch gekennzeichnet, daß die Rückkopplungsschaltung eine Setz-Rücksetz-Stufe (30) mit Eingangsanordnung und Ausgang enthält, die bei Beaufschlagung ihrer Eingangsanordnung mit einem Setzsignal ihren Ausgang auf einen ersten Binärzustand setzt und auf diesem Zustand hält und die bei Beaufschlagung ihrer Eingangsanordnung mit einem Rücksetzsignal ihren Ausgang auf den anderen Binärzustand setzt und auf diesem Zustand hält, wobei zwischen dem Ausgang der Setz-Rücksetz-Stufe (30) und der Eingangsseite der Vorladeanordnung (P2—P33, P36-P67, 42) eine Verbindung (41) zum Aufladen sämtlicher Zeilenleiter auf den ersten Pegel bei Vorhandensein des ersten Binärzustandes vorgesehen ist, und wobei zwischen dem Ausgang der Fühlanordnung (50) und der Eingangsanordnung der Setz-Rücksetz-Stufe (30) eine Verbindung vorgesehen ist, über welche die Setz-Rücksetz-Stufe unter Beendigung der Aufladung der Zeilenleiter in den zweiten Binärzustand gesetzt wird, wenn die Ladung des zusätzlichen Zeilenleiters den ersten Pegel erreicht.

3. Speicherwerk nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zusätzliche Speicherzeile in jeder Spalte so bemessen ist, daß sie bei Beaufschlagung des betreffenden Spaltenleiters mit dem Aktivierungssignal einen niederohmigeren Entladungsweg für die zusätzliche Zeile aufweist als die anderen Zellen für die übrigen Zeilen der Spalte.

4. Speicherwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß je ein zusätzlicher Zeilenleiter am einen und am anderen Spaltenende der Matrix angeordnet ist

5. Speicherwerk nach Anspruch 4, dadurch gekennzeichnet, daß die FühJanordnung (50) pro zusätzlichen Zeilenleiter je einen an den betreffenden Zeilenleiter angeschlossenen Eingang aufweist und das Ausgangssignal nur dann erzeugt, wen» sämtliche zusätzlichen Zeilenleiter auf den ersten Pegel aufgeladen sind.

ίο

6. Speicherwerk nach Anspruch 2, dadurch

gekennzeichnet, daß der Ausgang (Q) der Setz-Rücksetz-Stufe (30) außerdem an einen Steuereingang eines Adressendecodierers (20) angeschlossen ist, der eingangsseitig (21) Adressensignale empfängt und pro Spaltenleiter je einen Ausgang (O\ ... Ow) zum selektiven Beaufschlagen der Spaltenleiter mit Akiivierungssignalen aufweist, wobei über die Verbindung (22) zwischen dem Ausgang (Q) der Setz-Rücksetz-Stufe (30) der Adressendecodierer gesperrt und die Beaufschlagung der Spaltenleiter mit Aktivierungssignalen unterbunden wird, wenn der Ausgang der Setz-Rücksetz-Stufe den ersten Binärzustand einnimmt.

7. Speicherwerk nach Anspruch 6, bei welchem der Adressendecodierer räumlich ungefähr in der Mitte der einzelnen Spalten der Matrix angeordnet ist und die Matrix in zwei Hälften teilt, dadurch gekennzeichnet, daß in jeder Matrixhälfte zwei zusätzliche Zeilenieiter (PSX, PS2; PS3, PS4) vorgesehen sind, von denen, in Spaltenrichtung gesehen, der eine zunächst beim und der andere am weitesten entfernt vom Adressendecodierer angeordnet sind.