DE2711526A1

DE2711526A1 - Verfahren und anordnung zur sequentiellen uebertragung von binaerdaten in aufeinanderfolgenden bitzellen eines uebertragungskanals

Info

Publication number: DE2711526A1
Application number: DE19772711526
Authority: DE
Inventors: Jerry Wayne Miller
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1976-03-19
Filing date: 1977-03-16
Publication date: 1977-09-22
Also published as: JPS60149247A; GB1578635A; DE2711526C2; NO154179C; IT1086565B; CA1152164B; NO770783L; CA1152181B; ATA188777A; AT389195B; NO154179B; CA1085000A; JPS52114206A; NL190041C; FR2345018B1; NL190041B; CA1152182B; US4027335A; NL7701211A; FR2345018A1

Description

401 Broadway,

Redwood City. California 94065

8 MÜNCHEN 86, DEN

POSTFACH 860820

Verfahren und Anordnung zur sequentiellen übertragung von Binärdaten in aufeinanderfolgenden Bitzellen eines Übertragungskanals

Die vorliegende Erfindung betrifft ein Verfahren und eine Anordnung zur sequentiellen übertragung von Binärdaten in aufeinanderfolgenden Bitzellen eines Übertragungskanals, wobei erste logische Bitwerte normal durch in einem vorderen Bereich der entsprechenden Bitzellen liegende Signalsprünge und zweite logische Bitwerte normal durch in einem hinteren Bereich der entsprechenden Bitzellen liegende SignalsprUnge Übertragen werden. Das Verfahren und die Anordnung gemäß der Erfindung eignen sich insbesondere für die Datenübertragung über einen Informationskanal ohne Übertragungseigenschaften bei der Frequenz Null. Bei einem derartigen Informationskanal handelt es sich insbesondere um ein Magnetbandgerät. Die Erfindung gibt dabei Möglichkeiten zur Codierung und Decodierung von speziellen binären Codes an.

Daten oder Informationen in binärer Form werden durch Datenbits gebildet, wobei die Information in jedem Bit in der Form eines von zwei möglichen Werten vorliegt. Diese Werte werden oft als logische "1" und als logische

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^N0" bezeichnet. Bel der Behandlung von Information in binärer Form ist es notwendig, die entsprechenden logischen Werte für Jedes Bit erkennen zu können. Ob nun diese Bits auf einem Band aufgezeichnet oder in anderer Weise aufgezeichnet oder ausgesendet werden, kann jedes Informationsbit als in einer Bitzelle befindlich betrachtet werden, welche ein Zeitintervall bzw. einen Zeitraum darstellt, der das entsprechende Informationsbit enthält. Die logischen Werte können als "Ja" oder "Nein", "Plus" oder "Minus", "Hoch" oder "Tief" sowie als "Wahr" oder "Nicht wahr" erkannt und bezeichnet werden. Wird die Information auf einem Magnetbandgerät aufgezeichnet, so sind diese Werte durch gegensinnige magnetische Polarisation gegeben. Es 1st weiterhin gebräuchlich, einen Wert als Bezugswert und den anderen Wert als einen sich von diesem unterscheidenden Wert zu betrachten, wobei in diesem Falle der zweite Wert durch ein erkennbares Signal dargestellt werden kann, während der erste Wert durch das Fehlen eines derartigen Signals dargestellt ist. Weiterhin gibt es eine positive und eine negative Logik. Es macht darüber hinaus im Rahmen der vorliegenden Erfindung auch keinen UnterscMed, welcher der beiden Werte als "1" und welcher Wert als "0" bezeichnet wird.

Wie bereits angegeben, finden das erfindungsgemäße Verfahren und die erfindungsgemäße Anordnung insbesondere fUr Informationskanäle, beispielsweise magnetische Aufzeichnungskanäle Anwendung, welche bei der Frequenz Null kein Ubertragungsvermögen besitzen. Dies heißt mit anderen Worten, daß sie keine Gleichspannung übertragen. Es ist generell wünschenswert, Datenbits ohne unzulässig große Fehler so eng wie möglich aufzuzeichnen. FUr diesen Zweck sind verschiedene Aufzeichnungsformate bzw.

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Binärdaten-Codes entwickelt worden. Einige dieser Codes sind in wünschenswerter Weise selbsttaktend, d.h. die Bitzellen-Intervalle können in den aufgezeichneten Bitdaten ohne besondere Zeittaktimpulse erkannt werden.

In Informationskanälen, welche keine Gleichspannung Übertragen, erleiden binäre Signale Verzerrungen ihres Spitzenamplltudenwertes und der Lage ihres Nulldurchgangs, welche durch Kompensationsnetzwerke mit linearer Charakteristik nicht eliminierbar sind, es sei denn, der Kanal ist bei Frequenzen, die wenigstens so groß wie die Bitfolgefrequenz sind, stark empfindlich. Diese Verzerrungen werden gewöhnlich als Wandern der Bezugslinie bezeichnet und reduzieren das effektive Signal-Rauschverhältnis, wodurch die Zuverlässigkeit der Feststellung der aufgezeichneten Signale nachteilig beeinflußt wird.

Ein spezieller gebräuchlicher Übertragungs-Code, bei dem es sich um den sogenannten Niller-Code handelt, ist in der US-Patentschrift 3 108 261 beschrieben. Bei diesem Niller-Code werden logische Einsen durch Signalsprünge an einer bestimmten Stelle in den entsprechenden Bitzellen insbesondere in Zellenmitte repräsentiert, während logische Nullen durch Signalsprünge an einer bestimmten früheren Stelle in den entsprechenden Zellen, speziell am Beginn bzw. an der Vorderkante Jeder Bitzelle repräsentiert werden. Im Niller-Code wird Jeder Signalsprung am Beginn eines Bitintervalls folgend auf ein einen Sprung in Intervallmitte enthaltendes Intervall unterdrückt. Die Asymmetrie des gemäß diesen Regeln gebildeten Signals führt zu einer Gleichspannungskomponente im Informationskanal.

Ein auf dem Niller-Code basierender Code, in dem Gleich-

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spannungskomponenten jedoch eliminiert sind, ist in IBM J. Res. Develop., Vol. 19, Nr. 4, Juli 1975 in einen Aufsatz mit dem Titel "Zero-Modulation Encoding in Magnetic Recording" beschrieben. Dieser gewöhnlich als ZM-Code bezeichnete Code basiert für die meisten Eingangssequenzen auf dem Miller-Code, wobei jedoch Sequenzen in der Form 0111——110 mit einer geraden Anzahl von Einsen nach speziellen Regeln codiert werden. Bei dieses Code werden zwar Gleichspannungskomponenten im codierten Signal eliminiert. Dabei ist jedoch erforderlich, daß jede speziell zu codierende Sequenz vor der Codierung jedes Teils der Sequenz erkannt werden muß. Dabei ergibt sich jedoch eine Codierverzögerung (und Codespeicherung), welche nahezu so lang wie die längetmugliche Sequenz des angegebenen Typs ist. Um die Notwendigkeit einer "unbegrenzten" Speicherung zu vermeiden, werden bei diesem Code die Eingangssequenzen periodisch durch Einfügung von zusätzlichen geeignet gewählten Paritätsbits unterteilt. Zur Anpassung an die eingefügten Bits ist dabei praktisch eine Folgefrequenzänderung erforderlich. Darüber hinaus beanspruchen diese Bits notwendigerweise für die Aufzeichnung zur Verfügung stehenden Raum.

Die vorliegende Erfindung sieht demgegenüber bei einem Verfahren der eingangs genannten Art vor, daß jeder in einem vorderen Bereich einer Bitzelle liegende Signalsprung, welcher auf einen in einem hinteren Bereich der nächstvorhergehenden Bitzelle liegenden Signalsprung folgt, unterdrückt wird, daß der Beginn einer Sequenz von zweiten Bitwerten folgend auf einen ersten Bitwert, die bei normaler Übertragung eine Gleichspannungskomponente im übertragenen Signal erzeugen kann, zur Erzeugung eines ersten, eine solche Sequenz

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repräsentierenden Anzeigesignals erfaßt wird, und daß die übertragung von SignalSprüngen zwecks Eliminierung der Gleichspannungskomponente als Funktion des ersten Anzeigesignals, des Wertes eines laufenden Bits und des nächstfolgenden Bits modifiziert wird.

In Weiterbildung der Erfindung ist eine Anordnung zur Modifizierung von Signalen im Sinne einer Eliminierung von Gleichspannungskomponenten in einem selbsttaktenden übertragungssystem zur sequentiellen übertragung von Binärdaten in aufeinanderfolgenden getakteten Bitzellen eines Übertragungskanals, wobei erste logische Bitwerte in den entsprechenden Bitzellen normal in Form von SignalSprüngen in einem vorderen Bereich der Bitzellen und zweite logische Bitwerte in den entsprechenden Bitzellen normal in Form von SignalSprüngen in einem hinteren Bereich der Bitzellen übertragen werden und wobei Signalsprünge in einem vorderen Bereich einer Bitzelle, welche auf einen Signalsprung in einem hinteren Bereich der nächstvorhergehenden Bitzelle folgen, unterdrückt werden, durch folgende Merkmale gekennzeichnet :

einen auf die Bitwerte ansprechenden Anzeigekreis zur Erzeugung eines ersten Anzeigesignals am Beginn einer Sequenz von zweiten Bitwerten folgend auf einen ersten Bitwert, wobei dieses erste Anzeigesignal jede Sequenz anzeigt, welche bei normaler übertragung eine Gleichspannungskomponente im übertragenen Signal hervorrufen kann, und einen auf das erste Anzeigesignal, ein laufendes Bit und lediglich ein nächstfolgendes Bit ansprechenden Kreis zur Modifizierung der übertragung von SignalSprüngen im Sinne einer Eliminierung von Gleichspannungskomponenten .

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Erfindungsgemäfl wird ein binärer Eingangsdatenstrom mit der Folgefrequenz 1/T Bits pro Sekunde in ein Binärsignal codiert, das ein Minimalintervall zwischen Sprüngen von T Sekunden, ein Maximum zwischen Sprüngen von 3 T Sekunden, keinen Gleichspannungsgehalt und einen Maximalwert für das laufende Integral von 1,5 T Sekunden mal der halben Größe eines Sprungs besitzt. Die Codierung verlangt keine Folgefrequenzänderung und bedingt eine Codierverzögerung von lediglich 2 T Sekunden. Bei der Decodierung müssen nicht mehr als zwei aufeinanderfolgende Bitintervalle abgefragt werden. Fehler können sich daher über diese Grenze nicht hinauserstrecken. Das erfindungsgemäß verwendete Format vereinigt die Hochfrequenzeigenschaften des Miller-Codes mit der gleichspannungsfreien Charakteristik des ZM-Codes ohne Folgefrequenzänderung und ohne zusätzliche Redundanz des letztgenannten Codes, wobei auch keine lange Speicherung erforderlich ist.

Das erfindungsgemäße Format kann als gleichspannungsfreies, selbsttaktendes NRZ-Format (DCF-SC-NRZ-Format) bezeichnet werden. Die vorliegende Erfindung gibt also ein Verfahren und eine Anordnung zur seriellen Übertragung von Binärdaten über einen Informationskanal ohne Gleichspannungsübertragungseigenschaften an, wobei das Verfahren und die Anordnung Jedoch in gleicher Weise auch für Informationskanäle mit Gleichspannungs-Ubertragungseigenschaften geeignet sind. Die Daten werden dabei in selbsttaktender Form ohne Folgefrequenzänderung oder lange Speicherung übertragen.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausfuhrungsbeispielen näher erläutert. Es zeigt:

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Fig. 1 eine Anzahl von binären Signalformen einschließlich erfindungsgemäßen Code-Formaten und bekannten Code-Formaten;

Fig. 2 einen Vergleich zwischen dem Miller-Format und einem erfindungsgemäßen Code-Format einschließlich eines Vergleichs der Integrale der Übertragenen Signale;

Fig. 3 ein Blockschaltbild einer erfindungsgemäßen Anordnung ;

Fig. 4 ein Schaltbild einer Ausführungsform eines Codierers zur Verwendung in der Anordnung nach Fig. 3;

Fig. 5 ein Zeittaktdiagramm zur Erläuterung der Wirkungs weise des Codierers nach Fig. 4;

Fig. 6 eine AusfUhrungsform eines Decoders sowie eine

Ausführungsform eines 2F-Taktgenerators zur Verwendung in der Anordnung nach Fig. 3;

Fig. 7 ein Zeittaktdiagramm zur Erläuterung der Wirkungsweise der Schaltung nach Fig. 6;

Fig. 8 ein Schaltbild einer weiteren AusfUhrungsform eines Decoders und eines Taktgenerators sowie einen Signalsprungdetektor zur Verwendung in einer Anordnung nach Fig. 3; und

Fig. 9 ein Zeittaktdiagramm zur Erläuterung der Wirkungsweise der Schaltung nach Fig. 8.

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Zur Erläuterung der vorliegenden Erfindung sowie der durch sie erzielbaren Vorteile ist es zweckmäßig, verschiedene bisher verwendete binäre Datenformate zu betrachten. Fig. 1 zeigt eine Anzahl von Binärsignalformen, welche sich zur seriellen übertragung oder Aufzeichnung von Information in binärer Form eignen. Ein Signalzug 1H stellt dabei eine Ausf Uhrungsform eines erflndungsgemäßen Datenformates dar. Die Signalzüge nach Flg. 1 sind in Bitzellen unterteilt, wobei jede Bitzelle ein Datenbit in binärer Form enthält, das heißt, in jeder Zelle liegt die Binärinformation entweder in Form einer logischen 1 oder einer logischen 0 vor. Beispielsweise zeigt Fig. 1A den Binärwert der Information in einer Anzahl von aufeinanderfolgenden Bitzellen. Die gleiche Information ist in verschiedenen entsprechenden SignalzUgen enthalten.

Bei dem Signalzug 1B handelt es sich um ein RZ-Format, in dem eine logische 1 durch einen positiven Wert und eine logische 0 durch einen negativen Wert gegeben ist, wobei das Signal zwischen den Zellen auf einen Nullbzw. Hittelwert zurückkehrt.

Bei einem üblicherweise mehr verwendeten Datenformat handelt es sich um den sogenannten NRZ-Datencode gemäß den SignalzUgen 1C und 1D. Der sogenannte NRZ-L-Code gemäß dea Signalzug 1C entspricht dem RZ-Code gemäß den Signalzug 1B, ohne daß dabei zwischen den Bitzellen eine Rückkehr auf Null stattfindet. Bei diesem Code verbleibt das Signal für die gesamte, ein 1-Bit enthaltende Zelle auf dem Wert 1 und geht auf den Wert 0, wenn in der Bitzelle ein O-Bit vorhanden ist. SignalsprUnge sind daher nur vorhanden, wenn aufeinanderfolgende Zellen unterschiedliche Bit-Werte enthalten. Bei

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dem sogenannten NRZ-M-Code gemäß dem Signalzug 1D wird eine logische 1 durch einen Signalsprung zwischen den beiden möglichen Signalwerten angegeben, während eine logische 0 durch das Fehlen eines derartigen Sprunges gekennzeichnet ist. Die Schwierigkeit bei derartigen NRZ-Codes besteht in der sehr großen Wahrscheinlichkeit von Zeittaktfehlern, wenn das Signal in relativ großen Perioden einen der beiden möglichen Werte beibehält. Es ist daher zweckmäßig, selbsttaktende Codes zu verwenden.

Bei den Signal zügen 1E und 1F handelt es sich um sogenannte Manchester-Codes, die auch als Biphase-Codes in Form eines BI-L-Codes bzw. eines Bl-M-Codes bekannt sind. Im BI-L-Code gemäß dem Signal zug nach Fig. 1E wird der Wert des Bits durch die Richtung eines Signalsprungs in der Bitzellenmitte definiert. Im Signalzug 1E definiert ein aufwärts gerichteter Signalsprung in der Zellenmitte eine logische 1, während ein abwärts gerichteter Signalsprung in der Zellenmitte eine logische 0 definiert. Im BI-M-Code gemäß dem Signalzug 1F wird eine logische 0 durch einen entweder aufwärts oder abwärts gerichteten Signalsprung in der Zellenmitte definiert, während eine logische 0 durch das Fehlen eines derartigen Signalsprungs in der Zellenmitte definiert ist. Eine Selbsttaktung eines BI-L-Signals wird durch Ausnutzung der Signalsprtlnge in der Zellenmitte in jeder Zelle erreicht. Eine Selbsttaktung des BI-M-Slgnals wird durch Einführung eines Sprungs am Beginn Jeder Bitzelle erreicht. Obwohl bei den Manchester-Codes eine Gleich-8pannungs-Ubertragungsmögllchkelt nicht vorgesehen werden muß, führt jedoch die Einführung vieler zusätzlicher Signalsprtlnge zu einer Erhöhung der notwendigen Bandbreite.

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Ein Signalzug Im Miller-Format gemäß der US-Patentschrift 3 108 261 ist in Fig. 1G dargestellt. Dabei werden ebenso wie beim BI-M-Code eine logische 1 durch Signalsprünge in der Zellenmitte und eine logische 0 durch das Fehlen derartiger Signalsprünge festgelegt. Beim Miller-Code sind Jedoch keine Zelttaktsprünge am Beginn von eine logische 1 enthaltenden Bitzellen vorhanden, wobei Signalsprünge unterdrückt werden, welche sonst am Beginn der entsprechenden Bitzellen auftreten, die dem entsprechenden Signalsprung in der Zellenmitte folgen. Im grundsätzlichen Miller-Code bedeutet dies, daß mit Ausnahme des Falles, in dem eine logische 0 auf eine logische 1 folgt, in der Zellenmitte für jede logische 1 und am Beginn Jeder Zelle für eine logische 0 ein Signalsprung vorhanden ist. Die unterdrückten Signalsprünge sind im Signalzug 1G mit χ bezeichnet. Obwohl der Miller-Code lediglich die kleinere Bandbreite des NRZ-Codes benötigt und die selbsttaktende Eigenschaft der Manchester-Codes besitzt, ist er nicht vollständig gleichspannungsfrei. Bestimmte Sequenzen von logischen Einsen und logischen Nullen können im Miller-Code zu einer unsymmetrischen Signalform führen. Beispielsweise im Signalzug 1B kann die Unterdrückung des Signalsprungs zwischen den Zellen 11 und 12 zu einer Gleichspannungskomponente führen, welche nachfolgend durch Unterdrückung eines Signalsprungs in entgegengesetzter Richtung nicht kompensierbar ist. Werden gleichartige Sequenzen wiederholt, so wächst die Gleichspannungskomponente, was im folgenden anhand von Fig. 2 noch genauer erläutert wird.

Ein erfindungsgemäßes Code-Format 1st in Fig. 1H dargestellt, wobei es sich um ein DCF-SC-NRZ-Format (gleich-

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spannungsfreies selbsttaktendes NRZ-Format) handelt. Erfindungsgemäß wird die Gleichspannungskomponente durch Unterdrückung eines weiteren, Jedoch gegensinnig gerichteten Signalsprungs unterdrückt. Im Rahmen der Erfindung handelt es sich dabei um einen Signalsprung, der aus Gründen der speziellen, das Code-Format definierten Regeln später als unterdrückt identifiziert werden kann. Speziell wird gemäß einer besonderen Ausführungsform der Erfindung der nächstfolgende Signalsprung, welcher im Signalzug 1H durch χ bezeichnet ist, unterdrückt, wobei es sich um einen Signalsprung in der Mitte der Bitzelle 11 handelt.

Die Tatsache des Auftretens eines Gleichspannungsproblems bei Verwendung des Miller-Codes und die Vermeidung dieses Problems durch die vorliegende Erfindung wird anhand von Fig. 2 erläutert. Im Miller-Code werden die Bits durch die Phase von Signalsprüngen identifiziert. Mit einer Ausnahme werden die Null-Bits durch Sprünge in einem relativ frühen Teil einer Bitzelle identifiziert, während 1-Bits durch relativ spät in der Bitzelle auftretende Sprünge identifiziert werden. Speziell werden in den dargestellten Signalzügen Null-Bits durch Sprünge am Beginn der Zelle Identifiziert, während 1-Bits durch Sprünge in der Mitte der Zelle Identifiziert werden. Die eine Ausnahme besteht darin, daß Sprünge unterdrückt werden, die in einer Bitzelle eines früheren Sprungs auftreten. Der Effekt ist dabei der, daß Sprünge unterdrückt werden, welche ein auf ein 1-Bit folgendes Null-Bit Identifizieren.

In Flg. 2 zeigt insbesondere Fig. 2A beispielsweise die Binärwerte von aufeinanderfolgenden Bitzellen in einem Datenstrom. Beim Signalzug 2C handelt es sich um einen

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solchen, welcher die Bits eines derartigen Datenstroms gemäß dem Miller-Format identifiziert. Fig. 2D zeigt das Integral der Fläche unter dem Signalzug in Fig. 2C relativ zum Pegel des Mittelpunktes eines Sprungs. Die Sprünge laufen um eine Einheit über und um eine Einheit unter diesem Mittelpegel. Die Länge jeder Bitzelle ist gleich einer Zeit T. Es ist festzustellen, daß das Integral nach jeder Periode des Miller-Signals bis zur Bitzelle 7 auf Null zurückgeht. Danach bleibt das Integral negativ und wird zunehmend negativer. Aus diesem Grunde entsteht die oben erwähnte Gleichspannungskomponente, welche zu Fehlern führt, wenn im Informationskanal, beispielsweise bei einer magnetischen Aufzeichnung, keine Möglichkeit einer Gleichspannungsübertragung vorhanden ist.

Aus dem Signalzug 2C für dieses spezielle Beispiel eines Datenstromes 1st ersichtlich, warum dies so ist. Für jede ein 1-Bit enthaltende Bitzelle ist das Signal oberhalb und unterhalb des Mittelpegels symmetrisch, wodurch keine effektive Änderung im Integral auftritt. Sind aufeinanderfolgende O-Bits durch eine ungerade Anzahl von 1-Bits getrennt, so liegen die Signalwerte in den entsprechenden O-Bitzellen in gegensinnigen Richtungen, so daß das Signal wiederum symmetrisch ist. Ein Problem tritt lediglich dann auf, wenn O-Bits durch eine gerade Zahl von 1-Bits getrennt sind. In diesem Falle liegen die Signalwerte in den O-Bitzellen in der gleichen Richtung, was zu einer effektiven Vergrößerung der Fläche unter der Kurve und damit zu einer effektiven Verschiebung des Integrals aus dem Wert Null führt. Jedesmal, wenn eine Datenfolge vorhanden ist, in der zwei Null-Bits durch eine gerade Anzahl von 1-Bits voneinander getrennt sind, ergibt sich eine effektive Verschiebung

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des Integrals. Natürlich kann die Verschiebung in beiden Richtungen liegen, so daß das Integral nach einiger Zeit auf Null zurückgeht. Es ist jedoch auch möglich, daß sich die Flächenbereiche gemäß dem Beispiel nach Fig. 20 akkumulieren.

Das Problem wird offensichtlich durch Unterdrückung des Sprungs am Beginn eines O-Bits hervorgerufen, das auf eine Folge von 1-Bits mit gerader Anzahl folgt, wodurch das Signal unsymmetrisch wird. Die Lösung des Problems besteht gemäß vorliegender Erfindung darin, daß ein weiterer Sprung unterdrückt wird. Bei einem Code-Format gemäß vorliegender Erfindung wird der nächstvorangehende Sprung unterdrückt, wobei das durch den Signalzug 2E dargestellte Ergebnis entsteht, indem die zusätzlichen unterdrückten Sprünge durch χ bezeichnet sind. Wie aus dem Integral gemäß dem Signalzug nach Fig. 2F ersichtlich 1st, ist eine effektive Gleichspannungskomponente nicht vorhanden. Natürlich ist dies nur möglich, wenn die unterdrückten Sprünge durch einen Decoder identifizierbar sind. Ist dies nicht der Fall, so ist die Information verloren. Die vorliegende Erfindung gibt ein Verfahren und eine Anordnung zur Identifizierung dieser unterdrückten Sprünge an.

Zur Erläuterung der Tatsache, wie eine derartige Identifikation zustande kommt, kann der Eingangsdatenstrom als eine Kaskade von Sequenzen variabler Länge in drei Typen betrachtet werden: (a) Sequenzen der Form 1111—111 mit einer beliebigen Zahl von 1-Bits und ohne O-Bits; (b) Sequenzen der Form 0111—1110 mit ungeraden Anzahlen aufeinanderfolgender 1-Bits oder ohne 1-Bits mit einem O-Bit in der ersten und letzten Position; (c) Folgen der Form 0111—111 mit geraden Anzahlen aufeinander-

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folgender 1-Bits, denen ein O-Bit vorangeht. Eine Sequenz ist lediglich dann vom Typ c), wenn das erste Bit der nächstfolgenden Sequenz eine Null ist.

Wie oben erläutert, erreicht das Integral des resultierenden Signalzuges für Sequenzen des Typs a) und b) am Ende der Sequenz immer den Wert Null. Lediglich für die Sequenz des Typs c) erreicht das Integral des Signalzuges am Ende der Sequenz den Wert Null nicht. Vielmehr besitzt es einen Wert +T, wobei das Vorzeichen vom Richtungssinn des letzten der Sequenz vorausgehenden Sprunges abhängt. Folgt auf eine Sequenz des Typs c) entweder unmittelbar oder nach bestimmten Kombinationen anderer Sequenztypen eine weitere Sequenz des Typs c), so wächst das Integral der Kaskade von Sequenzen. Für bestimmte Sequenzkaskaden wächst das laufende Integral ohne Grenze, wobei es sich dann um die Situation handelt, welche gemäe dem Kurvenzug 2D zu einer Gleichspannungskomponente im Signal führt.

Jedes Inkrement des laufenden Integrals kann als von einer Sequenz des Typs c) ausgehend angesehen werden, da keine Sequenz eines anderen Typs einen effektiven Beitrag zum Integral leistet. Gemäß vorliegender Erfindung werden Sequenzen des Typs a) und b) nach dem Niller-Code codiert. Eine Sequenz des Typs c) wird gemäß den Regeln des Miller-Codes für alle Bits mit Ausnahme der letzten Eins codiert, wobei der Sprung für diese Eins einfach unterdrückt wird. Durch diese Maßnahme erscheint die Sequenz des Typs c) für sich betrachtet als Sequenz des Typs b), d.h. die letzte Eins stellt sich als Null dar, wobei das Integral der Sequenz auf Null gebracht wird. Im Beispiel nach Fig. 2

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sind die entsprechenden Sequenztypen in Fig. 2B dargestellt.

Per Definition folgt auf die Sequenz des Typs c) unmittelbar eine logische Null unmittelbar am Beginn der nächsten Sequenz. Es kann dabei kein Sprung die Sequenz des Typs c) von der folgenden Null trennen. Daher ist die spezielle Codierung für Decodierungszwecke charakteristisch. Der Decodierer muß lediglich erkennen, daß bei Auftreten von zwei Bitintervallen ohne Sprünge nach einer normal codierten logischen Eins während dieser Intervalle aufeinanderfolgend eine logische Eins und eine logische Null am Ausgang abgegeben werden muß. Anderer Sprungsequenzen werden gemäß dem Miller-Code decodiert.

Der Codierungsvorgang für diesen Code erfordert, daß eine Modulo-2-Zählung (Restzählung von 2) der Anzahl von 1-Bits am Ausgang des Codierers seit der letztvorangegangenen Null gewährleistet ist, welche nicht das letzte Bit einer Sequenz des Typs (b) ist. Ist die Zählung gleich 1 (ungerade Anzahl von 1-Bits) und sind die nächsten beiden zu codierenden Bits in ihrer Reihenfolge 1 und 0, so werden während der nächsten beiden Bitintervalle keine Sprünge am Ausgang abgegeben. Ist das nächstfolgende Bit eine weitere Null, so wird es von seinem Vorgänger durch einen Sprung im gewöhnlichen Miller-Code getrennt.

Das Verfahren und die Anordnung gemäß vorliegender Erfindung eignen sich daher für die übertragung von Daten in binärer Form über einen Informationskanal ohne Möglichkeiten zur GleichspannungsUbertragung, wobei die

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Information In selbsttaktender Form übertragen wird. Wie oben bereits erwähnt, macht es keinen Unterschied, welcher Binärwert als logische 1 und welcher Binärwert als logische 0 angesehen wird. Im folgenden wird ein Wert, welcher normalerweise durch Sprünge in Zellenmitte markiert wird, als 1-Bit betrachtet, während der Wert, der durch Sprünge am Zellenrand markiert ist, als O-Bit betrachtet wird.

Fig. 1 zeigt als Blockschaltbild eine Anordnung zur Codierung eines Datenstroms in serieller binärer Bitform gemäß dem oben beschriebenen Code-Format, zur Übertragung dieser Information über einen Informationskanal sowie zur Decodierung der empfangenen Signale zwecks nachfolgender Datennutzung· Eine Datenquelle 10 liefert Daten seriell in binärer Form auf einen Pfad 12, wobei eine Taktung durch Taktimpulse über einen Pfad 14 von einem Taktgenerator 16 erfolgt. Die Daten in der Datenquelle 10 können verschiedenen Ursprungs sein. Wo immer die Daten auch herstammen, werden sie in an sich bekannter Weise in Binärform überführt und durch die Über den Pfad 14 kommenden Taktimpulse seriell ausgetaktet.

Der Taktgenerator 16 erzeugt Taktimpulse periodisch mit einer Frequenz 1F. Dieser Datengenerator kann durch einen Oszillator an sich bekannter Form gebildet werden. Die Taktimpulse sollen dabei eine kleine Anstiegszeit besitzen. Da die Sprünge der signifikanten logischen Einsen und logischen Nullen in der Zellenmitte und am Zellenrand bzw. allgemeiner in einer späteren und einer früheren Phase auftreten, liefert der Taktgenerator 16 Taktimpulse in zwei Phasen. Taktimpulse der Phase 1 (01) werden über einen Pfad 18 geführt und sodann über den Pfad 14 zur Taktung in die

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Datenquelle 10 eingespeist. Taktimpulse der Phase 2 (02) werden über einen Pfad 20 geführt.

Ein Codierer 22 empfängt die Daten in serieller Form von der Datenquelle 10 über den Pfad 12 und weiterhin die Taktimpulse der Phase 01 vom Pfad 18 über einen Pfad 24 und die Taktimpulse der Phase 02 Über den Pfad 20. Der Codierer 22 codiert die aufgenommenen Daten in dem oben erläuterten erfindungsgemäßen DCF-SC-NRZ-Format Die codierten Daten werden über einen Pfad 26 in einen Informationskanal 28 eingespeist, bei dem es sich um ein Magnetbandgerät handeln kann, in dem die Information aufgezeichnet und später ausgelesen wird. Sprünge im Signal werden durch einen Signalsprungdetektor 32 festgestellt, welcher auf einen Pfad 34 Signale liefert, welche ein Maß für die Sprünge sind.

Ein Decodierer 36 nimmt diese Sprungsignale auf und decodiert die Information in ihre ursprüngliche Form oder eine entsprechende Form zurück und liefert die decodierte Information über einen Pfad 38 in ein Datennutzungsgerät 40. Vie oben bereits erwähnt, ist das erfindungsgemäße Signalformat selbsttaktend. Das bedeutet, daß der Decodierer 36 zeitlich entsprechend den ursprünglichen Signalen der Phasen 01 und 02 orientiert sein muß, um den in den Bitzellen auftretenden Sprung erkennen zu können. Diese Synchronisation wird durch Verwendung eines Taktgenerators 42 gewährleistet, welcher Taktimpulse mit der doppelten Frequenz der Impulse des Taktgenerators 16, d.h. mit einer Frequenz 2F liefert. Zur Synchronisation des Taktes können Signale vom Decoder über einen Pfad 44 oder Signale vom Signalsprungdetektor 32 über einen Pfad 44 auf den Taktgenerator 42 gegeben werden. In beiden Fällen kommen

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Λ*.

richtige Zeittaktsignale über einen Pfad 48 zum Decoder 36. Die Zeittaktsignale werden weiterhin auch in das Datennutzungsgerät 40 eingegeben. Dies kann entweder direkt von Taktgenerator 42 über einen Pfad 50 oder indirekt durch den Decoder über einen Pfad 51 erfolgen. Es sei angemerkt, daß die genannten Pfade eine Vielzahl von Leitungen enthalten können.

Eine bevorzugte AusfUhrungsform für den Codierer 22 ist in Fig. 4 dargestellt, deren Zeittaktdiagrainm aus Flg. ersichtlich ist. Die Eingangssignale für die Schaltung sind die Taktimpulse der Phase 1 (01) und der Phase 2 (02), welche Über die Pfade 16 und 20 eingegeben werden, sowie die Dateneingangssignale D₁, welche Über den Pfad 12 eingegeben werden. Die Taktimpulse sind in Fig. 5 durch die KurvenzUge 5A und 5B dargestellt. (Die Punkte, in denen die entsprechenden Signale in der Schaltung erscheinen, sind in Fig. 4 durch in Kreisen stehende Buchstaben gekennzeichnet.) Gemäß dem Signalzug 5A handelt es sich bei den Taktimpulsen der Phase 01 um gleichförmige Impulse, welche periodisch in einer Periode auftreten, die gleich einer Bitzellenlänge 1st. Diese kleine Anstiege- und Abfallzeiten besitzenden Impulse besitzen eine Impulslänge, welche kleiner als die Hälfte einer Bitzelle ist. Die Taktimpulse der Phase 02 gemäß dem Signalzug 5B sind mit den Taktimpulsen der Phase 01 mit der Ausnahme identisch, daß sie um eine halbe Bitzelle verzögert sind. Daher liegt die ansteigende Flanke der Taktimpulse der Phase 01 am Beginn der Bitzellen, während die Anstiegsflanke der Taktimpulse der Phase 02 im Mittelpunkt der Bitzellen liegt. Die Eingangsdaten werden im NRZ-L-Format als nächstes Bit D₁ (Signalzug 1C) eingegeben. Die Eingangsdaten (D.) fUr eine bestimmte Bitzelle werden in den J-Eingang eines JK-Flip-Flops

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52 eingegeben. Gleichzeitig werden die Daten durch einen Inverter 5k invertiert und in den K-Elngang des Flip-Flops 52 eingegeben. Die Taktimpulse der Phase 01 werden in den Takteingang des JK-Flip-Flops 52 eingegeben, wobei jeder negative Signalsprung der Taktimpulse der Phase 01 gemäß Signalzug 5A eine Ausgabe der Signale am J- bzw. K-Eingang auf einen Q- bzw. Q-Eingang bewirkt. Daher können die laufend an den Ausgängen Q und 8 auftretenden Signale als Signal Dq und invertiertes Signal D_Q der vorangehenden Bitstelle angesehen werden. Das Signal Dq ist als laufendes Bit im Signalzug 5D dargestellt. Die Signalzüge liegen dabei für eine logische 1 hoch und für eine logische 0 tief. Das Signal Dq wird in Eingänge J und K eines JK-Flip-Flops 56 eingegeben, während die Taktimpulse der Phase 02 in den Takteingang dieses JK-Flip-Flops 56 eingegeben werden. Für jeden Taktimpuls ändert daher das JK-Flip-Flop 56 seinen Schaltzustand, wenn Dq gleich 0 ist und verbleibt fUr jeden Taktimpuls im gleichen Zustand, wenn Dq gleich 1 ist. Mit anderen Worten zählt das Flip-Flop 56 O-Bits in Modulo-2-PrUfung, wobei sein Ausgangssignal P^ gleich 0 ist, wenn eine gerade Anzahl von O-Bits gezählt wird, und gleich 1 ist, wenn eine ungerade Anzahl von O-Bits gezählt wird. Das Ausgangssignal tritt dabei an einem Ausgang Q des Flip-Flops 56 auf. Das Flip-Flop 56 wird durch einen RUckstellimpuls rückgestellt, der bei Auftreten einer unterdrückten Eins in einen Eingang CL eingespeist wird. Die Erzeugung dieses RUckstellimpulses wird im folgenden beschrieben.

Das Signal Dq sowie die Taktimpulse der Phase 02 werden in ein NAND-Gatter 58 eingespeist, dessen Ausgangssignal das JK-Flip-Flop 60 zurückstellt, wenn das Signal Dq im Zeitpunkt des Taktimpulses gleich Null ist. Ein J- und K-Eingang eines JK-Flip-Flops 60 sind mit einer positi-

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ven Bezugsspannung verbunden, wodurch Jeder auf dieses Flip-Flop 60 gegebene Taktimpuls bewirkt, daB mit einem Ausgangssignal Pq an einem Ausgang Q die Anzahl der auf den Takteingang gegebenen Impulse in einer Modulo-2-Zählung gezählt werden, da die letzte Null das Flip-Flop zurückstellt. Die in den Takteingang eingespeisten Signale sind die Signale CL(1) gemäß dem Signalzug 5G, deren Erzeugung im folgenden noch beschrieben wird. Das JK-Flip-Flop 60 zählt daher, ob die Anzahl der Einsen seit der letzten Null ungerade oder gerade ist, wobei Pq gleich Null ist, wenn die Zählung gerade ist, und P₀ gleich 1 ist, wenn die Zählung ungerade ist.

Wie oben erläutert, soll die Codierung so erfolgen, daß abgesehen für eine Sequenz des Typs c), bei der es sich ua eine Null alt einer nachfolgenden geraden Zahl von Einsen handelt, für jedes 1-Bit ein Sprung in Zellenmitte vorhanden 1st. Die Flip-Flops 56 und 60 bestimmen, ob eine Sequenz des Typs c) vorhanden ist oder nicht. Da jede Anzahl von Sequenzen des Typs a) und des Typs b) eine gerade Anzahl von Nullen enthält, ist das Signal P₂ für jede Sequenz des Typs c) gleich 1. Gleichzeitig ist die Zählung des Flip-Flops 60 für eine Sequenz des Typs c) unmittelbar vor dem Zeltpunkt eines zu unterdrückenden Sprunges ungerade, d.h. das Signal Pq ist gleich 1.

Die Festlegung, ob ein Sprung unterdrückt werden soll oder nicht, wird durch ein NAND-Gatter 62 durchgeführt. Venn Pq und P₂ beide 1 sind und D«, gleichzeitig gleich 1 ist, wodurch angezeigt wird, daß das Signal D₁ Null ist, so stellt das NAND-Gatter 62 die dann endende Sequenz des Typs c) fest, wobei sein Ausgangssignal S

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tief liegt. Dieses Signal S wird durch einen Inverter 64 zur Bildung eines Signals S invertiert, das durch den Kurvenzug 5J dargestellt ist. Ein NAND-Gatter 66 nimmt die Signale S und Dq sowie die Taktimpulse der Phase 01 auf. Wenn daher das NAND-Gatter 62 anzeigt, daß ein Bit zu unterdrucken ist und daß Dq 1 ist, wodurch angezeigt wird, daß ein Sprung vorhanden wäre, so liefert das NAND-Gatter 66 einen RUckstellimpuls fUr das JK-Flip-Flop 56 beim Auftreten des nächsten Taktimpulses der Phase 01. Das Eingangssignal D_Q fUr das NAND-Gatter 66 verhindert die Erzeugung eines Rückstellimpulses, wenn Dq gleich Null ist, der sonst in einer Sequenz von zwei Nullen auftreten würde.

Die Sprünge in Zellenmitte fUr 1-Bits werden durch ein NAND-Gatter 68 erzeugt, in das drei Signale, nämlich die Signale Dq, die Taktsignale der Phase 02 und die invertierten Unterdrückungssignale S eingespeist werden. Das Ausgangssignal des NAND-Gatters 68 ist daher der inverse Signalzug CL(1) gemäß Fig. 5G; dieses Ausgangssignal des NAND-Gatters 80 wird für die Dauer eines Taktimpulses der Phase 02, der in Zellenmitte auftritt, wenn Dq 1 ist, negativ, mit Ausnahme des Falles, in dem das NAND-Gatter 62 festgestellt hat, daß der Sprung an dieser Stelle unterdrückt werden soll. Das Ausgangssignal des NAND-Gatters 68 wird durch einen Inverter 70 Invertiert, um Taktimpulse für das oben beschriebene JK-Flip-Flop 60 zu erzeugen.

Sprünge am Beginn von logische Nullen enthaltenden Bitzellen werden durch ein NAND-Gatter 72 erzeugt, in das drei Signale eingespeist werden. Dabei handelt es sich um die Taktimpulse der Phase 01, um die

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Signale D_Q und die Signale D₁. Das inverse Ausgangssignal des NAND-Gatters 72 ist in Form des Signalzuges 5H dargestellt. Das Ausgangssignal des NAND-Gatters 72 ist für die Dauer der Taktimpulse der Pase 01 am Beginn jeder Bitzelle lediglich dann gleich Null, wenn sowohl D₀ und D₁ Null sind. Das Signal CL(O-O) gemäß Flg. 5H enthält positive Impulse am Beginn von logische Nullen enthaltenden Bitzellen, denen logische Nullen enthaltende Bitzellen vorausgehen. Das NAND-Gatter 72 unterdrückt daher Sprünge am Beginn von logische Nullen enthaltenden Bitzellen, denen logische Einsen vorausgehen. Gemäß dem normalen Miller-Code werden die Signale der NAND-Gatter 68 und 72 auf ein NAND-Gatter 74 gegeben, welches die Signale, die Sprünge in Zellenmitte für logische Einsen enthaltende Bitzellen markieren, und Signale, welche Sprünge am Zellenrand für logische Nullen enthaltende Bitzellen markieren, miteinander kombiniert, wobei geeignete Sprünge erfindungsgemäß unterdrückt werden.

Das Ausgangssignal des NAND-Gatters 74 wird auf einen Takteingang C eines D-Flip-Flops 76 gegeben, dessen Q-Ausgang mit dem D-Eingang verbunden ist, wobei jedes Sprungsignal am Eingang C auf dem Pfad 26 eine Signalwertänderung bzw. einen Sprung gemäß dem Kurvenzug 31 erzeugt.

Die speziellen Anforderungen an den Codierer können wie folgt zusammengefaßt werden. 1. muß er den Beginn jeder Sequenz des Typs c) erkennen. Dies erfolgt beim Codierer nach Fig. 4 durch das Flip-Flop 36, das jedesmal dann kippt, wenn eine Null codiert wird, und das jedesmal dann rückgesetzt wird, wenn ein Sprung am Ende einer Sequenz des Typs c) unterdrückt wird. Ersichtlich kippt

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dieses Flip-Flop während einer Sequenz des Typs b) zweimal und hält seinen Schaltzustand bei einer Sequenz des Typs a) bei, d.h. es steht vor dem Beginn jeder Sequenz in seinem rückgesetzten Zustand, wenn es vor dem Beginn der Codierung rückgesetzt ist. 2. muß dieses Flip-Flop das Ende einer Sequenz des Typs c) erkennen. Dies erfolgt im Codlerer nach Fig. A durch das Flip-Flop 60, das jedesmal kippt, wenn eine Eins codiert wird, und das jedesmal rückgesetzt wird, wenn eine Null codiert wird. Ist das Flip-Flop 60 gesetzt, das augenblicklich zu codierende Bit eine Eins, das nächstfolgende Bit eine Null und das die Null zählende Flip-Flop 56 gesetzt, so ist der Zeitpunkt zur Unterdrückung eines Sprungs gegeben. Daher muß dieser Teil des Codierers um ein Bit (jedoch nicht mehr) vorausschauen. Mit anderen Worten ausgedrückt ist in diesem Teil des Codierers eine Verzögerung von einem Bit vorhanden. Die gesamte übrige Codierung erfolgt gemäß dem Miller-Code nach der US-Patentschrift 3 108 261.

Wie Fig. 3 zeigt, läuft die codierte Information im Pfad 26 durch den Informationskanal 28 und sodann durch einen Pfad 30 zum Signalsprungdetektor 32. Dieser Signalsprungdetektor kann verschiedene Ausführungsformen besitzen. Eine Ausführungsform eines derartigen Signalsprungdetektors ist in Fig. 8 dargestellt. Das Ausgangssignal des Signalsprungdetektors wird über den Pfad 34 in den Decoder 36 eingegeben.

Eine bevorzugte Ausführungsform des Decoders 36 sowie eine bevorzugte Ausführungsform des Taktgenerators 42 mit der Taktfrequenz 2F 1st in Fig. 6 dargestellt. Zeittaktdiagramme für die Schaltung nach Flg. 6 sind in Fig. 7 dargestellt. Der Signalsprungdetektor beispiels-

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weise in der AusfUhrungsform nach Flg. 8 liefert Impulse auf den Eingangspfad 34 In Form des Signalzuges 7A, In dem ein scharfer Impuls einen Sprung markiert. Die Sprung-Impulse werden auf den Takteingang eines als monostabiler Multivibrator geschalteten D-Flip-Flops 78 gegeben, welches an einem Ausgang Q Impulse gemäß dem Signalzug 7B liefert. Die Dauer der Ausgangsimpulse wird durch die Zeitkonstante eines Integrierenden Widerstandes und einer Kapazität bestimmt, welche zwischen die Ausgänge Q und Q des D-Flip-Flops 78 geschaltet sind. Die Dauer der Impulse 1st in bezug auf eine halbe Bitzelle kurz gewählt.

Die Signale gemäß dem Signalzug 7B werden auf den Takteingang eines D-Flip-Flops 80 gegeben, das so geschaltet ist, daß es seinen Schaltzustand mit jedem Taktimpuls ändert, wodurch am Ausgang Q ein Signal gemäß dem Signalzug 7D erzeugt wird, das mit jedem durch den Signalsprungdetektor 32 festgestellten Sprung seinen Wert ändert.

Der Taktgenerator 42, welcher in der dargestellten Ausführungsform einen spannungsgesteuerten Oszillator 82 enthält, liefert Impulse mit der doppelten Bitfrequenz, welche durch den Signalzug 7C dargestellt sind. In der Schaltung nach Fig. 6 sind mit A9 bezeichnete integrierte Schaltkreise, welche unter der Typenbezeichnung MC10116 von der Firma Motorola kommerziell erhältlich sind, in der dargestellten Weise geschaltet. Die Zeittaktung der Taktimpulse durch die übertragenen Signale wird im folgenden noch genauer erläutert. Die Taktimpulse mit der doppelten Frequenz 2F werden in den Takteingang eines D-Flip-Flops 84 eingespeist, das bei jeden Taktimpuls an seinem Takteingang einen Sprung lie-

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fert. Das Ausgangssignal am Ausgang Q des D-Flip-Flops 84 1st daher ein rechteckförmiges Signal mit der Bitfrequenz gemäß dem Signalzug 7G. Das Ausgangssignal am Ausgang Q 1st ebenfalls ein Rechtecksignal, das Jedoch gegensinnige Phase besitzt.

Das Ausgangssignal am Ausgang Q des D-Flip-Flops 84 wird auf ein NOR-Gatter 86 gegeben, dessen anderer Eingang das Signal gemäß dem Signalzug 7C in invertierter Form erhält. Das Ausgangssignal des NOR-Gatters besitzt daher die Form des Signalzuges 7E, welches die Taktimpulse der Phase 01 mit Bitzellen-Folgefrequenz an der Zellengrenze liefert. Entsprechend wird das Ausgangssignal am Ausgang Q des D-Flip-Flops 84 auf ein NOR-Gatter 88 gegeben, das weiterhin Signale mit in bezug auf den Signalzug 7C gegensinniger Phase erhält, wodurch Taktimpulse der Phase 02 gemäß dem Signalzug 7F mit Bitzellen-Folgefrequenz in Zellenmitte erzeugt werden.

Das Übertragene Signal gemäß dem Signalzug 7D wird auf den D-Eingang von D-Flip-Flops 90 und 92 gegeben. Das D-Flip-Flop 92 wird mit Taktimpulsen der Phase 02 gemäß Signalzug 7F getaktet, wodurch am Ausgang Q bei Auftreten jedes Taktimpulses folgend auf einen Sprung im Datensignal gemäß Signalzug 7D eine Änderung im Ausgangssignal auftritt. Damit wird ein Signal gemäß Signalzug 7H erzeugt, in dem ein Sprung in Zellenmitte fUr den Fall auftritt, daß ein Datensignal sprung am Beginn oder in der Mitte der entsprechenden Zelle vorhanden ist.

Entsprechend wird das D-Flip-Flop 90 durch die Taktimpulse der Phase 01 gemäß Signalform 7E getaktet, so daß sein Ausgangssignal gemäß Signalzug 71 mit dem Auf-

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treten des ersten Taktimpulses der Phase 01 nach einem Sprung im Signalwert seinen Wert ändert. Im Signalzug 71 ist daher ein Sprung am Beginn einer Bitzelle im Falle eines Sprungs in Zellenmitte der vorhergehenden Bitzelle oder am Beginn der laufenden Bitzelle vorhanden.

Das Ausgangssignal am Ausgang Q des D-Flip-Flops 92 gemäß Signalzug 7H wird auf ein Exklusiv-ODER-Gatter 9k gegeben, das als Signalsprungdetektor geschaltet ist. Ein Widerstand 96 und eine Kapazität 98 verzögern dabei die Einspeisung des Ausgangssignals vom Ausgang Q des D-Flip-Flops 92 in den anderen Eingang des Exklusiv-ODER-Gatters 94, wodurch ein Signalsprung im Ausgangssignal am Ausgang Q des D-Flip-Flops 92 momentan unterschiedliche Eingangssignale am Exklusiv-ODER-Gatter 94 bewirkt, bis das verzögerte Signal am anderen Eingang auftritt, wodurch dann beide Eingangssignale gleich sind. Die resultierenden Impulse sind im Signalzug 7 J dargestellt.

Die Impulse gemäß dem Signalzug 7J stellen D-Flip-Flops 100 und 102 zurück, welche einen vierwertigen Zähler bilden, der auf den Eingang C des D-Flip-Flops 100 gegebene Impulse der Phase 01 zählt. Dieser Zähler zählt daher Taktimpulse der Phase 01, welche nach einer Bitzelle auftreten, in der ein Sprung im übertragenen Signal vorhanden war. Das Ausgangssignal am Ausgang Q des D-Flip-Flops 102 geht am Beginn der zweiten Bitzelle, welche auf eine einen Sprung enthaltende Zelle folgt, auf Null. Aus der Art der Informationscodierung folgt daher, daß ein Sprung im übertragenen Signal unterdrückt ist, wenn der vierwertige Zähler nicht durch das Signal

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gemäß dem Signalzug 7J für die Mitte der zweiten Bitzelle, welche auf eine einen Sprung enthaltende Bitzelle folgt, rückgesetzt wird. Der Zählerwert des vierwertigen Zählers gemäß Signalform 7K identifiziert unterdrückte Sprünge. Das Signal gemäß Signalzug 7K wird in einen Eingang eines ODER-Gatters 104 eingespeist, dessen anderer Eingang die durch einen Inverter 106 invertierten Taktimpulse der Phase 02 erhält. Damit wird ein Impuls in Zellenmitte der zweiten Zelle erzeugt, welche auf die letztvorhergehende Zelle folgt, in der ein Sprung vorhanden war. Dieses Signal zeigt den im übertragenen Signal unterdrückten Sprung an.

Wie oben ausgeführt, identifizieren die D-Flip-Flops 90 und 92 Sprünge, welche nach dem letztvorhergehenden entsprechenden Taktimpuls auftreten. Die entsprechenden Signale an den Ausgängen Q werden in ein Exklusiv-ODER-Gatter 108 eingespeist, das daher ein Ausgangssignal 1 liefert, wenn die Ausgangssignale der entsprechenden D-Flip-Flops 90 und 92 unterschiedlich sind. Ein Unterschied tritt bei jedem Sprung im übertragenen Datenstrom in einem Zeitpunkt auf, der durch das Flip-Flop festgelegt ist, das den Sprung zuerst erkennt. Daher werden Sprünge in Zellenmitte zuerst durch das Flip-Flop 92 und Sprünge am Zellenrand zuerst durch das Flip-Flop 90 erkannt. Das Ausgangssignal des Exkluslv-ODER-Gatters 108 gemäß Signalzug 7M enthält daher Impulse, welche den Sprungimpulsen im Signalzug 7A entsprechen.

Die Signale gemäß Signalzug 7M werden in den D-Eingang eines D-Flip-Flops 110 eingespeist, das durch die invertierten Taktimpulse der Phase 02 getaktet wird. Damit wird für jede Bitzelle, in der ein Sprung in Zellenmitte vorhanden ist, am Ausgang Q des D-Flip-Flops 110 eine

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und für alle anderen Zellen eine O erzeugt.

Die Wiedereinführung des unterdrückten Impulses wird mittels eines D-Flip-Flops 112 und eines NOR-Gatters 114 durchgeführt, um ein rückgebildetes Signal in NRZ-L-Format gemäß dem Signalzug 7P zu erzeugen. Das rückgewonnene Signal durchläuft dann den Pfad 38 zum Datennutzungsgerät 40. Das Invertierte Ausgangssignal des D-Flip-Flops 112 wird auf einen Eingang des NOR-Gatters 114 gegeben, während das unterdrückte Impulse anzeigende Signal gemäB Signalzug 7L auf den anderen Eingang des NOR-Gatters 114 gegeben wird. Damit wird immer dann eine Eins erzeugt, wenn ein unterdrückter Impuls in einer Bitzelle auftritt, die auf eine ein 1-Bit enthaltende Bitzelle folgt. Dieses Signal wird mit dem Signal des D-Flip-Flops 110 in einem Schaltungspunkt 116 kombiniert, wodurch ein Signal gemäB Signalzug 70 entsteht. Das D-Flip-Flop 112 wird durch die invertierten Takt-Impulse der Phase 02 getaktet, wodurch auf dem Pfad 38 das rückgebildete Datensignal in NRZ-L-Format erzeugt wird. Die invertierten Taktimpulse der Phase 02 werden Ober den Pfad 31 in das Datennutzungsgerät 40 eingegeben.

Zur Zeittaktung des spannungsgesteuerten Oszillators 82 des Taktgenerators 42 wird das Ausgangssignal dieses spannungsgesteuerten Oszillators 82 über eine Leitung 118 in einen Phasenkomparator 120 eingegeben, welcher die Phase des Signals vom Oszillator 82 mit der Phase des Ausgangssignals des D-Flip-Flops 78 vergleicht und über ein Filter 122 ein Ausgangssignal liefert, dessen GrUBe und Richtung von der Phasenabweichung dieser Signale abhängt. Dieses unsymmetrische Signal wird in einen Differenzverstärker 124 eingegeben, der bei der darge-

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stellten Ausführungsform einen linearen Operationsverstärker mit der Typenbezeichnung Amp 702 der Firma Fairchild enthält. Der Differenzverstärker erzeugt eine Steuer spannung, welche in den spannungsgesteuerten Oszillator 82 eingegeben wird, um dessen Periode in der Weise zu steuern, daß sein Ausgangssignal in bezug auf die Sprünge, die durch das Ausgangssignal des D-Flip-Flops 80 definiert sind, in die richtige Phase zu bringen. Ein Anzeigekreis 128 zeigt mittels einer lichtemittierenden Diode 130 an, wenn der Taktgenerator 42 in bezug auf die empfangenen Sprünge nicht richtig synchronisiert ist. Der Taktgenerator 42 kann sodann auf verschiedene Weise, beispielsweise durch Unterdrückung eines Taktimpulses, in Synchronismus gebracht werden.

Eine weitere AusfUhrungsform des Decoders 36 und des Taktgenerators 42 ist in Fig. 8 dargestellt, wobei das Zeittaktdiagramm für die Schaltung nach Fig. 8 in Fig. dargestellt ist. Die Schaltung nach Fig. 8 enthält weiterhin auch einen Signalsprungdetektor 32. Das empfangene Signal liegt in Form eines Signalzuges 9A vor. Dieses Signal wird über den Pfad 30 in einen Eingang A des SignalSprungdetektors 32 eingespeist. Dieser Signalsprungdetektor 32 enthält einen Begrenzerkreis 132 sowie einen Differentiationskreis 134. Der Begrenzerkreis 132 verstärkt das Eingangssignal stark und schneidet dessen Spitze ab, wodurch ein entsprechendes Datenausgangssignal auf dem Pfad 34 mit scharfen Sprüngen in den Nulldurchgängen des Eingangssignals gemäß Signalzug 7B entsteht. Das invertierte Ausgangssignal des Begrenzerkreises 132 wird in den Differentiationskreis 134 eingegeben, welcher in einem Verstärker 136 Signale mit entgegengesetzter Phase erzeugt. Die beiden Aus-

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gangssignale dee Verstärkers 136 werden in NOR-Gatter 138 und 140 eingegeben, wobei das invertierte Signal durch eine zum NOR-Gatter 138 führende Verzögerungsleitung 142 geringfügig verzögert und das nicht-invertierte Signal durch eine zum NOR-Gatter 140 führende Verzögerungsleitung 144 geringfügig verzögert wird. Der Differentiationskreis 134 liefert daher auf dem Pfad 46 ein Signal gemäß dem Signalzug 9C mit einem Impuls pro Sprung im Eingangssignal gemäß dem Signalzug 9A.

Der Taktgenerator 42 enthält bei dieser Ausführungsform einen Eichmarkenoszillator, welcher an einem Schaltungspunkt D ein Signal gemäß dem Signalzug 9D erzeugt, das nach Verstärkung und Begrenzung zu einem Rechtecksignal in einem Schaltungspunkt E gemäß dem Signalzug 9E wird. Im Taktgenerator enthaltene integrierte Schaltkreise A3 werden bei dieser Ausführungsform durch einen integrierten Schaltkreis des Typs MC10216 der Firma Motorola gebildet, wobei Anschlüsse 1 und 16 geerdet sind und an einem Anschluß 8 eine Spannung von -3,2 Volt liegt. Die Phase der Impulse auf dem Pfad 46 eilt den Schwingungen im frequenzbestimmenden Kreis des Oszillators vor oder nach, um das Ausgangssignal im Schaltungspunkt E mit den Sprüngen in der Eingangsinformation zu synchronisieren. Die Phase des Taktausgangssignals im Schaltungspunkt E kann durch eine variable Induktivität 146 justiert werden, um die Taktimpulse gemäß Signalzug 9E in den richtigen Phasenzusammenhang mit den Datensprüngen gemäß Signalzug 9B zu bringen.

Die Datensignale gemäß Signalzug 9B werden über den Pfad 34 im Decoder 36 in den D-Eingang eines D-Flip-Flops 148 eingespeist. Die Taktimpulse gemäß Signalzug

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9E werden Über einen Taktausgangskreis 150 in den C-Ein gang des D-Flip-Flops 148 eingegeben, wobei sie durch einen Inverter 152 im Taktausgangskreis 150 invertiert werden. Damit werden die Daten vom D-Eingang zum Q-Ausgang des D-Flip-Flops 148 getaktet, wodurch ein Signal gemäß Signalzug 9F entsteht, das den Eingangsdaten gemäß Signalform 9A entspricht. Das Signal am Ausgang Q des D-Flip-Flops 148 wird in den D-Eingang eines D-Flip Flops 154 eingegeben. Die Taktimpulse gemäß Signalzug 9E werden durch einen Inverter 156 invertiert und in den C-Eingang des D-Flip-Flops 154 eingegeben. Das D-Flip-Flop 154 nimmt daher die Ausgangssignale des D-Flip-Flops 148 auf und erzeugt dieses Ausgangssignal mit einer Verzögerung eines 2F-TaktImpulses neu, d.h. mit einer Verschiebung von einer halben Bitzelle. Die Impulse gemäß Signalzug 9E werden weiterhin in ein ODER-Gatter 158 eingegeben, um ein D-Flip-Flop 160 zur Erzeugung eines Ausgangssignals an dessen Ausgang Q gemäß Signalzug 9H zu kippen. Damit entstehen Taktimpulse der Frequenz 1F bzw. der Bitzellen-Folgefrequenz. Diese Impulse werden auf ein durch die 2F-Taktimpulse gemäß Signalzug 9E getaktetes NOR-Gatter 162 gegeben, um als Taktimpulse der Phase 01 zu bezeichnende Impulse zu erzeugen, die gemäß Signalzug 91 am Beginn jeder Bitzelle auftreten. Diese Taktimpulse der Phase 01 werden durch einen Inverter 164 invertiert und als Taktimpulse auf den Pfad 51 gegeben.

Die getakteten Daten gemäß Signalzug 9F werden in den D-Eingang eines D-Flip-Flops 166 eingespeist, das durch Taktimpulse der Phase 01 gemäß Signalzug 91 getaktet wird und an einem Ausgang Q ein Ausgangssignal gemäß Signalzug 9J erzeugt, das bei jedem Taktimpuls der Phase 01 einen Sprung erzeugt, wenn seit dem voran-

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gegangenen Taktimpuls der Phase 01 ein Sprung im getakteten Datensignal gemäß Signalzug 9F vorhanden war.

Die Signale gemäß Signalzug 9G werden mit den Signalen gemäß Signalzug 9J in einem Exklusiv-ODER-Gatter 168 verglichen. Venn die beiden Signale unterschiedlich sind, was der Fall ist, wenn in den Übertragenen Daten eine Eins darstellende Sprünge in Zellenmitte vorhanden sind, so liegt das Ausgangssignal des Exklusiv-ODER-Gatters 168 gemäß dem Signalzug 9K hoch. Das Ausgangssignal des Exklusiv-ODER-Gatters 168 wird in den D-Eingang eines D-Flip-Flops 170 eingegeben, das ebenfalls durch die Taktimpulse der Phase 01 gemäß Signalzug 91 getaktet ist, um an seinem Ausgang Q ein Signal gemäß Signalzug 9N zu erzeugen, das im wesentlichen den übertragenen Einsen in NRZ-L-Format entspricht.

Das Dateneingangssignal und das Ausgangssignal des D-Flip-Flops 134 werden in ein Exklusiv-NOR-Gatter 172 eingegeben, das Sprünge im Dateneingangssignal seit einem vorangegangenen 2F-Taktimpuls am Takteingang des D-Flip-Flops 154 feststellt. Ein Null-Ausgangssignal des Exklusiv-NOR-Gatters 172 zeigt daher einen Datensprung gemäß Signalzug 9L an.

Die unterdrückten DatensprUnge werden durch ein Vier-Bit-Schieberegister 174 festgestellt. In der dargestellten Ausführungsform nach Fig. 8 wird dieses Schieberegister durch einen entsprechenden integrierten Schaltkreis mit der Typenbezeichnung MC10141 der Firma Motorola gebildet. Das Schieberegister 174 wird bei jedem Datensprung durch das Signal vom Exklusiv-NOR-Gatter 172 rückgestellt und durch die vo« Inverter 156 invertierten 2F-Taktimpulse getak-

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tet. Das Schieberegister 174 taktet mit jedem Taktimpuls eine Eins ein und schiebt die Eins längs vier Ausgängen nacheinander weiter. Die Ausgangsschaltzustände sind daher aufeinanderfolgend 0000, 0001, 0011, 0111 und 1111. In einem Dezimalsystem entspricht dies den Zahlen 0, 1, 3, 7 und 15. Nachfolgende Taktimpulse werden beim Schaltzustand 1111 am Ausgang abgegeben. FUr das in Fig. 9 gegebene Beispiel ist der Schaltzustand des Schieberegisters zwischen den Signalztigen 9L und 9M dargestellt. Da das Schieberegister mit den 2F-Taktimpulsen getaktet wird, schaltet es bei jeder halben Bitzelle weiter. Im normalen Miller-Code tritt das längste Intervall ohne Sprünge bei einer Sequenz 101 auf, bei welcher ein Intervall von zwei vollen Bitzellen ohne Sprung entsteht. Dabei handelt es sich um ein Intervall von einem 1-Sprung in Zellenmitte über eine gesamte O-Bitzelle bis zum nächsten 1-Sprung in Zellenmitte. In dem oben beschriebenen erfindungsgemäBen Format, bei dem ein 1-Bit unterdrückt wird, 1st die Zeit zwischen Sprüngen länger, wenn ein Sprung für ein 1-Bit unterdrückt wird. Daher kann die Unterdrückung eines Sprungs für ein 1-Bit dadurch erkannt werden, daß ein Sprung in weniger als zwei und einer halben Bitzelle seit dem vorhergehenden Sprung fehlt. Dieser Zustand wird durch den Schaltzustand des Schieberegisters 174 angezeigt, das mit jedem 2F-Taktimpuls nach einem Sprung durch den Zyklus 0, 1, 3, 7, 15 fortschaltet und im Schaltzustand 15 bis zum Rücksetzen verbleibt. Wenn also das Schieberegister 174 seinen fünften Schaltzustand, d.h. den Schaltzustand 15 erreicht, so sind folgend auf den vorangehenden Sprung fünf halbe Bitzellen oder zwei und eine halbe Bitzelle vorhanden gewesen. Damit wird die Unterdrückung eines 1-Bit angezeigt. Der Schaltzustand 15 wird durch das Vorhandensein

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einer Eins am vierten Ausgang angezeigt, wobei es sich bei diesem Ausgang um den Anschluß 3 des Schaltkreises MC10141 der Firma Motorola handelt. Für das spezielle Beispiel nach Fig. 9 1st das Signal an diesem Ausgang durch den Signalzug 9M gegeben, welcher einen unterdrückten Sprung anzeigt. Dieses Signal wird mit einem übertragenen 1-Signal gemäß dem Signalzug 9N in einem ODER-Gatter 176 kombiniert, wobei das kombinierte Signal in den D-Eingang eines D-Flip-Flops 178 eingegeben wird, das mit den Taktimpulsen der Phase 01 gemäß Signalzug 91 getaktet wird. Auf diese Weise wird ein unterdrückter Sprung neu erzeugt, wodurch die Daten in NRZ-L-Format am Ausgang Q des D-Flip-Flops 178 gemäß Signalzug 9 0 zurückgewonnen werden. Das zurückgebildete Signal wird über einen Pufferverstärker 180 auf den Ausgangspfad gegeben.

Bei der vorstehenden Erläuterung der Schaltung nach Flg. wurde angenommen, daß die Taktsignalquelle 72 mit dem Eingangssprung richtig synchronisiert ist. Da jedoch die Grundfrequenz des Taktgenerators k2 gleich der doppelten Bitzellenfrequenz ist, ist es möglich, daß der Takt nicht mit Sprüngen am Rand der Zelle, sondern mit Sprüngen in Zellenmitte in Phase 1st. In diesem Fall erscheint das Datenausgangssignal am Ausgang Q des D-Flip-Flops 178 in Form des Signalzuges 9P. Die fehlende Synchronisation kann durch einen Synchrondetektor 182 festgestellt werden, welcher bestimmte zwingende Ausgangssignalzustände erfaßt. Bei dem in Verbindung mit den Fig. 8 und 9 beschriebenen Format muß jeder auf einen Null-Sprung am Zellenrand folgender Sprung entweder zwei halbe Bitzellen später (für einen folgenden Null-Bit-Sprung) oder drei halbe Bitzellen später (für einen 1-Bit-Sprung in Zellenmitte)

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auftreten. Ist das System richtig synchronisiert, so wird der Zahler 174 immer durch die dritte halbe Bitzelle folgend auf einen Null-Bit-Sprung rUckgestellt. Andererseits kann der Zähler folgend auf einen 1-Bit-Sprung beispielsweise in einer Sequenz 10101 weiterzählen, wobei der auf einen 1-Bit-Sprung in Zellenmitte folgende Null-Bit-Sprung fehlt, so daß vier halbe Bitzellen zwischen Sprüngen vorhanden sind. Wenn das Schieberegister 174 folgend auf die Rücksetzung dreimal getaktet ist, so muß der letzte Sprung, welcher dieses Schieberegister 174 rücksetzt, ein 1-Bit gewesen sein, wenn das System in Synchronismus ist. Das Schieberegister 174 befindet sich in diesem Schaltzustand, wenn der dritte Ausgang eine Eins und der vierte Ausgang eine Null führt, wobei der dritte Ausgang durch den Anschluß 2 des Schieberegisters MC10141 gegeben ist. Der Schaltzustand von drei halben Bitzellen folgend auf die Rücksetzung wird durch ein Exklusiv-NOR-Gatter 184 erfaßt, welches ein Signal gemäß dem Signalzug 9Q liefert. Dieses Signal gemäß dem Signalzug 9Q wird in NOR-Gatter 186 und 188 eingegeben. In Abhängigkeit davon, ob das Datenausgangssignal am Ausgang Q des D-Flip-Flops 178 Eins oder Null 1st, setzt das Signal gemäß Signalzug 9Q entweder D-Flip-Flops 190 und 192 über das Gatter 186 zurück oder taktet das D-Flip-Flop 190 über das Gatter 188. Das Flip-Flop 192 wird über das D-Flip-Flop 190 getaktet. Die Ausgangssignale an den Ausgängen Q der D-Flip-Flops 190 und 192 werden in ein NOR-Gatter 194 gegeben, das auf dem Pfad 44 ein Signal erzeugt, das ein Maß für fehlende Synchronisation ist, wenn die Zählwerte der D-Flip-Flops 190 und 192 den Wert 3 erreichen. Das Signal auf dem Pfad 44 wird in einen Impulsunterdrückerkreis 196 im Taktausgangskreis 150 gegeben. Der Kreis 196 enthält ein Paar von D-FlIp-

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Flops 198 und 200 sowie ein NOR-Gatter 202. Die Flip-Flops 198 und 200 werden durch die 2F-Taktimpulse gemäß Signalzug 9E getaktet, um am Ausgang des NOR-Gatters 202 ein Signal für das ODER-Gatter 158 zur Unterdrückung des Taktimpulses für das D-Flip-Flop 160 zu erzeugen, wodurch eine Periode des Ausgangssignals des D-Flip-Flops 160 entfällt und das System in die richtige Synchronisation gebracht wird.

Ub die richtige Synchronisation sicherzustellen, ist es zweckmäßig, die übertragung mit einer einführenden Impulsfolge von ZeichensprUngen zu beginnen, welche ein leicht erkennbares Signal bei fehlender Synchronisation darstellt. Eine derartige Folge ist beispielsweise die Folge 10101. Damit wird ein Datenverlust vermieden, bevor die Daten selbst eine Folge von Sprüngen geliefert haben, welche den Synchronisationsfehler eliminieren.

Es sei erwähnt, daß ein entsprechender Synchronisations kreis auch im Decoder nach Fig. 6 verwendbar ist.

An Stelle der beschriebenen AusfUhrungsformen für den Codierer und den Decodierer können auch andere geeignete Schaltungen für den gleichen Zweck verwendet werden. Ferner sind im Rahmen der Erfindung auch noch andere Code-Formate verwendbar. Generell wird durch die vorliegende Erfindung ein Verfahren und eine Anordnung angegeben, wobei ein Datenstrom in binärer serieller Form als Kaskade einer Vielzahl von Sequenztypen logischer Einsen angesehen werden kann, von denen bestimmte Sequenzen eine Gleichstromunsymmetrie hervorrufen können, wenn der Miller-Code nach der US-Patentschrift 3 108 261 benutzt wird. Die Erfindung sieht dabei Maß-

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nahmen vor, um am Beginn von Sequenzen logischer Einsen erfassen zu können, ob die Sequenz Gleichspannungs-Unsymmetrien hervorruft oder nicht. Weiterhin ist dann die Möglichkeit gegeben, durch Vorausschau auf lediglich einen Bitwert das Ende einer speziellen Sequenz von logischen Einsen zu erfassen und anzuzeigen, ob diese spezielle Frequenz bei normaler Übertragung eine Gleichspannungskomponente in das Ubertragungssignal einführt oder nicht. Als Funktion dieser letzten Anzeige wird die Gleichspannungskomponente sodann am Ende der Sequenz eliminiert. Jede Modifikation der Signale wird in der Weise durchgeführt, daß sie in einem entsprechenden Decodierer erkannt werden kann.

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Claims

Patentansprüche

Λ,j Verfahren zur sequentiellen Übertragung von Binärdaten ^y in aufeinanderfolgenden Bitzellen eines Ubertragungskanals, bei den erste logische Bitwerte normal durch in einem vorderen Bereich der entsprechenden Bitzellen liegende SignalsprUnge und zweite logische Bitwerte normal durch in einem hinteren Bereich der entsprechenden Bitzellen liegende SignalsprUnge Übertragen werden, dadurch gekennzeichnet, daß jeder in einem vorderen Bereich einer Bitzelle liegende Signalsprung, welcher auf einen in einem hinteren Bereich der nächstvorhergehenden Bitzelle liegenden Signalsprung folgt, unterdrückt wird, daß der Beginn einer Sequenz von zweiten Bitwerten folgend auf einen ersten Bitwert, die bei normaler Übertragung eine Gleichspannungskomponente im übertragenen Signal erzeugen kann, zur Erzeugung eines ersten, eine solche Sequenz repräsentierenden Anzeigesignals erfaßt wird, und daß die Übertragung von SignalSprüngen zwecks Eliminierung der Gleichspannungskomponente als Punktion des ersten Anzeigesignals, des Wertes eines laufenden Bits und des nächstfolgenden Bits modifiziert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Punktion des ersten Anzeigesignals und des Wertes des nächstfolgenden Bits das Ende einer Sequenz von zweiten Bitwerten, welche bei normaler übertragung eine Gleichspannungskomponente im übertragenen Signal erzeugt, durch Erzeugung eines zweiten, eine solche Sequenz repräsentierenden Anzeigesignals erfaßt wird, und daß die Übertragung von SignalsprUngen am Ende einer solchen Sequenz zwecks

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ORIGINAL INSPECTED

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Eliminierung von Gleichspannungskomponenten modifiziert wird.
3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Übertragung von Signalsprüngen durch Unterdrückung des dem letzten zweiten Bitwert in der Sequenz entsprechenden Signalsprungs modifiziert wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das übertragene Signal dadurch decodiert wird, daß aus dem Signalsprünge im vorderen Bitzellenbereich und im hinteren Bitzellenbereich unterscheidenden übertragenen Datensignalsprung ein Zeittaktsignal erzeugt wird, das erste Bitwerte aus Signalsprüngen im vorderen Bitzellenbereich und zweite Bitwerte aus SignalSprüngen im hinteren Bitzellenbereich bestimmt werden, daß ein unterdrückter, im hinteren Bitzellenbereich liegender Signalsprung durch das Fehlen eines SignalSprungs innerhalb zwei Bitzellen plus einem Bruchteil einer Bitzelle folgend auf einen im hinteren Bitzellenbereich liegenden Signalsprung erfaßt wird, und daß ein zweiter Bitwert durch Erfassen eines unterdrückten, im hinteren Bitzellenbereich liegenden Signalsprungs und ein erster Bitwert bei Fehlen eines Signalsprungs in Jeder anderen Bitzelle angezeigt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das erste Anzeigesignal erzeugt wird, wenn die Anzahl der ersten Bitwerte folgend auf einen unterdrückten zweiten Bitwertsprung ungerade ist, daß da β zweite Anzeigesignal erzeugt wird, wenn die Anzahl der zweiten Bitwerte am Ende der Sequenz von zweiten Bitwerten gerade ist und daß die Übertragung

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von SignalSprüngen dadurch modifiziert wird, daß Jeder dem letzten zweiten Bitwert in einer entsprechenden Sequenz von zweiten Bitwerten entsprechende Signalsprung unterdrückt wird, wenn das erste Anzeigesignal eine ungerade Anzahl erster Bitwerte und das zweite Anzeigesignal eine gerade Anzahl von zweiten Bitwerten anzeigt.
6. Anordnung zur Modifizierung von Signalen im Sinne einer Eliminierung von Gleichspannungskomponenten in einem selbstgetakteten Übertragungssystem zur sequentiellen Übertragung von Binärdaten in aufeinanderfolgenden getakteten Bitzellen eines Übertragungskanals, wobei erste logische Bitwerte in den entsprechenden Bitzellen normal in Form von SignalSprüngen in einem vorderen Bereich der Bitzellen und zweite logische Bitwerte in den entsprechenden Bitzellen normal in Form von SignalSprüngen in einem hinteren Bereich der Bitzellen übertragen werden und wobei Signalsprünge in einem vorderen Bereich einer Bitzelle, welche auf einen Signalsprung in einem hinteren Bereich der nächstvorhergehenden Bitzelle folgen, unterdrückt werden,

gekennzeichnet durch einen auf die Bitwerte ansprechenden Anzeigekreis zur Erzeugung eines ersten Anzeigesignals am Beginn einer Sequenz von zweiten Bitwerten folgend auf einen ersten Bitwert, wobei dieses erste Anzeigesignal jede Sequenz anzeigt, welche bei normaler Übertragung eine Gleichspannungskomponente im übertragenen Signal hervorrufen kann, und durch einen auf das erste Anzeigesignal, ein laufendes Bit und lediglich ein nächstfolgendes Bit ansprechenden Kreis zur Modifizierung der Übertragung von SignalSprüngen im Sinne einer Eliminierung von Gleichspannungskomponenten.

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7. Anordnung nach Anspruch 6, gekennzeichnet durch einen auf das erste Anzeigesignal und lediglich ein auf ein laufendes Bit nächstfolgendes Bit ansprechenden Kreis zur Erzeugung eines zweiten Anzeigesignals, das das Ende einer Sequenz zweiter Bitwerte, welche bei normaler Übertragung im übertragenen Signal eine Gleichspannungskomponente hervorrufen kann, anzeigt, und durch einen auf das zweite Anzeigesignal ansprechenden Kreis zur Modifizierung der Übertragung von Signalsprüngen am Ende einer derartigen Sequenz im Sinne einer Eliininierung von Gleichspannungskomponenten.
Θ. Anordnung nach Anspruch 6 und 7, dadurch gekennzeichnet, daß der die Übertragung von Signalsprüngen modifizierende Kreis den Signalsprung unterdrückt, der dem letzten zweiten Bitwert in einer Sequenz entspricht, welche bei normaler Übertragung eine Gleichspannungskomponente im übertragenen Signal erzeugt.
9. Anordnung nach einem der Ansprüche 6 bis 8, gekennzeichnet durch einen auf übertragene Signalsprünge ansprechenden Decoder zur Erfassung der Bitwerte der übertragenen Binärdaten mit

einem auf die übertragenen Signalsprünge ansprechenden Synchronisationskreis zur Erzeugung von Zeittaktsignalen zur Unterscheidung zwischen Signalsprüngen im vorderen Bitzellenbereich und SignalSprüngen im hinteren Bitzellenbereich,

einen auf die übertragenen SignalsprUnge und die Zeittaktsignale ansprechenden Detektorkreis zur Anzeige erster Bitwerte bei Empfang von SignalSprüngen im vorderen Bitzellenbereich und zweiten Bitwerten bei Empfang von Signalsprüngen im hinteren Bitzellenbereich, einen auf die übertragenen Signalsprünge und die Zeit-

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taktsignale ansprechenden, unterdrückte Signalsprünge erfassenden Detektor, der das Fehlen eines Signalsprungs innerhalb 2 1/2 Bitzellen folgend auf einen Signalsprung im hinteren Bitzellenbereich erfaßt und ein unterdrückte Signalsprünge anzeigendes Signal erzeugt, einem auf dieses Signal ansprechenden Kreis zur Anzeige des Bits mit zweitem Bitwert, das auf dasjenige Bit folgt, das dem den 2 1/2 Bitzellen vorangehenden Signalsprung entspricht,

und mit einem Kreis zur Erzeugung aller anderen Bits mit dem ersten Bitwert.
10. Anordnung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß der erste Anzeigekreis auf erste Bitwerte folgend auf einen unterdrückten zweiten Bitwert anspricht und das erste Anzeigesignal erzeugt, wenn die Anzahl der auf einen unterdrückten zweiten Bitwert folgenden Bitwerte ungerade ist, daß der zweite Anzeigekreis durch das erste Anzeigesignal wirksam geschaltet 1st und dabei auf zweite Bitwerte folgend auf eine ungerade Anzahl von ersten Bitwerten anspricht, um das zweite Anzeigesignal zu erzeugen, wenn die Anzahl der zweiten Bitwerte am Ende der Sequenz von zweiten Bitwerten gerade ist, und daß der auf das zweite Anzeigesignal ansprechende Kreis Signalsprünge im übertragenen Signal unterdrückt, welche dem letzten zweiten Bitwert in einer Sequenz von zweiten Bitwerten entsprechen.

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