DE3617553A1

DE3617553A1 - Zeitcodedekodierer

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Publication number: DE3617553A1
Application number: DE19863617553
Authority: DE
Inventors: Henry Michael Los Angeles Calif. Denecke
Original assignee: Individual
Current assignee: Individual
Priority date: 1985-05-24
Filing date: 1986-05-24
Publication date: 1986-12-18
Anticipated expiration: 2006-05-25
Also published as: DE3617553C2; US4646167A

Description

VON KREISLER SCHQNWALD EISHOLO FUES

voNKREisLER keller selting 36

PATENTANWÄLTE

Dr.-Ing. von Kreisler 11973
Dr.-Ing. K. W. Eishold 11981

Henry Michael Denecke Dr.-Ing. K. Schönwald

West Knoll Drive Dr.lF.Fues

LOS Angeles Dipl-Chem. Alek von Kreisler

California 90069 DipL-Chem.Carola Keller

TT ο λ DipL-lng. G. Selting

^U*^S*^A* Dr. H.-K. Werner

DEICHMANNHAUS AM HAUPTBAHNHOF

D-5000 KÖLN 1

Sg-Hi/Sk
23. Mai 1986

Zeitcodedekodierer

Die Erfindung betrifft einen Zeitcodedekodierer nach dem Oberbegriff des Patentanspruchs 1.

Ein derartiger Zeitcodedekodierer ermöglicht das Lesen eines Videoband-Zeitcodes. Insbesondere kann mit dem Zeitcodedekodierer das Zeitcodewort erfaßt werden, das zur Identifizierung eines Bildes auf jedem Bild des Videobandes voraufgezeichnet ist. Der Zeitcodedekodierer wird bei der Videobandherstellung, einschließlieh der Montage, Protokollierung und Synchronisation verwendet.

|/i/ Vorrichtungen zum Lesen des Zeitcodes, der auf jedem

Videobandbild voraufgezeichnet ist, sind bekannt. Diese Vorrichtungen jedoch schieben zunächst zwecks Ermittlung des Synchronisationswortes in dem Zeitcode das Zeitcodesignal in Schieberegister, und dekodieren daraufhin das Zeitcodesignal, was ein relativ komplexes, kostspieliges und uneffektives Verfahren ist.

ORIGINAL INSPECTED

Telefon: (0221) 13 1041 · Telex: 8882307 dope d · Telegramm: Dompa.ent Köln

Derartige Vorrichtungen reagieren bzw. schalten über einen relativ schmalen Bereich von Änderungen der Video bandgeschwindigkeitsvariation relativ langsam auf die Eingangsfrequenz des Zeitcodesignales auf. Diese Vorrichtungen können den Zeitcode von einem sich nicht gleichmäßig schnell bewegenden Videoband nicht lesen, was eine Geschwindigkeitsstabilisation zum Lesen erforderlich macht.

Die bekannten Vorrichtungen weisen darüber hinaus zum Ermitteln von Fehlern beim Lesen des Zeitcodes relativ viele Systemkomponenten auf, wodurch die Vorrichtungen teuer und komplex werden. Die Vorrichtungen sind mit teuren Breitbandverstärkern versehen und haben restriktive Anforderungen hinsichtlich Phasenverschiebungen und Eingangsfrequenz der Eingangsschaltung. Wenn der Azimut des Videoaufzeichnungskopfes auch nur leicht abweicht, was häufig vorkommt, so daß der Kopf aus seiner Ausrichtung mit dem Band gebracht wird, wird das genaue Lesen des Videoband-Zeitcodes schwierig, wenn nicht sogar unmöglich, so daß ein häufiges Wiederausrichten des Kopfes erforderlich ist. Darüber hinaus wird die auf einem Bildschirm dargestellte Anzeige des mit diesen Vorrichtungen gelesenen Zeitcodes durch Fremdnebenrauschen, das in das System gelangt, gelöscht.

Der Erfindung liegt die Aufgabe zugrunde, einen Zeitcodedekodierer zu schaffen, der die oben angegebenen Nachteile nicht aufweist.

Diese Aufgabe wird erfindungsgemäß durch den Zeitcodedekodierer mit den Merkmalen des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Der Zeitcodedekodierer weist eine Eingangszeitcode-Empfangs schaltung, die über einen breiten Dynamikbereich ohne strenge Anforderungen an das Eingangssignal arbeitet, und eine Eingangssignalfrequenz-Aufschaltschaltung auf, die über einen breiten Videoband-Geschwindigkeitsbereich eine hohe Verarbeitungsgeschwindigkeit hat und die Dekodierung eines schwer zu lesenden Zeitcodes ermöglicht, sowie die Taktfrequenz für die Schaltung erzeugt.

Der erfindungsgemäße Zeitcodedekodierer ist darüber hinaus mit einer Detektionsschaltung zum Erkennen gültiger Synchronisationswörter versehen, die Fehler in dem Zeitcodesignal erkennt und das Lesen von ungültigen Zeitcoden verhindert. Darüber hinaus weist der Zeitcodedekodierer eine Bandbewegungsrichtung-Erkennungsschaltung zum Erfassen der Richtung, in der sich das Videoband bewegt, sowie eine Impulszählschaltung auf, die die Impulse des Zeitcodes zählt, um in dem Zeitcode Fehler zu erkennen, damit das Laden eines gültigen Zeitcodes ermöglicht und das Laden eines ungültigen Zeitcodes verhindert wird.

Desweiteren ist in dem erfindungsgemäßen Zeitcode-Dekodierer eine Frequenzerkennungsschaltung vorgesehen, die ein Eingangssignal, dessen Frequenz unter einer vorgegebenen Frequenz liegt, erkennt und für diesen Fall die Erzeugung eines Ausgangssignals aus diesem Eingangssignal verhindert.

Der erfindungsgemäße Zeitcodedekodierer ist sehr leistungsfähig und erkennt das an jedem Bild des Videobandes voraufgezeichnete Zeitcodewort, wodurch die

Identifizierung jedes Bildes möglich ist. Der Zeitcodedekodierer schaltet schnell und effektiv über einen großen Videobandgeschwindigkeitsbereich auf die Eingangssignalfrequenzen auf. Mit Hilfe des erfindungsgemäßen Zeitcodedekodierers ist es möglich, den Zeitcode über einen weiten Eingangsdynamikbereich ohne strenge Eingangsanforderungen zu ermitteln. Zur Ermittlung von Fehlern in dem Zeitcodesignal wird eine relativ kleine Anzahl von sehr leistungsfähigen Elementen benötigt und zum genauen Lesen des Zeitcodewortes, was die Herstellung von Videobändern mit bildgenauen Zeitcoden ermöglicht, sind relativ billige Elemente vorgesehen.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen 2 bis 16 beschrieben.

Nachfolgend wird anhand der Figuren ein Ausführungsbeispiel der Erfindung näher erläutert. 20

Es zeigen:

Fig. 1 ein schematisches Schaltungsdiagramm des Zeitcodedekodierers und
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Fig. 2 ein Zeitdiagramm der Signale in dem Zeitcodedekodierer .

Der in den Fign. 1 und 2 dargestellte Zeitcodedekodierer erkennt das elektronisch-binäre arithmetische Zeitcodewort, das an jedem Bild des Videobandes voraufgezeichnet ist. Ein solches aufgezeichnetes Zeitcodewort identifiziert jedes Videobild eindeutig, wie es in "Time Code Handbook" von Hickman und Merhan (1982) im Kapitel 2 beschrieben ist.

Die Zeitcodeinformation wird in einer Zweiphasenmodulation kodiert, wobei eine binäre "0" erzeugt wird, wenn das Signal nach oben oder nach unten geht, und eine binäre "1" erzeugt wird, wenn eine zweite Spannungsverschiebung in der Mitte der Bitperiode erfolgt, was es ermöglicht, den Code bei hoher und niedriger Geschwindigkeit vorwärts oder rückwärts zu lesen. Jedes Zeitcodewort wird in achzig Bits aufgeteilt, die mit "0" bis "79" durchnummeriert sind, wobei jedes dieser Bits durch die genannten Änderungen oder Verschiebungen der Spannung in dem Zeitcodesignal erzeugt wird. Das 80 Bit Zeitcodewort wird in Sätze von alternierenden Gruppen aus vier Bits und in ein 16 Bit Synchronisationswort unterteilt. Ein Satz von alternierenden 4 Bit Gruppen repräsentiert die Zeitadressenbits zum Identifizieren der Videobilder, während der andere Sat2 von alternierenden 4 Bit Gruppen Benutzerbits zum Aufzeichnen von Daten darstellt, die der Benutzer verwenden kann. Das 16 Bit Synchronisationswort ermöglicht die Ermittlung des Vor- oder Rücklaufs des Bandes.

Der beschriebene Zeitcodedekodierer ermöglicht es, die Videoband-Produktionsfunktionen, wie z.B. Montieren und Protokollieren, bildgenau und wirkungsvoll durchzuführen. Er weist mehrere Funktionsschaltungen auf, die gemäß dem Schaltungsdiagramm nach Fig. 1 untereinander verbunden sind und, wie weiter unten beschrieben, funktional zusammenwirken. Die Signale an verschiedenen Punkten der Schaltung sind in dem Zeitdiagramm nach Fig. 2 dargestellt.

Der Zeitcodedekodierer nach Fig. 1 v/eist eine Eingangsstufe 10 auf, die ein eingegebenes Zeitcodesignal

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über einen großen Dynamikbereich, beispielsweise von ungefähr -35 dB bis ca. +30 dB, ohne einen Breitbandverstärker sowie ohne strenge Anforderungen hinsichtlich der Phasenverschiebung der Eingangsfrequenz dekodiert. Darüber hinaus ist eine Frequenzerkennungsschaltung 12 vorgesehen, deren Ausgangssignal mit der übrigen Schaltung verbunden ist und Zähler rücksetzt sowie einen Taktoszillator ausschaltet, wenn die Frequenz des Eingangssignales unterhalb einer vorgegebenen Frequenz liegt, wodurch die gesamte Leseschaltung ausgeschaltet wird. Die Frequenzerkennungsschaltung 12 ist darüber hinaus so ausgebildet, daß sie relativ langsam arbeiten, wobei sie einen Zeitcode solange nicht annimmt, bis ein Signal von ca. 100 Hz ansteht, wodurch die Anzeige des dekodierten Zeitcodes relativ lange beibehalten wird.

Der Zeitcodedekodierer weist zum bildgenauen Dekodieren desweiteren eine PLL (Phase Lock Loop) -Stufe 14 auf, die auf fast alle Frequenzen innerhalb des Frequenzbereichs des Zeitcodes aufschaltet und sogar auf sehr flackernde oder auf andere Weise schwer lesbare Zeitcode aufschaltet. Die PLL-Stufe 14 ist so ausgebildet, daß sie sehr schnell auf die richtige Frequenz umschaltet und sehr schnell auf sehr kleine oder sehr große Bandgeschwindigkeiten aufschaltet und die Taktfrequenz erzeugt. Der Zeitcodedekodierer ist mit einer getakteten monostabilen Kippstufe 16 versehen, die einen "1"-Impuls aufnimmt, ihn für eine bestimmte Zeit hält und ihn nach der erforderlichen Anzahl von Taktimpulsen löscht, und einen Takt mit einem 75%igen Tastverhältnis erzeugt, wodurch das Lesen von sehr schwer lesbaren Zeitcoden mit einem Flackern von bis zu 12 1/2 % (eine Synchronisationsstörung von bis zu 12 1/2 %) ermöglicht wird.

Desweiteren ist bei dem Zeitcodedekodierer eine Eins-Erkennungsschaltung 18 vorgesehen, die eine "1" in der Schaltung erkennt, so daß bei jeder "1" ein Ausgangsimpuls erscheint. Eine Detektionschaltung 20 erkennt ein Signal, daß eine Reihe von Einsen aufweist. Darüber hinaus ist eine Synchronisationswort-Detektionsstufe 22 vorgesehen, die ein gültiges Synchronisationswort in dem Zeitcode sowie jeden Fehler in dem Zeitcode erkennt und das Lesen eines ungültigen Zeitcodes verhindert. Eine Schieberegisterschaltung 24 leitet den Prozeß des Aufwärtszühlens der Zeitcodeimpulse ein.

Der Zeitcodedekodierer beinhaltet desweiteren eine Richtungserkennungsstufe 26, die erkennt, ob das Videoband vorwärts oder rückwärts läuft. Eine Zählerstufe 28 zählt die Anzahl der Impulse in dem Zeitcode und ermittelt, ob der Zeitcode gültig ist oder nicht. Hierdurch werden Fehler in dem Zeitcode erkannt, das Laden eines gültigen Zeitcodes aus den Schieberegistern in Halteschaltungen zur weiteren Verarbeitung des Zeitcodes ermöglicht und ein Laden eines ungültigen Zeitcodes verhindert.

Der Zeitcodedekodierer weist außerdem eine Filmsynchronisationsstufe 30 auf, die ein Ausgangssignal erzeugt, das für Filmsynchronisationsfunktionen benutzt werden kann. Desweiteren ist eine Anzeigetaktstufe 32 vorgesehen, die ein Anzeigetakt-Ausgangssignal zum MuI-tiplexen der Anzeige erzeugt.

Die Eingangsstufe 10 erzeugt ein symmetrisches Signal mit Hysterese bei sehr niedrigen Eingangsignalniveaus. Die Eingangsstufe 10 weist einen Anschlußpin 40 bei

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Punkt "1" auf, an den das Eingangssignal von dem Videoband gelegt wird. Sie weist darüber hinaus einen Komparator 42 auf, der die Signale an seinen beiden Eingängen vergleicht und ein Ausgangssignal erzeugt, das die Übereinstimmung oder Nichtübereinstimmung der beiden Signale anzeigt. Ein Paar Dioden 44 und 46 bestimmen spannungsmäßig die Grenzen der Eingangsstufe 10, so z.B. zwischen +5 Volt und Masse, wodurch ein überschwingen des Eingangssignales begrenzt wird, so daß der Komparator 42 bei jeder Spannung zwischen 0 und +5 Volt einschaltet.

In der Eingangsstufe 10 befindet sich ein Tiefpaß-Filter 48, das aus einem Widerstand 50 und einem Kondensator 52 besteht. Das Tiefpaßfilter 48 filtert Rauschen heraus, läßt alle Frequenzen oberhalb aber nicht unterhalb der Referenzfrequenz mit geringem oder keinem Signalinformationsverlust hindurch und trennt diese Frequenzen scharf gegenüber höheren Frequenzen.

Die Eingangsstufe 10 weist desweiteren ein Gleichspannungs-Filter 54 auf, das einen Widerstand 56 und einen Kondensator 58 beinhaltet und den Arbeitspunkt des negativen Einganges des Komparators 42 bestimmt.

Bei einem Niederspannung-Rechteckwelleneingangssignal stellt das Gleichspannungs-Filter 54 die Gleichspannung an dem negativen Eingang des Komparators 42 auf genau die Hälfte ein. Desweiteren ist ein Spannungsteiler 60 vorgesehen, der aus den Widerständen 62 und 64 besteht und verursacht eine kleine Hysterese, so daß das Signal nicht oszilliert. Ein Beispiel für ein Rechteckwellensignal am Punkt "A" der Eingangsstufe 10 ist in Fig. 2 dargestellt. Der Komparator 42 ist mit einem Pullup-Widerstand 66 geschaltet, der mit der positiven Spannungsversorgung des Komparators 42 verbunden ist.

Die mit dem Ausgang der Eingangsstufe 10 verbundene Frequenzerkennungsschaltung 12 ist derart ausgebildet, daß sie Frequenzen oberhalb einer vorgegebenen Frequenz, beispielsweise oberhalb 100 bis 200 Hz, erkennt. Die Frequenzerkennungsschaltung 12 beinhaltet einen Kopplungskondensator 68, der die Dioden 70 und 72 speist, um eine Gleichspannung zu erzeugen, wenn ein Eingangssignal anliegt. Zusätzlich ist ein Kondensator 74, der durch die ausgegebene Gleichspannung aufgeladen wird, und ein Komparator 76 vorgesehen, der einschaltet, sobald die Spannung an dem Kondensator 74 über einem bestimmten Wert liegt. Zwei mit dem negativen Eingang des Komparators 76 verbundene Widerstände 78 und 80 bestimmen die Spannung, bei der der Komparator 76 einschaltet, und bei der das Ausgangssignal am Punkt "S" auf "1" übergeht. Das Ausgangssignal am Punkt "S" der Frequenzerkennungsstufe 12 wird auf den Rest der Schaltung gegeben und setzt Zähler zurück und schaltet einen Taktoszillator aus, so daß das System ausgeschaltet wird, wenn die Frequenz des Signals am Eingang der Frequenzerkennungsschaltung 12 unterhalb einer vorgegebenen Frequenz liegt.

Die PLL-Stufe 14 ist mit dem Ausgang der Eingangsstufe 10 verbunden und weist einen Flankendetektor, nämlich ein Exklusiv-ODER-Gatter 82, auf, an dessen einen Eingang das an dem Punkt "A" anstehende Rechteckwellen-Zeitcodesignal angelegt wird. Die PLL-Stufe 14 weist darüber hinaus einen Widerstand 84 und einen Kondensator 86 auf, auf die das Rechteckwellen-Codesignal des Punktes "A" gegeben wird und die eine Zeitverzögerung erzeugen, so daß die beiden Signale nicht zugleich am Flankendetektor 82 anliegen, wodurch sein Ausgang auf

"1" geht. Dies erzeugt bei jeder negativen Flanke und jeder positiven Flanke des Signals am Punkt "A" einen schmalen Impuls in dem Ausgangssignal am Punkt "B", wodurch eine FrequenzVerdoppelung erreicht wird.
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Die PLL-Stufe 14 ist mit PLL-Schaltungen 88 und 90 versehen, die auf ein Referenzsignal aufschalten und diesem folgen. Das Rechteckwellensignal des Punktes "A" mit der Grundfrequenz wird der PLL-Schaltung 88 und das Signal von dem Punkt "B" mit den schmalen Impulsen der zweifachen Grundfrequenz wird der PLL-Schaltung 90 zugeführt. Als Beispiel für diese PLL-Schaltungen seien die CMOS PLL-Schaltungen vom Typ CD4046B genannt, die auf den Seiten 2-119 bis 2-125 des National Semiconductor CMOS Databook, 1978 beschrieben sind und hiermit zum Offenbarungsgegenstand gehören. Die Ausgänge der PLL-Schaltungen 88 und 90 sind über Dioden 92 und 94 miteinander verbunden, wobei die PLL-Schaltung 90 die untere Frequenzgrenze und die PLL-Schaltung 88 die obere Frequenzgrenze festsetzt. Die Ausgangssignale der Schaltungen 88 und 90 werden auf summiert und v/erden dazu in die Kompensationsschaltung 96 gegeben, die Widerstände 98 und 100 und einen Kondensator 102 beinhaltet.

Die PLL-Stufe 14 beinhaltet außerdem einen spannungsgesteuerten Oszillator 104, mit dessen Eingang die Kompensationsschaltung 96 verbunden ist. Der Arbeitsbereich des spannungsgesteuerten Oszillators 104 wird mit Widerständen 106 und 108 eingestellt, während die Frequenz durch einen Kondensator 110 eingestellt wird. Beispielsweise kann der Arbeitsbereich des spannungsgesteuerten Oszillators auf ein Zwanzigstel der Tongeschwindigkeit (die Tongeschwindigkeit entspricht 24

Bilder pro Sekunde) bis zu dem Zwanzigfachen der Tongeschwindigkeit eingestellt werden. Die Betriebsfrequenz, das Signal am Punkt "Q", kann beispielsweise sechszehnmal größer sein als die gewünschte Endtaktfrequenz von 2400 Hz.

Darüber hinaus weist die PLL-Stufe 14 einen Teiler 112 auf, bei dem es sich z.B. um einen durch 16 teilenden Teiler handeln kann. Der "D"-Ausgang des Teilers 112 ist mit den Eingängen der beiden PLL-Schaltungen 88 und 90 verbunden, so daß den beiden Schaltungen 88 und 90 eine untere und eine obere Frequenz zugeführt wird. Die PLL-Stufe 14 antwortet nur auf Frequenzen außerhalb der Bandbreite, die eine Oktave, von IK bis 2K, beträgt. Da der Zeitcode in Manchestercodierung entweder eine Grund frequenz (erste Oktavfrequenz) oder das doppelte dieser Frequenz hat, dekodiert die PLL-Stufe den Zeitcode sehr genau. Die getaktete monostabile Kippstufe 16 weist einen Teiler 114 auf, an dessen "Enable"-Eingang das am Punkt Q anstehende Ausgangssignal des Teilers 112 mit einer Frequenz, die das 16-fache der Taktfrequenz beträgt, gelegt wird. Als Beispiel für diese Teiler seien die CMOS Dualsynchron-Aufwärtszähler vom Typ CD 45, 2OB genannt, die auf den Seiten 2-233 bis 2-241 des National Semiconductor CMOS Databook 1978, beschrieben sind und hiermit zum Offenbarungsgegenstand der Anmeldung gehören. Bei dem Teiler 114 kann es sich beispielsweise um einen Teiler handeln, der durch 12 teilt, dessen "C"- und "D"-Ausgänge mit einem NAND-Gatter 116 verbunden sind. Das Ausgangssignal des NAND-Gatters 116 wird dem Rücksetzeingang des dualen D-Flip-FLops 118 zugeführt. Das D-Flip-Flop 118 wird an seinem "C"-Eingang durch das Signal am Punkt "B" über das NAND-Gatter 119 mit doppelter Frequenz getaktet.

Wenn die Frequenzerkennungsschaltung 12 auf "1" übergeht, schaltet sie die Vorrichtung ein und der "D"-Eingang des D-Flip-Flops 118 geht auf "high". Wenn ein Taktimpuls, invertiertes Signal am Punkt "B", der zwecks Zeitsteuerung auf der negativen Flanke des am Punkt "B" anstehenden Signales getriggert wird, an den Eingang "C" des D~Flip-Flops 118 gegeben wird, geht der "Q"-Ausgang auf "high". Wenn an dem D-Flip-Flop 118 ein Rücksetzsignal von den Ausgängen des Zählers 114 anliegt, bringt dieses den "Q"-Ausgang zurück auf "Null". Somit stellt das Signal am "Q"-Ausgang des D-Flip-Flops 118 ein Taktsignal an dem Punkt "C" der Schaltung dar, wobei das Signal ein 75%iges Tastverhältnis aufweist (Figur 2).

Das invertierte "B"-Signal, am Takteingang "C" des D-Flip-Flops 118 schaltet dieses für 75% der Zeit ein, und sobald der Zähler 114 den Zählerstand "12" erreicht, setzt es das D-Flip-Flop 118 zurück, das sich ausschaltet, bis ein anderer Taktimpuls des invertierten Signales am Punkt "B" zugeführt wird, woraufhin der Zyklus wiederholt wird.

Wenn das invertierte "B"-Signal, das dem Flip-Flop 118 zugeführt wird, "1" beträgt, schaltet es die Vorrichtung ein. Die Vorrichtung verbleibt für 50% der Zeit in diesem Zustand, wenn sie wieder getaktet wird. Da die Vorrichtung jedoch bereits getaktet ist, ignoriert sie diesen Impuls und setzt sich zu dem Zeitpunkt, zu dem 75% der Zeit verstrichen ist und zu dem der Zähler 114 den Zählerstand "12" erreicht hat, zurück, bis die Vorrichtung einen weiteren Taktimpuls erhält, bei dem sie sich wiederum einschaltet, wodurch das die Impulse betreffende Taktsignal erzeugt wird.

_2O

Die 1-Erkennungsschaltung 18 weist ein RS-Flip-Flop 120 auf, dessen "D"-Eingang mit dem "Q"-Ausgang des D-Flip-Flops 118 verbunden ist, und an dessen "C"-Eingang das "B"-Signal gelegt wird. Wenn der "Q"-Ausgang "high" ist, können die schmalen Impulse des "B"-Signals hindurchgehen und das RS-Flip-Flop 120 rücksetzen. An dem "Q"-Ausgang des RS-Flip-Flops 120 steht die in Figur 2 dargestellte Wellenform "D" an, die eine Folge von Einsen darstellt und darüber hinaus bei Punkt "7" ein "Daten"-Ausgangssignal liefert. Somit wird bei jeder "1" ein Ausgangssignal erzeugt.

Die Detektorschaltung 20 weist ein Flip-Flop 122 auf, dessen "D"-Eingang das invertierte "Q"-Ausgangssignal des RS-Flip-Flops 120 zugeführt wird. Das invertierte "Q"-Ausgangssignal des D-Flip-Flops 118 wird dem Takteingang "C" des Flip-Flops 122 und dem Rücksetzeingang "R" des Teilers 114 zugeführt und stellt ein "Takt"-Ausgangssignal an Punkt "6" dar. Das Flip-Flop 122 schaltet beim Empfang einer Folge von Einsen an der negativen Flanke des Taktes "ein" und verbleibt im "low"-Zustand bis der Empfang einer Reihe von Einsen beendet ist, woraufhin es bei der nächsten negativen Flanke des Taktes ins Negative nach einer solche Reihe von Einsen zurückgeht, wie anhand des Ausgangssignals "E" zu sehen ist.

Die Synchronisationswort-Detektionsstufe 22 ist mit einem Zähler 124 versehen, auf dessen Rücksetzeingang "R" das "E"-Signal von dem "Q"-Ausgang des Flip-Flops 122 gegeben wird. Der Zähler 124 ist ein durch 12 teilender Zähler, der das Standardsynchronisationswort in dem Zeitcode erkennt. Das Signal "E" hält den Rück-

setzeingang "R" des Zählers 124 im "low"-Zustand, so daß der Zähler 124 bis zwölf zählen kann. Wenn der Zähler 124 den Zählzustand "12" erreicht hat, werden seine Ausgänge "C" und "E" in dem NAND-Gatter 126 logisch verknüpft, wodurch das Signal "F" erzeugt wird, was auf den "D"-Eingang des Flip-Flops 128 gegeben wird.

Die Schieberegisterschaltung 24 beeinhaltet das Flip-Flop 128, an dessen "D"-Eingang das Ausgangssignal "F" von dem NAND-Gatter 126 gegeben wird, wobei das Taktsignal "C" dem "C"-Eingang des Flip-Flops 128 zugeführt wird.

Das Taktsignal "C" am "C"-Eingang des Flip-Flops 128 bewirkt, daß der "D"-Eingang auf den "Q"-Ausgang des Flip-Flops 128 übertragen wird, wobei der "Q"-Ausgang des Flip-Flops 128 an den Rücksetzeingang des Flip-Flops 122 zurückgegeben wird. Wenn das Flip-Flop 122 rückgesetzt ist, bringt es den Rücksetzeingang "R" des Zählers 124 in den "high"-Zustand, was den Zähler 124 zurück auf Null umschaltet.

Wenn das "D"-Signal am "Enable"-Eingang "E" des Zählers 124 nicht zwölf Impulse lang ist, entsteht kein Ausgangssignal "F", wodurch das System nicht anfängt zu arbeiten, stattdessen aber das Signal ignoriert. Sobald der Zähler 124 zwölf Impulse erhält, erkennt er ein gültiges Synchronisationswort und überträgt den "Q"-Ausgang zu dem NAND-Gatter 126, wodurch der Prozeß des Aufwärtszählens gestartet wird.

Wenn 13 Einsen erschienen sind, werden das invertierte "Q"-Ausgangssignal des Flip-Flops 128 und das "D"-Signal

von dem "Q"-Ausgang des RS-Flip-Flops 122 in dem NAND-Gatter 130 in einer logischen UND-Funktion mit Negierung des Ergebnisses logisch kombiniert. Hierbei entsteht das Ausgangs signal "P", das das Flip-Flop 128 rücksetzt, so daß 13 Einsen ungültig sind, was ein falsches Wort oder eine falsche Information anzeigt, wodurch das gesamte System rückgesetzt wird, so daß nichts mehr hindurchgeht.

Wenn ein gültiges Synchronisationswortsignal aus 12 Impulsen auftaucht, hat das als Schieberegister arbeitende Flip-Flop 128 das Ausgangssignal "G" in dem Bit "78" nach den Synchronisationswortbits, wodurch gemäß Figur 2 auf dem Bit "78" das Signal "F" nach "G" geschoben wird. Wenn das "G"-Signal nicht Null ist, zählt die Vorrichtung bis 13 und schaltet die gesamte Leseeinrichtung aus, was eine ungültige Information darstellt. Beim nächsten Taktimpuls im Flip-Flop 122 verschiebt sich das "G"-Signal gemäß Figur 2 nach "!!"-Signal, wobei das Flip-Flop 132 als Schieberegister arbeitet.

Die Richtungserkennungsstufe 26 weist ein NAND-Gatter 134 auf, dem zusammen mit dem Taktsignal "C" das Ausgangssignal "H" von dem Flip-Flop 132 zugeführt wird. Wenn das NAND-Gatter 134 bei sich im "low"-Zustand befindenden "Q"-Ausgang des Flip-Flops 132 "eingeschaltet" ist, erlaubt dies einen Taktimpuls, zu dem genauen Zeitpunkt hindurchzugehen, um gemäß dem Ausgangsignal "I" des Zeitdiagrammes der Figur 2 anzuzeigen, ob das Bit "79" eine "1" oder "0" ist. Das Ausgangs signal ¹¹I" wird dem "C"-Eingang des Flip-Flops 136 zugeführt.

Wenn das Videoband sich vorwärtsbewegt und der Zeitcode

in Vorwärtsrichtung gelesen wird, wird das Synchronisationswort in Vorwärtsrichtung gelesen und die Leseeinheit erkennt zwölf Einsen, eine Null und eine Eins. Wenn sich das Videoband rückwärtsbewegt und der Zeitcode rückwärtsläuft, weist das Signal zwölf Einsen, eine Null und noch eine Null auf. Das Datensignal "D" wird in den "D"-Eingang des Flip-Flops 132 gegeben. Wenn der Impuls eine Eins ist, wird es zu dem genauen Zeitpunkt getaktet, um dem "D"-Ausgang auf den invertierten "Q"-Ausgang des Flip-Flops 136 zu übertragen. Dabei wird das "J"-Ausgangssignal den "D"-Eingang des Flip-Flops 138 zugeführt, um am Punkt "10" ein "Vorwärts/Rückwärts "-Ausgangssignal zu erzeugen, das die Vorwärts- oder Rückwärtslaufrichtung des Videobandes anzeigt. Das Signal wird gehalten, bis es am "C"-Eingang des Flip-Flops 138 getaktet wird.

Die Zählerstufe 28 weist Zähler 140 und 142 auf, die als Rippelzähler ausgebildet sind. Das Taktsignal "C" wird dem "C"-Eingang des Zählers 140 zugeführt. Die Zähler 140 und 142 beginnen beim Rücksetzen durch das Rücksetzsignal "AB" vom Flip-Flop 144 aufwärts zu zählen. Das Signal "AB" wird aus dem Signal am "Q"-Ausgang des Flip-Flops 144 gebildet und erzeugt einen schmalen positiven Impuls. Das Flip-Flop 144 verzögert den Impuls "H" an seinem "D"-Eingang um einen weiteren Taktimpuls, wodurch das Ausgangssignal "AA" am invertierten "Q"-Ausgang erzeugt wird, das gleich dem "H"-Signal, jedoch zwecks geeignetem Timing der Impulse zeitverzögert ist.

Die Zähler 140 und 142 beginnen nach dem Rücksetzen mit dem Zählen, wobei der erste Impuls beim Zählen bei Bit "0" getaktet wird. Diese Zähler zählen bis Bit "79" und

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summieren nach Erreichen des Bits "79" alles in einer Reihe von NAND-Gatter 146, 148, 150, 152, 154 und 156. Die Eingangssignale dieser Gatter sind die Ausgangssignale "A", "B", "C", "D" des Zählers 140, das Ausgangssignal "C" des Zählers 142, das Signal am invertierten "Q"-Ausgang des Flip-Flops 132, das das invertierte "H"-Ausgangssignal ist, und ein Sperr-Eingangssignal bei Punkt "14", das dem NAND-Gatter 154 zugeführt wird. Diese Signale werden in dem Exklusive-ODER-Gatter 158 zusammengefaßt, welches das Ladeausgangssignal "LOAD" in "M" bei Punkt "8" erzeugt, das auch, dem Taktsignaleingang "C" des Flip-Flops 138 zugeführt wird. Das Taktsignal "C" und das Ausgangssignal "N" am Ausgang "C" des Zählers 142 werden in dem NAND-Gatter logisch verknüpft und erzeugen bei Punkt "4" das Schieberegistertakt-Ausgangssignal.

Wenn bei Punkt X¹ in dem Schaltdiagraitim nach Figur 1 das invertierte "H"-Signal und das "M"-Signal übereinstimmen, liegt ein gültiges Synchronisationswort und ein gültiger Teil des Zeitcodes vor. Somit gibt der invertierte "Q"-Ausgang, der das invertierte "H"-Signal führt, bei jedem gültigen Synchronisationswort ein Signal aus, und das "M"-Signal weist eine Ausgabe bei jedem gültigen Synchronisationswort und bei jeder gültigen Anzahl von Impulsen pro Bild auf. Wenn bei Punkt "X" 79 Taktimpulse aufaddiert sind, liegt ein gültiges Synchronisationswort vor.

Wenn auf dem Videoband Dropouts sind oder der Zeitcode nicht in Ordnung ist, zählt die Zählerstufe 28 nicht und das Synchronisationswort wird nicht vollständig gebildet. Das System kann daher dem Inhalt der Schieberegister nicht in die Halteschaltungen laden.

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Bei in Vorwärtsrichtung laufendem Videoband wird die Videoband-Zeitcodeadresse durch Takten der ersten vier Bits (Zeitadressencode) , die mit 0 bis 3 durchnummeriert sind, ermittelt, wobei der "C"-Ausgang des Zählers 142 vier Impulse herausläßt, wie anhand des "L"-Signals zu erkennen ist. Der Zähler 142 geht in den "high"-Zustand über, während die nächste vier Bitgruppe hindurchgeht, und dann geht er wieder für vier weitere Impulse, die einen weiteren Zeitadressencode darstellen, in den "low"-Zustand über, wodurch nur die geeignete Zeitcode-Adresseninformation in das Schieberegister geschoben wird.

Bei rückwärtslaufendem Videoband stellt die erste Gruppe von vier Bits nach dem rückwärtsgelesenen Synchronisationswort Benutzerbits dar, die mit 63, 62, 61 und 60 nummeriert sind, dann kommen Zeitadressenbits usw. .

Die Filmsynchronisationsstufe 30 weist einen Zähler 160 auf, der an seinem "C"-Eingang von dem Ausgang "B" des Zählers 140 getaktet und an seinem "R"-Eingang von dem invertierten "Q"-Ausgang des Flip-Flops 126 über den Kondensator 162 rücksetzbar ist. Diese Schaltung weist darüber hinaus eine Rückkopplung 164 auf, die mit dem Schalter 166 schaltbar ist und Dioden 168 und 170 sowie einen Pullup-Widerstand 172 aufweist.

Beim Schließen des Schalters 166 ist die Rückkopplung 164 vom Zähler 160 abgetrennt. Der Zähler 160 ist dann bereit, die Taktimpulse "C" von dem "B"-Ausgang des Zählers 120 aufzunehmen, und teilt diese durch acht. Es

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entsteht ein Ausgangssignal "C", das zur Filmsynchronisation bei 24 Bildern pro Sekunde und 60 Hz verwendet werden kann.

Beim öffnen des Schalters 166 ist die Rückkopplung 164 mit dem Zähler 160 an dessen Rücksetz-Eingang "R" verbunden. Die Rückkopplung wird durch die Dioden 168 und 170 sowie den Pullup-Widerstand 172 erreicht und mit dem invertierten "Q"-Signal vom Flip-Flop 126 über den Kondensator 162 synchronisiert. Der Zähler 160 kann dann die Taktimpulse von dem Ausgang "B" des Zählers 140 an seinem "C"-Eingang aufnehmen und dividiert diese durch 10, wodurch sich ein Ausgangssignal "C" ergibt, das bei der Filmsynchronisation mit 30 Bildern pro Sekunde und 60 Hz verwendet werden kann.

Die Anzeigetaktstufe 32 weist einen spannungsgesteuerten Oszillator 174 auf, der zum Multiplexen der Anzeigen bei "4" ein Anzeigetaktausgangs signal mit ca. 1000 Hz erzeugt. Ein Sperr-Eingangssignal wird bei "5" angelegt, um den Farbflaggenimpuls und dem Bildendeimpuls (drop frame pulse) in dem Zeitcode zu sperren, die, wenn sie nicht gesperrt werden, zu fehlerhaftem Lesen der Ziffern in dem Zeitcode führen würden.

Die Ausgangssignale des Zeitcodedekodierers werden zum Laden von Schieberegistern und zum Ausführen aller dazu erforderlichen Manipulationen verwendet. Das Ausgangssignal der Schieberegister wird einer Dreistufen-Dekoderhalteschaltung zugeführt, um eine binärkodierte Dezimalleitung in einen Dekoder sowie eine Anzeige zu treiben, wobei ein Zähler die Halteschaltung treibt und die Anzeige abtastet, derart, daß jede Zahl in der Zeitcode-Anzeige sequentiell genau angezeigt wird.
Die Vorrichtung ermöglicht die Dekodierung eines Eingangszeitcodesignales über einen breiten Dynamik-

bereich, z.B. von -35dB bis +3OdB, ohne einen Breitbandverstärker und ohne strenge Anforderungen bezüglich der Phasenverschiebung der Eingangsfrequenz. Desweiteren ist das Rücksetzen von Zählern und das Ausschalten eines Taktoszillators möglich, wenn die Frequenz des Eingangssignales unterhalb eines vorgegebenen Wertes liegt, wodurch daraufhin die Vorrichtung ausgeschaltet wird. Hierdurch kann die Vorrichtung relativ langsam arbeitet, wobei keine Zeitcode angenommen werden bis die Vorrichtung ein "Minimalsignal empfängt. Dadurch kann die Anzeige von dekodierten Zeitcoden lange Zeit aufrechterhalten werden.

Zum bildgenauen Dekodieren kann die Vorrichtung nahezu auf alle Frequenzen innerhalb des Bereichs des Zeitcodes aufschalten, und sie schaltet sogar auf sehr flackernde oder auf andere Art schwer lesbare Zeitcode auf, wobei sie sehr schnell auf die richtige Frequenz umschaltet, um sehr schnell auf sehr niedrige oder sehr hohe Bandgeschwindigkeiten aufzuschalten und um die Taktfrequenz zu erzeugen. Die Vorrichtung ermöglicht es darüber hinaus, sehr schwer lesbare Zeitcode in einem großen Störungsbereich zu lesen.

Die Vorrichtung erkennt ein gültiges Synchronisationswort in dem Zeitcode sowie jeden Fehler in dem Zeitcode und verhindert das Lesen von ungültigen Zeitcoden. Darüber hinaus kann ermittelt werden, ob das Videoband vorwärts oder rückwärts läuft, und die Vorrichtung kann die Impulse in dem Zeitcode zählen, um zu ermitteln, ob der Zeitcode gültig ist oder nicht. Dadurch werden Fehler in dem dekodierten Zeitcode erkannt, das Laden von gültigen Zeitcoden aus Schieberegistern in Halteschaltungen zur weiteren Verarbeitung der Zeitcode er-

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möglicht und ein Laden von ungültigen Zeitcoden verhindert.

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Claims

ANSPRÜCHE

1. Zeitcodedekodierer zum Dekodieren eines elektronisch-binären arithmetischen Zeitcodewortes, das an jedem Bild eines Videobandes voraufgezeichnet ist,

gekennzeichnet durch
- eine Eingangssignal-Empfangsvorrichtung (10) , die ein Eingangszeitcodesignal von dem Videoband über einen breiten Dynamikbereich ohne einen Breitbandfilter und strenge Anforderungen hinsichtlich der Phasenverschiebung der Eingangsfrequenz empfängt,
eine Frequenzaufschaltvorrichtung (12) , die schnell auf die Frequenzen innerhalb des Frequenzbereiches des Eingangszeitcodesignales über einen breiten Videobandgeschwindigkeitsbereich aufschaltet, um bildgenau und schwer zu lesende Zeitcode zu dekodieren und um die Taktfrequenz zu erzeugen, wobei die Vorrichtung (12) mit der Eingangssignal-Empfangsvorrichtung (10) verbunden ist,

eine mit der Eingangssignalempfangsvorrichtung (10) und der Frequenzaufschaltvorrichtung (12) verbundene Synchronisationswort-Detektionsvorrichtung (22), die ein gültiges Synchronisationswort in dem Zeitcode sowie Fehler in dem Zeitcode erkennt und das Lesen von ungültigen Zeitcoden verhindert,
eine Richtungserkennungsvorrichtung (26), die die Bewegungsrichtung des Videobandes erkennt und mit der Detektionsvorrichtung verbunden ist,

eine mit der Eingangssignalempfangsvorrichtung (10) verbundene Zählvorrichtung (28) , die die Anzahl der Impulse in dem Zeitcode zählt, um einen Fehler in dem Zeitcode zu erkennen, und das Laden eines gültigen Zeitcode ermöglicht sowie das Laden eines ungültigen Zeitcodes verhindert,

und eine mit der Detektionsvorrichtung und der Zählvorrichtung (28) verbundene Vorrichtung, die den Prozeß des Zählens der Zeitcodeimpulse einleitet.

2. Zeitcodedekodierer nach Anspruch 1, gekennzeichnet durch eine mit der Eingangssignal-Empfangsvorrichtung (10) verbundene Frequenzerkennungsvorrichtung (12) , die ein Eingangssignal mit einer unterhalb einer vorgegebenen Frequenz liegenden Frequenz erkennt und daraufhin die Erzeugung eines Ausgangssignales verhindert.

3. Dekodierer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Eingangssignal-Empfangsvorrichtung (10) die folgenden Elemente aufweist:

- einen Komparator (42) mit einem positiven und einem negativen Eingang und einem Ausgang, der die Eingangssignale vergleicht und ein Ausgangssignal erzeugt, das die Übereinstimmung oder die Nicht-Übereinstimmung der Eingangssignale anzeigt,

ein Paar Dioden (44,46), die mit dem Eingang des !Comparators (42) verbunden sind und die Grenzen der Eingangsschaltung festsetzen, so daß die Schwingung des Eingangssignales des !Comparators (42) begrenzt ist,

ein Tiefpaß-Filter (48), das mit dem Eingang des Komparators (42) verbunden ist und sämtliche Frequenzen unterhalb, jedoch nicht ober halb einer Referenzfrequenz bei geringem Signalverlust hindurchläßt,

ein Gleichspannungs-Filter (54), das mit dem negativen Eingang des Komparators (42) verbunden ist und dessen Arbeitspunkt festlegt, und

einen Spannungsteiler (60) , der mit dem positiven Eingang und dem Ausgang des Komparators (42) verbunden ist und eine kleine Hysterese verursacht, daß das Ausgangssignal nicht oszilliert.

Zeitcodedekodierer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Frequenzaufschaltungsvorrichtung (14) die folgenden Elemente aufweist:

zwei PLL-Schaltungen (88,90), die auf ein Referenzsignal aufschalten und diesem folgen, ein Flankendetektor (82), dessen einer Eingang mit der Eingangssignalempfangsvorrichtung (10) und dessen Ausgang mit einer der PLL-Schaltungen (90) verbunden ist und der die Frequenz des an dem Ausgang der Eingangssignalempfangsvorrichtung (10) erzeugten Ausgangssignals verdoppelt, wobei der Eingang der anderen PLL-Schaltung (80) mit dem Ausgang der Eingangssignalempfangsvorrichtung (10) verbunden ist,

ein Paar Dioden (92,94) und eine Kompensationsschaltung (96) , mit der die Ausgänge der beiden PLL-Schaltungen (88,90) verbunden sind,

einen spannungsgesteuerten Oszillator (104) , der mit der Kompensationsschaltung (96) verbunden ist und ein Signal mit einer Frequenz erzeugt, die ein Vielfaches der Frequenz des gewünschten Taktsignales ist, und
einen Teiler (112), dessen Eingang mit dem Ausgang des spannungsgesteuerten Oszillators (104) verbunden ist und der das in dem spannungsgesteuerten Oszillator (104) erzeugte Signal durch das Vielfache der Frequenz des gewünschtes Taktsignales teilt, wodurch aus dem Oszillatorsignal das gewünschte Taktsignal erzeugt wird.

Dekodierer nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Richtungserkennungsvorrichtung (26) ein Flip-Flop aufweist, das gepulst wird, um zum Anzeigen der Laufrichtung des Videobandes anzuzeigen, ob ein Bit in dem Zeitcode eine "1" oder eine "0" ist.

Dekodierer nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Impulszahlvorrichtung (28) ein Paar Zähler (140,142) aufweist, wobei an dem Eingang eines (140) der beiden Zähler das Taktsignal ansteht und einer der Ausgänge des einen (140) der beiden Zähler der "Enable"-Eingang des anderen Zählers (142) ist, und die Zähler (140,192) von dem Bit "0" bis zu dem Bit "79" in dem Zeitcode zählen können und mehrere NAND-Gatter (146,148,150,152, 154,156) aufweist, mit denen die Ausgänge der Zähler (140, 142) verbunden sind und die eine gültige Anzahl von Impulsen des Zeitcodes pro Bild auf dem Videoband erkennen.

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7. Dekodierer nach einem der Ansprüche 1 bis 6, gekennzeichnet durch eine weitere Vorrichtung, die ein Ausgangssignal zur Verwendung bei einer Filmsynchronisation erzeugt.

8. Dekodierer nach einem der Ansprüche 1 bis 7, gekennzeichnet durch eine Vorrichtung, die ein Anzeigetakt-Ausgangssignal erzeugt, daß das Multiplexen der Anzeige ermöglicht.

9. Dekodierer nach einem der Ansprüche 1 bis 8, gekennzeichnet durch eine mit der Frequenzerkennungsvorrichtung (2 6) und der Frequenzaufschaltvorrichtung verbundene Vorrichtung, die das Tastverhältnis des in der Frequenzaufschaltvorrichtung erzeugten Taktsignales reduziert, um das Lesen von schwer zu lesenden Zeitcoden zu ermöglichen.

10. Dekodierer nach Anspruch 9, dadurch gekennzeichnet, daß die Frequenzaufschaltvorrichtung einen Flankendetektor (82) aufweist, dessen einer Eingang mit der Eingangssignalempfangsvorrichtung (10) verbunden ist, und daß die Vorrichtung zum Reduzieren des Tastverhältnisses des Taktsignales einen Teiler, dessen "Enable"-Eingang mit dem Ausgang der Frequenzaufschaltvorrichtung verbunden ist, und ein duales D Flip-Flop (118) aufweist, dessen Eingänge mit dem Flankendetektor (82) und der Eingangssignalfrequenz-Erkennungsvorrichtung gekoppelt ist und dessen "Rücksetz"-Eingang mit den Ausgängen des Teilers (114) gekoppelt ist.

11. Dekodierer nach Anspruch 9 oder 10, gekennzeichnet durch eine mit der Vorrichtung zum Reduzieren des Tastverhältnisses des Taktes und der Frequenzaufschaltvorrichtung verbundene Detektionsvorrichtung (18) zum Erkennen einer binären "1" in dem Signal.

12. Dekodierer nach einem der Ansprüche 9 bis 11, gekennzeichnet durch eine mit der Synchronisationswort-Erkennungsvorrichtung (22) und der Zählvorrichtung (28) verbundene Vorrichtung zum Einleiten des Zählprozesses der Zeitcodimpulse, die ein Paar miteinander gekoppelte Flip-Flops aufweist, wobei der Ausgang der Synchronisationswort-Detektionsvorrichtung (22) und der Ausgang der Vorrichtung zum Reduzieren des Tastverhältnisses des Taktsignales mit den Eingängen des ersten Flip-Flops verbunden sind und der Ausgang der Vorrichtung zum Einleiten des Zählprozesses mit dem Eingang der Richtungserkennungsvorrichtung (26) verbunden ist.

13. Dekodierer nach Anspruch 11 oder 12, gekennzeichnet durch eine mit der Detektionsvorrichtung (18) zum Erkennen einer binären "1" und der Frequenzaufschaltvorrichtung verbundene Detektionsvorrichtung (20) , die eine Folge von binären "1" in einem Signal erkennt.

14. Dekodierer nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß die Detektionsvorrichtung (18) zum Erkennen einer binären "1" ein RS-Flip-Flop ist.

15. Dekodierer nach Anspruch 13, dadurch gekennzeichnet, daß die Synchronisationswort-Detektionsvorrichtung (22) die folgenden Elemente aufweist:

- einen Zähler, der das Zeitcode-Synchronisationswort erfaßt und dessen "Enable"-Eingang mit dem Ausgang der Detektionsvorrichtung (18) zum Erkennen einer binären "1" und dessen "Rücksetz"-Eingang mit dem Ausgang der Detektionsvorrichtung (20) zum Erkennen einer Folge von binaren "1" verbunden ist, und
ein NAND-Gatter, mit dem die Ausgänge des Zählers gekoppelt sind und das ein Äusgangssignal erzeugt, das die durch den Zähler gezählte Anzahl von Impulsen repräsentiert.

16. Dekodierer nach Anspruch 13 bis 15, dadurch gekennzeichnet, daß die Detektionsvorrichtung (20) zum Erkennen einer Reihe von "1" ein Flip-Flop ist.