DE2703877A1 - Mis-feldeffekttransistor mit kurzer kanallaenge - Google Patents

Mis-feldeffekttransistor mit kurzer kanallaenge

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Description

AKTIENGESELLSCHAFT Unser Zeichen
VfP 740 7 BRO
MIS-Feldeffekttransistor mit kurzer Kanallänge.
' f
Die Erfindung betrifft einen MIS-Feldeffekttransistor von kurzer Kanallänge, wie er im Oberbegriff des Patentanspruches 1 näher angegeben ist.
Um eine hohe Schaltgeschwindigkeit bei MIS-Feldeffekttransistoren zu erhalten, wird angestrebt, die Kanallänge zwischen dem Source- und dem Drain-Gebiet sehr klein zu halten. Lösungen dieser Art sind beispielsweise der YMOS-Transistor ("Electronic Design", Bd.21, 11. Okt. 1975, Circle No. 307) so wie der "doppelt diffundierte" MIS-Feldeffekttransistor. Bei dem doppelt diffundierten MIS-Feldeffekttransistor wird zur Herstellung eines kurzen Kanals Dotierstoff eines ersten Leitungstyps durch eine Maskenöffnung in den Halbleiterkörper hineindiffundiert. Dabei gelangt das Dotiermaterial in dem Halblei- terkörper durch Unterdiffusion auch seitlich über die Grenzen der Maskenöffnungen hinaus. Danach wird mit einem zweiten Dotierungsschritt Dotiermaterial des zweiten Leitungstyps durch die gleiche Maskenöffnung eindiffundiert. Durch Wahl der Diffusionstemperatur und der Diffusionszeit wird bei diesem zwei- ten Verfahrensschritt dafür gesorgt, daß die seitliche Diffusion unter dem Rand der Maske geringer ist als für das Dotierungsmaterial, das in dem ersten Verfahrensschritt eindiffundiert wurde. Die beiden dotierten Gebiete grenzen an verschiedenen Orten an der Substratoberfläche an. Der zwischen diesen
Orten befindliche Teil des Halbleitersubstrates stellt den Kanal
SIz 1 BIe / 18.1.1977
809831/0316
- * - Jl P 7 O O 7 BRD
dar. Mit diesem Verfahren können Kanallängen bis herab zu etwa 1,5/tun erreicht werden. Noch kürzere Kanallängen lassen sich mit diesem Doppeldiffusionsverfahren nicht mit hinreichender Reproduzierbarkeit erzielen, da beim Eintreiben von Dotierstoff
ρ mittels Diffusion das Dotierungsprofil zunehmend aufweitet, so daß aus diesem Grunde bereits eine untere Grenze für die erreichbare Kanallänge gegeben ist. Weiterhin ist die Diffusion stark temperaturabhängig, so daß sich bereits kleine Temperaturänderungen nachteilig auf die Reproduzierbarkeit dieses Verfahrens auswirken.
Aufgabe der Erfindung ist es, für einen wie im Oberbegriff des Patentanspruches 1 angegebenen MIS-Feldeffekttransistor Maßnahmen anzugeben, mit denen erreicht werden kann, die Kanallänge dieses Transistors bis auf etwa 0,1/um herabzusetzen und dadurch die Schaltgeschwindigkeit bzw. das Hochfrequenzverhalten eines solchen Transistors zu verbessern.
Diese Aufgabe wird gemäß der im kennzeichnenden Teil des Patentanspruches 1 angegebenen Weise gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sowie bevorzugte Verfahren zur Herstellung eines erfindungsgemäßen Feldeffekttransistors ergeben sich aus den Unteransprüchen.
Die Erfindung baut darauf auf, daß bei einer Dotierung mittels Ionenimplantation die in einem Halbleitersubstrat erzeugten dotierten Gebiete in ihren Abmessungen wesentlich genauer durch die von der Implantationsmaske gegebenen Struktur bestimmt werden.
Weiterhin läßt sich durch Auswahl der jeweiligen Implantationsenergie die Eindringtiefe der implantierten Ionen sehr genau festlegen, so daß implantierte Gebiete sowohl in lateraler wie auch in vertikaler Richtung im Halbleitersubstrat sehr eng beieinander liegen können.
Die Herstellung des Source-Gebietes und des das Source-Gebiet umgebenden zweiten dotierten Gebietes vom entgegengesetzten Leitfä-
809831/0316
-*- Bf 7007,
7 270387"
higkeitstyp kann grundsätzlich mit zwei Implantationsmasken durchgeführt werden, wobei die für das zweite dotierte Gebiet verwendete Implantationsmaske gegenüber der für das Source-Gebiet verwendeten Implantationsmaske ein etwas vergrößertes Fenster besitzt. Da es aber Im allgemeinen schwierig ist, zwei Implantationsmasken mit der hinreichenden Genauigkeit zu justieren, wird gemäß einer besonderen Ausgestaltung der Erfindung eine Struktur vorgezogen, wie sie in den Unteransprüchen 3 bzw. 5 angegeben ist. Diese Struktur hat vor allem Vorteile für das Herstellungsverfahren dieses Transistors. Der keilförmige Verlauf der Gate-Isolierschicht bzw. der Gate-Elektrodenschicht über den Kanalbereich ermöglicht eine "selbstjustierende" Herstellung des Source-Gebietes und des es umgebenden zweiten dotierten Gebietes, in dem die Gate-Isolierschicht bzw. die Gate-Elektrodenschicht als Implantationsmaske verwendet wird. Die Implantation des zweiten dotierten Gebietes erfolgt dabei mit einer solchen Energie, daß die Implantierten Ionen entsprechend der Dickenzunahme der Gate-Isolierschicht bzw. der Gate-Elektrodenschicht weniger weit in das Halbleitersubstrat eindringen, und daß auf diese Weise erreicht wird, daß das Konzentrationsmaximum der zur Bildung des zweiten dotierten Gebietes implantierten Ionen in geringem Abstand neben dem Rand des Source-Gebietes durch die Oberfläche des Halbleitersubstrates hindurchtritt. Durch die Größe des Keilwinkels kann bestimmt werden, wie groß der Abstand zwisehen dieser Durchtrittslinie und dem Rand des Source-Gebietes ist. Dieser Abstand ist aber gerade die Länge des für den MIS-Transistor wirksamen Kanals. Im ersten Fall hat die durch den Keil gegebene Dickenzunahme der Gate-Isolierschicht neben seiner günstigen Wirkung für das Herstellverfehren auch welter den Vorteil, daß die auf dieser Isolierschicht aufgebrachte Gateelektrode sich nur in unmittelbarer Umgebung des Kanals in Nachbarschaft zu der Oberfläche des Halbleitersubstrates befindet, so daß auf diese Weise die Gete-Draln-Kapazität erniedrigt wird. Dies hat weiter günstige Auswirkungen auf die Hochspannungsfestigkeit eines solchen Transistors. Anstell eines keilförmigen Gateoxids kann zur Herstellung des kurzen Kanals auch eine keilförmig ansteigende Gate-Elektrodenschicht, z.B. eine Polysiliziumschicht, als Implantationsmaske verwendet werden. Bei einer
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solchen, mit einer PoIySiliziumschient versehenen Gateelektrode kann die Hochspannungsfestigkeit ebenfalls dadurch erhöht werden, daß die Dicke der Gate-Isolierschicht in dem Bereich zwischen dem Source-Anschluß und der Drain-Elektrode zunimmt.
Bevorzugt wird ein erfindungsgemäßer MIS-Feldeffekttransistor in n-Kanal-Technik ausgeführt, da in diesem Fall die Beweglichkeit der Ladungsträger in dem Kanalgebiet größer ist als bei der p-Kanal-Technik, so daß sich eine etwa um den Faktor 3 größere Steilheit ergibt. Ferner ist es auch mit der Implantationstechnik bei Silizium leichter möglich, p-Dotierstoffteilchen wie Bor in tiefere Schichten des Halbleiters zu implantieren als n-Dotierstoffteilchen wie z.B. Phosphor.
In einer anderen Ausgestaltung der Erfindung wird der MIS-FeIdeffekttrensistor in einer ESFI-Technik aufgebaut, wozu auf einem Saphireinkristall ein dünner, η-leitender Siliziumfilm aufgebracht wird. Die aktiven Gebiete des Transistor befinden sich dann in diesem Siliziumfilm.
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Im folgenden wird der erfindungsgemäße MIS-Feldeffekttransistor und das Verfahren zu seiner Herstellung anhand der in den Figuren dargestellten bevorzugten Ausfuhrungsbeispiele beschrieben und näher erläutert.
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Fig.1 zeigen schematisch das Herstellungsverfahren für einen erfindungsgemäßen MIS-Feldeffekttransistor,
Fig.5 zeigt ein Ausführungsbeispiel eines solchen Feldeffekttransistors mit einer als "vergrabene" Schicht ausgebildeten Drain-Elektrode,
Fig.6 zeigt einen MIS-Feldeffekttransistor, der auf einem isolierenden Substrat aufgebaut ist.
Fig.7 zeigen schematisch das Herstellverfahren für einen erfindungsgemäßen MIS-Feldeffekttransistor mit einer Gate-Elektrodenschicht aus polykristallinem Silizium, wobei diese Gate-Elektrodenschicht über dem Kanalbereich des Feldeffekttransistors keilförmig ansteigt. Dabei kann die Struktur des fertigen Bauelementes eus Fig.10 ersehen werden.
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Zur Herstellung eines erfindungsgemäßen Feldeffekttransistors mit keilförmig ansteigendem Gateoxid wird auf ein Halbleitersubstrat, beispielsweise einem Siliziumsubstrat 1, eine etwa zwischen 0,05 und 0,2/um dicke Gate-Isolierschicht/^ die beispiels- weise aus Siliziumdioxid oder Siliziumnitrid besteht, abgeschieden. Mit Hilfe eines fotolithografischen Verfahrens wird in die Gate-Isolierschicht ein Fenster eingeätzt, das über dem für das dritte dotierte Gebiet 5 vorgesehenen Teil des Halbleitersubstrates liegt. Anschließend werden durch dieses Fenster hindurch Ionen 4 vom ersten Leitungstyp, beispielsweise Phosphorionen, in den Halbleiter implantiert. Die Implentationsenergie beträgt beispielsweise 100 keY. Die Implantationsdosis wird so hoch gewählt, daß die Ladungsträgerkonzentration in dem dritten dotierten Gebiet 5 etwa 10 pro cnr beträgt. Als Impl8ntationsmaske wird dabei die Fotolackschicht 3 verwendet, die auch zu der Herstellung des in der Isolierschicht 2 befindlichen Fensters gedient hat. Im Anschluß daran wird die Fotolackschicht 3 entfernt und es wird auf das Halbleitersubstrat zunächst eine Isolierschicht mit einer Dicke von einigen /um abgeschieden, bei- spielsweise bei einer Isolierschicht aus Siliziumdioxid durch Aufoxidieren in Gegenwart von Sauerstoff. Im Anschluß daran wird unter Zuhilfenahme einer fotolithografischen Technik die Isolierschicht 2 Über den für das Source-Gebiet 6, das Drain-Gebiet 7 und das Kanalgebiet 12 des MIS-Feldeffekttransistors vorgese henen Bereichen des Halbleitersubstrates bis auf eine Dünnschicht 21 mit einer Dicke von etwa 0,05 bis 0,2/um entfernt. Bei diesem Prozeß wird dafür Sorge getragen, daß am Rande der so hergestellten DUnnschicht-Bereiche 21 die Dicke der Isolierschicht keilförmig ansteigt. Ein reproduzierbarer Böschungswinkel für den keilförmigen Anstieg 31 kann auf verschiedene Weise erreicht werden.
Einmal kann zum Abtragen der Isolierschicht ein Ionenätζverfahren verwendet werden, bei dem unter Zuhilfenahme einer Maske die Isolierschicht durch Ionenbeschuß abgesputtert wird. Dabei wird eine Ätzmaske auf die Isolierschicht aufgebracht, die die herzustellenden DUnnschicht-Bereiche 21 der Isolierschicht frei läßt.
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Als Material wird für die Maske ein Stoff verwendet, der beim Absputtera selbst einer Abtragung unterliegt. Beim Absputtern wird das Kantenprofil der Ätzmaske in die abzuätzende Isolierschicht übertragen. Da die Ätzmaske beim Absputtern selber angegriffen wird, und ihre Ränder im Bereich der Öffnung abgeschrägt werden, sind die beim Absputtern in der Isolierschicht erzeugten Vertiefungen nicht von senkrecht zur Oberfläche des Halbleitersubstrates verlaufenden Flächen begrenzt, sondern von Flächen, die einen Zeilwinkel bis zu etwa 60° aufweisen. Als Ätzmaske ist für ein solches Verfahren eine Maske aus Fotolack geeignet.
Die Herstellung einer Isolierschicht mit keilartigem Dickenprofil kann weiter dadurch erfolgen, daß auf dem Halbleiter beispielsweise eine SiO2-Schicht und darauf eine Phosphorglasschicht abgeschieden wird. Wird in eine solche Doppelschicht mit Fluorwasserstoffsäure eine Öffnung oder Vertiefung eingeätzt, so erhält man schräg ansteigende Begrenzungsflanken der öffnung bzw. Vertiefung, da die Phosphorglasschicht von dem Ätzmittel stärker angegriffen wird als die darunterliegende SiOg-Schicht.
Nach dem Ätzen kann die Phosphorglasschicht durch Anschmelzen noch verrundet werden.
Eine weitere Möglichkeit zur Herstellung einer Isolierschicht mit keilartigem Dickenprofil besteht darin, die Isolierschicht 2 ganzflächig mit Ionen zu beschießen und anschließend mittels einer Ätzmaske eine naßchemische Ätzung oder Plasmaätzung durchzuführen. Die dem Ionenstrahl susgesetzten dünnen Oberflächenbereiche der Isolierschicht weisen eine höhere Abtragungsrete beim naßchemischen Ätzen oder beim Plasmaätzen als die dem Ionenstrahl nicht ausgesetzten tieferen Bereiche der Isolierschicht auf. Die aus den unterschiedlichen Ätzraten resultierende Böschung der Isolierschicht verläuft keilartig ansteigend.
Die eben beschriebenen verschiedenen Methoden zur Herstellung einer Isolierschicht mit keilartig ansteigendem Dickenprofil sind gut reproduzierbar.
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Nachdem in der eben beschriebenen Weise die Isolierschicht mit einem Profil versehen worden ist, wird eine weitere Ionenimplantation durchgeführt, bei der Ionen 8 des ersten Leitungstyps, beispielsweise Phosphorionen, durch die isolierende Dünnschicht 21 hindurch in den Halbleiter implantiert werden. Die Beschleunigungsspannung dieser Ionen, beispielsweise Phosphorionen, wird so gewählt, daß sie nur in den Dünnschicht-Bereichen 21 der Isolierschicht hindurchtreten und in den Halbleiter zur Ausbildung von dotierten Source-Bereichen 6 bzw. Drain-Bereichen 7 in den Halbleiter eindringen können. Die Implantationsdosis wird bei diesem Implantationsschritt so gewählt, daß der Source-Bereich 6 und der Drain-Bereich 7 eine Dotierstoffkonzentration von
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etwa 10 * bis 10 Ladungsträger pro car erreichen. Durch die Lage des keilartigen Dickenanstieges 31 der Isolierschicht wird dabei gewährleistet, daß der Source-Bereich 6 sowie der Drain-Bereich 7 in das dritte dotierte Gebiet 5, das den gleichen Leitfähigkeitstyp aufweist, hineinreichen. Nach diesem Implantationsschritt wird der Drain-Bereich 7 mit einer Fotolackschicht 10 abgedeckt. Diese Fotolackschicht dient als Maske für die danach folgende Implantation von Dotierstoffteilchen 9 des zweiten Leitfähigkeitstyps, beispielsweise von Borionen. Bei dieser Implantation wird die Implantationsenergie so ausgewählt, daß die mittlere Eindringtiefe der Borionen 9 etwa 0,4/um beträgt und damit das mit diesen Ionen dotierte zweite Gebiet 13 unterhalb des Source-Gebietes 6 verläuft. Um eine solche Eindringtiefe zu erreichen, ist für Borionen die Beschleunigungsspannung etwa gleich 100 keV zu wählen. Die Borionen, die durch den keilförmigen Anstieg 31 der Isolierschicht 2 hindurchtreten müssen, um in den Halbleiterkörper zu gelangen, werden dort abgebremst, so daß unterhalb dieses keilförmigen Anstiege 31 das zweite stark dotierte Gebiet 13 unter diesem keilförmigen Anstieg 31 nach oben abbiegt und an die Halbleiteroberfläche tritt. Nach dieser Implantationsdotierung wird die Fotolackmaske 10 entfernt, und es werden zur Herstellung von Elektrodenkontakten Eontaktlöcher in die Isolierschicht 2 über dem Source-Gebiet und über dem Drain-Gebiet eingeätzt. Danach werden Kontaktie it erbahnen 16 bzv/. 17 zu dem Source-Gebiet 6 bzw.
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dem Drain-Gebiet 7 angebracht, und es wird eine Gate-Elektrode 15 auf der Isolierschicht 2 in dem Bereich abgeschieden, der über dem Kanalbereich 12 liegt. Dieser Kanalbereich 12 liegt zwischen dem äußeren Rand des Source-Gebietes 6 und dem äußeren Rand des zweiten dotierten Gebietes 13. Die endgültige Struktur des MIS-Feldeffekttransistors ist in Fig.4 wiedergegeben. Der wirksame Kanalbereich ist bei kleinen Drainströmen etwa durch die Weite des Gebietes 121 gegeben, in dem das zweite dotierte Gebiet 13 an die Oberfläche des Halbleiterkörpers trifft. Bei größeren Drainströmen wird auch der Bereich 122 des Halbleiterkörpers, der zwischen dem äußeren Rand dieses zweiten dotierten Gebietes 13 und dem äußeren Rand des Source-Gebietes 6 liegt, als Stromkanal wirksam, so daß in diesem Fall die Kanallänge des MIS-Feldeffekttransistors etwas größer ist. Die Kanallänge beträgt somit je nach Stärke des Drainstromes zwischen etwa 0,1/um bis etwa 0,5/um. Die Dicke der Isolierschicht 2 beträgt in dem keilförmig ansteigenden Teil über dem Ende des Kanals etwa 0,1 bis 0,2/um. Mit größerer Entfernung von dem Kanalbereich 12 steigt die Dicke der Isolierschicht dann weiter an.
Der Abstand zwischen dem Source-Gebiet 6 und dem Drain-Gebiet 7 beträgt zwischen 1 und 10/um, da bei noch größeren Abständen von Source- und Drain-Gebiet der Serienwiderstand des MIS-Feldeffekttransistors ansteigt.
Die Fig.5 zeigt eine weitere Ausführungsform eines erfindungsgemäßen MIS-Feldeffekttransistors, bei dem die Drain-Elektrode als sogenannte "buried drain" ausgebildet ist. Das Halbleitersubstrat 1 besteht bei dieser Ausführungsform aus einer stark dotierten Schicht des ersten Leitungstyps, beispielsweise aus einer mit Phosphor stark dotierten Siliziumschicht 52. Die Ladungsträgerkonzentration in diesem "buried drain" beträgt bei-
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spielsweise 10 ' bis 10 Ladungsträger pro cm . Auf dieser stark dotierten Schicht des ersten Leitungstyps befindet sich eine zweite Schicht 51, die vom gleichen Leitfähigkeitstyp wie die Drain-Elektrode 52 ist, jedoch schwächer dotiert ist. Diese
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Schicht 51 weist eine Dotierungsstärke von etwa 10 ' Ladungsträ-
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ger pro cnr auf. In dieser Schicht 51 befindet sich ein weiteres stark dotiertes Gebiet 14 des zweiten Leitungstyps, das seitlich zu dem Source-Gebiet 6 liegt, und in das das zweite dotierte Gebiet 13 hineinreicht bzw. übergeht. Die Kontaktleiterbahn 16 ist bei dieser Ausführungsform (Fig.5) so angeordnet, daß sie sowohl zu dem weiteren, stark dotierten Gebiet 14 wie auch zu dem Source-Gebiet 6 eine Zuleitung schafft.
Die Herstellung des weiteren, stark dotierten Gebietes 14 erfolgt zweckmäßigerweise zu Beginn des Herstellungsverfahrens durch Ionenimplantation oder auch durch Eindiffundieren des Dotierstoffes. Im übrigen verläuft das Herstellungsverfahren entsprechend dem bereits beschriebenen Verfahren, Jedoch mit dem Unterschied, daß bei der Kontaktlochätzung für den Kontakt zum Source-Gebiet 6 auch das weitere, stark dotierte Gebiet 14 freigelegt und anschließend kontaktiert wird.
Der Stromfluß erfolgt bei diesem Transistor aus dem Source-Gebiet 6 über das Kanalgebiet 12 und über die Schicht 51 zu der Drain-Elektrode 52. Ein derartiger Feldeffekttransistor kann zu einer Symmetrieebene bzw. Symmetrieachse 20 symmetrisch bzw. rotationssymmetrisch angeordnet sein.
Eine weitere Anordnung, die für eine Herstellung in der Technik der epitaxialen Siliziumfilme auf isolierendem Substrat geeignet ist, ist in Fig.6 dargestellt. Dabei wird auf einen isolierenden Träger, beispielsweise eine Saphirscheibe 50, eine epitaxiale Siliziumschicht 53, die beispielsweise η-leitend mit einer Dotierstoffkonzentration von 10 Ladungsträgern cm"' dotiert ist, abgeschieden. In der epitaxialen Siliziumschicht 53 wird, beispiels weise durch Ionenimplantation oder auch durch Diffusion, entsprechend der Ausfuhrungsform nach Fig.5, ein weiteres, stark dotiertes Gebiet 14 vom zweiten Leitungstyp erzeugt, das mit der Kontaktleiterbahn 16 kontaktiert wird, und in das das zweite, durch Ionenimplantation geschaffene stark dotierte Gebiet 13 übergeht. Die Herstellung des Source- 6 und des Drain-Gebietes 7 sowie des
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zweiten dotierten Gebietes 13 und ebenso die Herstellung der Isolierschicht 2, 21 erfolgt in der bereits angegebenen Weise.
In den Fig.7 bis 10 ist schematisch dargestellt, wie ein weiteres Ausführungsbeispiel eines erfindungsgemäßen MIS-Feldeffekttransistors hergestellt werden kann. Dazu wird beispielsweise auf ein schwach p-leitendes Siliziumsubstrat, das eine Ladungsträgerkonzentration von etwa 10 bis 10 cm~^ besitzt, eine Isolierschicht 2 abgeschieden. Sodann wird diese Isolierschicht 2 in einem Teilbereich mittels eines fotolithografischen Verfahrens auf eine dünne Schicht 21 mit einer Dicke von etwa 0,05 bis 0,1/um abgeätzt. Durch diese durch Abätzung gewonnene Dünnschicht 21 erfolgt eine Implantation von Ionen 4 des ersten Leitungstyps, beispielsweise von Phosphorionen. Sodann wird auf diese dünne Isolierschicht 21 eine Gate-Elektrodenschicht 22 aus polykristallinem Silizium abgeschieden. Das Abscheiden kann durch Aufdampfen unter Zuhilfenahme einer Aufdampfmaske wie auch durch ganzflächiges Abscheiden mit einem anschließenden fotolithografischen Ätzprozeß erfolgen. Durch Absputtern oder auch durch naßchemisches Ätzen oder Plasmaätzen nach vorangegangenem Ionenbeschuß wird diese Gate-Elektrodenschicht 22 mit schrägen Flanken 32 versehen. Diese Gate-Elektrodenschicht 22 stellt für eine nachfolgende Implantation von Ionen 8 des ersten Leitungstyps die Implantationsmaske dar. Die zweite Implantation mit Ionen 8 des ersten Leitungstyps erfolgt mit einer solchen Beschleunigungsspannung und mit einer solchen Dosis, daß ein stark dotierter Source-Bereich 6 und ein stark dotierter Drain-Bereich 7 entstehen, die etwa 0,1 /um unter die Oberfläche des Halbleiters 1 reichen. Nach dieser Implantation wird in der bereits oben beschriebenen Weise das Drain-Gebiet 7 mit einer Fotolackmaske 10 abgedeckt und es wird eine dritte Implantation mit Ionen 9 des zweiten Leitungstyps, beispielsweise mit Borionen, durchgeführt. Die Beschleunigungsspannung und die Dosis wird bei dieser dritten Implantation so gewählt, daß sich ein zweites dotiertes Gebiet 13 ausbildet, das unterhalb des Source-Gebietes 6 verläuft und unter dem keilförmigen Anstieg 32 der Polysiliziumelektrode 22 an die Oberfläche des Halbleiterkörpers tritt. Nach dem dies erfolgt
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ist, wird die Fotolackmaske 10 entfernt und es werden Eontaktlöcher zu dem Source- und dem Drain-Gebiet geätzt und im Anschluß daran Leiterbahnanschlüsse 16 zur Source-Elektrode, ein Anschluß 17 zur Drain-Elektrode und ein Anschluß 15 aus Metall zu der Polysilizium-Elektrode 22 angebracht. Zur Verringerung des Leitungswiderstande s der Gate-Elektrode 22 wird zweckmäßigerweise die Gate-Elektrode 22 ganzflächig mit einer solchen metallenen Zuleitung 15 versehen. Die Polysilizium-Gete-Elektrode kann bei einer n-Eana1-Ausführung des MIS-Transistors zusätzlich stark η-dotiert, bei einer p-Kanal-AusfUhrung stark p-dotiert sein.
19 Patentansprüche
10 Figuren
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L e e r s e i t e

Claims (1)

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    Patentansprüche
    1J MIS-Feldeffekttransistor von kurzer Kanallänge mit einem Halbleitersubstrat, auf dessen Oberfläche eine isolierende Schicht und darauf eine Gate-Elektrodenschicht vorhanden sind, bei dem in dem Halbleitersubstrat ein Drain-Gebiet vom ersten Leitungstyp und ein an die Substratoberfläche angrenzendes stark dotiertes Source-Gebiet vom ersten Leitungstyp und ein zweites dotiertes Gebiet vom zweiten Leitungstyp vorhanden sind, wobei das zweite dotierte Gebiet unterhalb des Source-Gebietes verläuft, das Source-Gebiet wenigstens in Richtung auf das Drain-Gebiet hin umschließt und seitlich von dem Source-Gebiet an die Substratoberfläche angrenzt, und wobei das Kanalgebiet durch denjenigen Zwischenbereich des Halbleitersubstrates gegeben ist, der zwischen dem an die Substratoberfläche angrenzenden äußeren Rand des zweiten dotierten Gebietes und dem ihm benachbarten Rand des Source-Gebietes liegt und sich zugleich innerhalb eines dritten Gebietes vom ersten Leitungstyp befindet, wobei das dritte dotierte Gebiet an das Drain-Gebiet angrenzt, dadurch gekennzei chnet , daß das Source-Gebiet (6) und das zweite dotierte Gebiet (13) implantierte Dotierstoffteilchen enthalten.
    2. MIS-Feldeffekttransistor nach Anspruch 1, gekennzei chn e t dadurch, daß die Länge des Kanalgebietes (12) zwischen 0,1 und 0,5 /um beträgt.
    3. MIS-Feldeffekttransistor nach Anspruch 1, dadurch g e k e η nz e i c h η e t , daß die Dicke der Isolierschicht (2) über dem Kanalgebiet (12) zu dem Source-Gebiet (6) hin keilförmig abnimmt.
    4. MIS-Feldeffekttransistor nach Anspruch 3, dadurch g e k e η η-
    e i c h η e t , daß
    60°, insbesondere 20°, beträgt.
    zeichnet , daß der Keilwinkel zwischen etwa 15° und etwa
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    37P7007BRO
    5. MIS-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch g ekennzeichnet , daß die Dicke der Gate-Elektrodenschlcht (22) über dein Kanalgebiet (12) zu ihren Rändern hin keilförmig abnimmt.
    6. MIS-Feldeffekttransistor nach Anspruch 5, dadurch gekennzeichnet , daß die Dicke der Gate-Elektrodenschiait (22) zwischen dem Source-Gebiet (6) und dem Drain-Gebiet (7) in Richtung auf das Drain-Gebiet hin kontinuierlich zunimmt.
    7. MIS-Feldeffekttransistor nach Anspruch 5, dadurch gekennzeichnet , daß der Zeilwinkel
    etwa 60°, insbesondere 20°, beträgt.
    zeichnet , daß der Zeilwinkel zwischen etwa 15° und
    8. MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet , daß das Drain-Gebiet als "vergrabene Schicht" (52) ausgebildet ist, die in dem Halbleitersubstrat (1) unter dem dritten dotierten Gebiet (51) verläuft .
    9. MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet , daß sich das Drain-Gebiet (7) seitlich von dem dritten dotierten Gebiet (5) befindet und an die Oberfläche des Halbleitersubstrates (1) angrenzt.
    10.MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 9» dadurch gekennzeichnet , daß das Halbleitersubstrat (1) aus Silizium besteht.
    11.MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet , daß die Gebiete vom ersten Leitungstyp mit n-Dotierstoff, die Gebiete vom zweiten Leitungstyp mit p-Dotierstoff dotiert sind.
    12.MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet , daß der n-Dotierstoff Phosphor und der p-Dotierstoff Bor ist.
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    y 77 P 7 00 7 BRD
    ^.MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet , daß die Isolierschicht (2) aus Siliciumdioxid besteht.
    14.MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet , daß die Isolierschicht eine Doppelschicht ist, die aus einer SiOg-Schicht und einer darauf befindlichen Phosphor-Glasschicht besteht.
    15.MIS-Feldeffekttransistor nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet , daß die Gate-Elektrodenschicht (22) aus polykristallinem Silizium besteht.
    16.Verfahren zur Herstellung eines MIS-Feldeffekttransistors nech einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß das Source-Gebiet (6) und das zweite dotierte Gebiet (5) durch Ionenimplantation dotiert werden, wobei als Implantationsmaske Jeweils eine auf dem Halbleitersubstrat befindliche Schicht verwendet wird, die in einer Zone, die über dem für das Source-Gebiet (6) vorgesehenen Bereich des Halbleitersubstrates liegt, relativ dünn ist und deren Dicke in Richtung auf diese Zone hin keilförmig abnimmt, daß die Implantation des Source-Gebietes (6) mit Dotierstoffionen (8) vom ersten Leitungstyp mit einer solchen Implantationsenergie erfolgt, daß das Konzentrationsmaximum dieser Dotierstoffionen (8) des ersten Leitungstyps von der Substratoberfläche einen Abstand hat, der weniger als 0,2/um beträgt, und daß die Implantation des zweiten dotierten Gebietes (13) mit Dotierstoff ionen (9) des zweiten Leitungstyps und mit einer solchen Implantetionsenergie erfolgt, daß das Konzentrationsmaximum der Dotierstoffionen (9) des zweiten Leitungstyps unterhalb des Source-Gebietes (6) verläuft und unter dem keilförmigen Anstieg (31, 32) der Implantationsmaske an die Substratoberfläche heranreicht.
    17.Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß als Implantationsmaske eine auf dem Halbleitersubstrat (1) befindliche Isolierschicht (2) verwendet wird.
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    V P 7 O O 7 BRD
    18.Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß als Implantationsmaske eine aus einer SiOp-Schicht und einer Phosphorsilikat-Glasschicht bestehende Doppelschicht verwendet wird.
    19.Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß als Implantationsmaske eine Doppelschicht aus einer Isolierschicht (2) und einer darauf befindlichen Schicht (22) aus polykristallinem Silizium verwendet wird, wobei die Isolierschicht (2) in Nähe des Source-Gebietes weniger als 0,2/um dick ist und wobei die Schicht aus polykristallinem Silizium (22) zu ihren Rändern hin keilförmig abnimmt.
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