DE2631285A1

DE2631285A1 - Statisches speicherelement

Info

Publication number: DE2631285A1
Application number: DE19762631285
Authority: DE
Inventors: Heiner Dr Herbst; Karl Dipl Ing Knauer; Guenther Dipl Ing Meusburger
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-07-12
Filing date: 1976-07-12
Publication date: 1978-01-19
Also published as: DE2631285C2

Description

Statisches Speicherelement, Die Erfindung bezieht sich auf ein statisches Speicherelement nach dem Oberbegriff des Patentanspruches 1.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein statisches Speicherelement anzugeben, das nur mit einem einfachen NOS-Prozeß und einer zusätzlichen ganzflächigen Implantation realisierbar ist.
Diese Aufgabe wird durch ein wie eingangs bereits erwähntes statisches Speicherelement gelöst, das durch die in dem kennzeichnenden Teil des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.
Der wesentliche Vorteil des erfindungsgemäßen Speicherelementes besteht darin, daß es im wesentlichen nur aus einem Transistor und einem Auswahltransistor besteht, da der bipolare Transistor durch den Abstand zweier Diffusionsgebiete gegeben ist.
Ein weiterer Vorteil der Erfindung besteht darin, daß nur in einem logischen Zustand Leistung verbraucht wird.
Vorteilhafterweise kann bei einer entsprechenden Ansteuerung ein großer Auslesehub erreicht werden.
Im folgenden wird die Erfindung anhand der Figuren und der Beschreibung näher erläutert.
Die Fig. 1 zeigt das Schaltbild eines erfindungsgemäßen statischen Speicherelementes.
Die Fig. 2 zeigt in schematischer Darstellung einen Querschnitt durch den negativen Widerstand des Speicherelementes nach der Fig. 1.
Die Fig. 3 zeigt in schematischer Darstellung das Schaltbild eines weiteren erfindungsgemäßen statischen Speicherelementes.
Die Fig. 4 zeigt die Kennlinien eines erfindungsgemäßen Speicherelementes.
Die Fig. 5 zeigt in schematischer Darstellung einen Querschnitt durch das Speicherelement nach der Fig. 1.
Die Fig. 6 zeigt das Layout eines erfindungsgemäßen Speicherelementes nach der Fig. 1.
Wie aus der Fig. 1 ersichtlich ist, besteht das erfindungsgemäße Speicherelement im wesentlichen aus einem spannungsgesteuerten negativen differentiellen Widerstand 5, einem Lastelement 7 und einem Auswahltransistor 6. Der negative Widerstand 5 besteht aus einem NOS-Transistor 1, einem bipolaren Transistor 2, einem pn-Ubergang 42 und Widerständen 3 und 41, die in der aus der Fig. 1 ersichtlichen Weise zusammengeschaltet sind. Zwischen den Punkten i4 und 16 wird der spannungsgesteuerte negative differentielle Widerstand gemessen.
Mit dem Punkt 14 ist der Drainanschluß 12 des MOS-Transistors 1 verbunden. Der Sourceanschluß 13 des NOS-Transistors t ist mit dem Anschluß 16, desse Potential etwa dem Potential am Anschluß 24 entspricht, verbundene Das Gate des MOS-Transistors 1 ist Ueber einen Widerstand 3, der zu diesem Zweck zwischen den Gateanschluß 11 des MOS-Transistors 1 und einem Anschluß 31 angeordnet ist, ansteuerbar. Der Gateanschluß 11 des MOS-Transistors 1 ist über den Kollektor-Emitter-Kreis des btpoMren Transistors 2 mit dem Anschluß 16 verbunden. Der Basisanschluß des bipolaren Transistors 2 ist über eine Diode 42 mit dem Punkt 14 verbunden. Die Basis 25 des bipolaren Transistors 2 ist über den Widerstand 41, der einerseits mit der Basis 25 des bipolaren Transistors 2 und andererseits mit dem Anschluß 24 verbunden ist, steuerbar..
In der Fig. 2 ist ein Querschnitt durch den negativen Widerstand 5 dargestellt. Dieser ist auf einem halbleitenden Substrat, vorzugsweise auf einem Siliziumsubstrat 4 aufgebaut. Beispielsweise handelt es sich bei diesem Siliziumsubstrat 4 um ein hochohmiges Grundmaterial der Dotierung p P 8 . 1014cm 3. An der Oberfläche des Substrates 4 wird vorzugsweise mittels eines Ioneimplantationsschrittes, beispielsweise durch das Eindringen von Borionen, die p-Dotierung im Bereich 40, beispielsweise auf p - 5 . 1016cm 3 erhöht. Mittels eines Diffusionsprozesses werden nun die n-dotierten Wannen 17, 18 und 21 in das Substrat 4 und in den Bereich 40 eingebracht. Dabei dient das Diffusionsgebiet 17 als Draingebiet des MOS-Transistors 1. An der Oberfläche dieses Draingebietes ist eine Drainelektrode 12, die mit dem Punkt 14 verbunden ist, angeordnet. Das Sourcegebiet 18 des MOS-Transistors 1 ist durch einen Abstand von dem Draingebiet 17, der die Kanalzone bildet, entfernt. Oberhalb der Kanalzone des MOS-Transistors 1 ist durch eine elektrisch isolierende Schicht 19, bei der es sich vorzugsweise um eine SiO2-Schicht handelt, dpe Gateelektrode 11 des MOS-Transistors 1 angeordnet.
Das Sourcegebiet 18 des MOS-Transistors 1 dient gleichzeitig als Emittergebiet des bipolaren npn-Transistors 2. Das Diffusionsgebiet 21 dient als KdILektorgebiet des bipolaren npn-Transistors 2. Es ist mit einer Elektrode 22 versehen, die über eine Verbindung 15 mit der Gateelektrode 11 des MOS-Transistors 1 elektrisch in Verbindung steht. Zwischen dem Kollektorgebiet 21 und dem Emittergebiet 18 bzw. dem Sourcegebiet befindet sich die Basis 25 des bipolaren npn-Transistors. Mit der Kollektorelektrode 22 ist der im Zusammenhang mit der Fig. 1 bereits beschriebene Widerstand 3 verbunden. Das Substrat 4 weist eine Elektrode 23 mit einem Anschluß 24 auf. Zwischen dieser Elektrode 23 und der Basis 25 des bipolaren npn-Transistors 2 befindet sich der Widerstand 41 (Fig. 1), der durch das hochohmige p-Substrat gebildet wird. Die in der Fig. 1 dargestellte Diode 42 wird durch den pn-Übergang zwischen den Bereichen 40 und 4 und dem Draingebiet 17 des MOS-Transistors 1 gebildet.
Im folgenden soll die Funktion des negativen Widerstandes im Zusammenhang mit der Fig. 4.erläutert werden. An dem Anschluß 31 liegt die Spannung UG, an dem Anschluß 24 die Spannung Usub und an dem Anschluß 14 die Spannung UD an. Vom Anschluß 14 zum Anschluß 16 fließt der Strom ID. In der Fig. 4 ist eine ID-UD-Kennlinie für eine vorgegebene Substratspannung von beispielsweise +0,23 V und für eine vorgegebene Gatespannung von beispielsweise 4 V dargestellt. Bis zu einer bestimmten Drainspannung UD< UBD, die vonder Dotierung des Siliziums in den Bereich 40 abhängt, verhält sich die Anordnung wie ein normaler MOS-Transistor, an dessen Gate die Spannung UG liegt.
Dieser Bereich entspricht in dem Kennlinienfeld der Fig. 4 dem dort mit A bezeichneten Bereich. Ab einer Drainspannung von UD#UBD (Bereich B in der Fig. 4), bildet sich zwischen dem Draingebiet 17 und dem Substrat 4 ein Strompfad, der beispielsweise durch einen Lawinendurchbruch an dem Draingebiet erzeugt wird. Durch den Spannungsabfall im hochohmigen Substrat, d.h. am Widerstand 41 erhöht sich das Potential in der Umgebung der Schaltanordnung. Das diffundierte Sourcegebiet 18 beginnt Minoritätsladungsträger, d.h. Elektronen, zu inJizieren, die von dem Kollektorgebiet eingefangen werden und über den Widerstand 3 an die mit dem Anschluß 31 verbundene Spannungsquelle abgeführt werden. Auf diese Weise wird das Potential an der Elektrode 11 abgesenkt und der MOS-Transistor gesperrt.
Durch Anschalten eines Lastelementes 7 und eines Auswahltransistors 6 an den oben näher beschriebenen negativen Widerstand 5 gelangt man zu dem erfindungsgemäßen statischen Speicherelement (Fig. 1). Der Auswahltransistors 6, bei dem es sich vorzugsweise um einen MOS-Transistors handelt, ist einerseits mit dem Punkt 14 des negativen Widerstandes 5 und andererseits mit einer Bitleitung 62 verbunden. Die Gateelektrode des Auswahltransistors 6 ist mit einer Wortleitung 61 verbunden. Das Lastelement 7, das einerseits mit dem Punkt 14 verbunden ist, ist andererseits vorteflhafterweise mit dem Anschluß 31 und somit mit der Spannung UDD verbunden. Wie aus der Fig. 4 hervorgeht, ergibt sich für das Lastelement die Kennlinie K7. Diese Kennlinie K7 schneidet die bereits beschriebene Kennlinie K5 des negativen Widerstandes in den Punkten S1 Punkt L und S2. Dabei stellen die Punkte S1 und S2 stabile Zustände und der Punkt L einen labilen Zustand dar.
Wie in der Fig. 3 dargestellt, kann die Bitleitung 62 auch über einen Auswahltransistors 63 mit dem Punkt 11 verbunden sein. Dabei wird dann der Auswahltransistor 63 über die Wortleitung 64 angesteuert. Einzelheiten der Fig. 3 die bereits im Zusammenhang mit der Fig. 1 beschrieben wurden, tragen die entsprechenden Bezugszeichen.
Das erfindungsgemäße Speicherelement nach der Fig. 1 wird dadurch ausgewählt, daß an die Wortleitung 61 ein Potential angelegt wird, welches den Auswahltransistor 6 öffnet. Überdie Bitleitung 62 wird ein der einzuschreibenden Information entsprechendes Potential angelegt, das das Speicherelement entweder in den stabilen Punkt S1 oder in den stabilen Punkt S2 setzt. Beim Auslesen wird der Auswahltransitor 6 wieder über die Wortleitung 61 in den leitenden Zustand geschaltet. Durch eine mit der Bitleitung 62 verbundene Regenerierschaltung 8 wird dann das an dem Punkt 14 anliegende Potential bewertet oder der Zustand der Leitfähigkeit des Transistors 1 bewertet.
Vorteilhafterweise handelt es sich bei dem Widerstand 3 und bei dem Lastelement 7 ebenfalls um MOS-Transistoren vom Anreicherungstyp oder vom Verarmungstyp oder um implantierte Widerstände. In Verbindung mit dem oben angegebenen Beispiel für den Aufbau des negativen Widerstandes werden vorzugsweise n-Kanal-MOS-Transistoren vom Anre icherungstyp verwendet. In diesem Fall ist jeweils die Gateelektrode dieser Transistoren mit dem Drainanschluß verbunden. Bei der Verwendung von Transistoren vom Verarmungstyp ist die Gateelektrode mit dem Source-Anschluß verbunden. In der Fig. 5 ist der Querschnitt durch eine aus dem negativen Widerstand 5, dem Lastelement 7 und dem Auswahltransistor 6 bestehendes Speicherelement dargestellt. Dabei handelt es sich bei dem Widerstand 3 und dem Lastelement 7 um Feldeffekttransistoren vom Anreicherungstyp. Einzelheiten der Fig. 5, die bereits im Zusammenhang mit den Fig. 1 und 2 beschrieben wurden, tragen die entsprechenden Bezugszeichen.
Als Lastelementekönnen auch implantierte Widerstandsbahnen dienen.
Das Potential am Anschluß 16 (Fig. 1) wird vorteilhafterweise so gewählt, das es etwa dem Substratpotential entspricht, das z.B. -5 V betragen kann. Die peripheren Schaltungen behalten dann ihre Eigenschaften bei, wobei auch sichergestellt ist, daß das Potential an dem Anschluß 16 und dem Punkt 25 etwa gleich ist.
Die Fig. 6 zeigt eine Aufsicht auf die Anordnung nach der Fig.
5. Einzelheiten der Fig. 6, die bereits im Zusammenhang mit der Fig. 5 beschrieben#wurden, tragen die entsprechenden Bezugszeichen. In der Fig. 6 ist der in der Fig. 5 dargestellte Schnitt eingetragen. Wie' aus der Fig. 5 hervorgeht, sind die Feldeffekttransistoren, die den Widerstand 3 und das Lastelement 7 bilden, ebenfalls in der Schicht 40 und in dem Substrat 4 aufgebaut.
Die Fig. 6 zeigt das Layout des Speicherelementes nach der Fig. 5. Anstelle der Widerstände 3 und 7 sind Transistoren vom Verarmungstyp. verwendet. Vorteilhafterweise ist das Speicherelement nach der Fig. 6 in einer Al-Gate-Technologie mit selbstjustierenden Gates aufgebaut. Es bedeuten schraffierte Flächen Diffusionsgebiete, strichliert umrandete Flächen Aluminium-Leiterbahnen bzw. Elektroden, mit durchgehenden Linien umrandete Flächen Gateoxidschichten und Flächen mit Diagonalen Kontaktlochätzungen. Die.strich-punktiert umrandetenGebiete stellen Dünnoxidbereiche dar.
9 Patentansprüche 6 Figuren L e e r e i t e

Claims

P a t e n t a n 5 1>pr. che Spannungsgesteuerter negativer differentieller Widerstand, dadurch g e k e n n z e i c h n e t , daß ein hochohmiges halbleitendes Substrat (4) vorgesehen ist, auf dessen Oberfläche ein gegenüber dem Substrat hochdotierter Bereich (40) angeordnet ist, der in der gleichen Weise aber höher dotiert ist als das Substrat (4), daß an der Oberfläche des Bereiches (40) entgegengesetzt zu diesem Bereich dotierte Wannen (17, 18,21, 62, 31, 71) vorgesehen sind, die durch den Bereich (40) hindurchgreifen, daß eine Wanne (17) den Drainbereich und eine Wanne (18) den Sourcebereich eines MOS-Transistors (1) darstellen, wobei zwischen dem Drainbereich und dem Sourcebereich die Kanalzone des MOS-Transistors (1) angeordnet ist, daß oberhalb dieser Kanalzone durch eine elektrisch isolierende Schicht (19) von dem Bereich (40) getrennt die Gateelektrode (11) des MOS-Transistors (1) vorgesehen ist, daß der Drainbereich (17) über eine Drainelektrode (12) mit einem Knoten (14) in Verbindung steht und daß der Sourcebereich (18) über eine Sourceelektrode (13) mit einem Anschluß (16) in Verbindung steht, daß der Sourcebereich (18) des MOS-Transistors (1) gleichzeitig den Emitterbereich des bipolaren Transistors (2) darstellt, daß der Bereich (21) den Kollektorbereich dieses bipolaren Transistors darstellt, wobei der Bereich (21) durch den Basisbereich (25) von dem Emitterbereich (18) entfernt ist, daß der Bereich (21) mit einer Elektrode (22) versehen ist, die über eine Leiterbahn (15) mit der Gateelektrode (11) des MOS-Transistors (1) in Verbindung steht, daß die Elektrode (22) über einen Widerstand (3) mit einem Anschluß (31) verbunden ist, daß das Substrat (4) eine Elektrode (23) mit einem Substratanschluß (24) aufweist, daß ein Auswahltransistors 6 63) und ein Lastelement (7) vorgesehen sind, daß das Lastelement (7) einerseits mit dem Drainbereich (17) des Transistors (1) und andererseits mit einem Versorgungsspannungsanschluß (31) zuzu)verbunden ist, daß der Auswahltransiior (6, 63) einerseits mit dem Punkt (14) und andererseits mit einer Bitleitung (62) oder-einerseits mit dem Punkt (11) und andererseits mit der Bitleitung (62) verbunden ist, und daß mit der Gateelektrode des Auswahltransistors (6, 63) eine Wortleitung (61, 64) verbunden ist.
2. Negativer Widerstand nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß das Substrat (4) eLi-hochohmiges p-(n)-leitendes Substrat ist, daß der Bereich (40) ein pt(n+ )-leitender Bereich ist und daß der Drainberech (17), der Sourcebereich (18) Und der Kollektorbereich (21) n+- (p+)-diffundierte Wannen sind.
3. Negativer Widerstand nach Anspruch 1 oder 2, dadurch g e -k e n n z e i c h n e t , daß das hochohmige Substrat (4) ein 20 # cm-Substrat mit einer Ladungsträgerkonzentration von etwa 8 . 10 cm ist.
4. Negativer Widerstand nach einem der Ansprüche 1 bis 3, dadurch g e k e n n z e i c h n e t , daß16er Bereich (40) eine Ladungsträgerkonzentration von 5 . 10 cm 5 aufweist.
5. Negativer Widerstand nach einem der Ansprüche 1 bis 4, dadurch g e k e n n z e i c h n e t , daß der hochdotierte Bereich (40) durch Ionenimplantation, durch Diffusion oder durch Aufgringen einer hochdotierten Epitaxie-Schicht hergestellt- ist.
6. Negativer Widerstand nach Anspruch 5, dadurch g e k e n n -z e i c h n e t , daß der Bereich (40) mittels eines Ionenimplantationsschrittes durch Einbringen von Bor (Phosphor) hergestellt ist.
7. Negativer Widerstand nach einem der Ansprüche 1 bis 6, dadurch g e k e n n z e i c h n e t , daß das Lastelement (7) ein MOS-Feldeffekttransistor vom Anreicherungstyp ist, wobei der Gateanschluß (72) dieses Transistors mit dem Drainanschluß verbunden ist.
8. Negativer Widerstand nach einem der Ansprüche 1 bis 6, dadurch g e k e n nz e i c h n e t , daß das Lastelement (7) ein MOS-Feldeffekttransistor vom Verarmungstyp ist, wobei der Gateanschluß (72) dieses Transistors mit dem Sourceanschluß verbunden ist, und wobei der Kanalbereich gegendotiert ist.
9. Negativer Widerstand nach einem der Ansprüche 1 bis 6, dadurch g e k e n n z e i c h n e t , daß die Lasteleme#te aus implant rten Widerstand~tXp4gB 1?##