DE4110369C2 - MOS-Halbleiterbauelement - Google Patents

MOS-Halbleiterbauelement

Info

Publication number
DE4110369C2
DE4110369C2 DE4110369A DE4110369A DE4110369C2 DE 4110369 C2 DE4110369 C2 DE 4110369C2 DE 4110369 A DE4110369 A DE 4110369A DE 4110369 A DE4110369 A DE 4110369A DE 4110369 C2 DE4110369 C2 DE 4110369C2
Authority
DE
Germany
Prior art keywords
region
diffusion region
conductivity type
mos
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE4110369A
Other languages
English (en)
Other versions
DE4110369A1 (de
Inventor
Takeyoshi Nishimura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE4110369A1 publication Critical patent/DE4110369A1/de
Application granted granted Critical
Publication of DE4110369C2 publication Critical patent/DE4110369C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die vorliegende Erfindung betrifft Halbleiterbauelemente des MOS-Typs, bei welchen mehrere MOS-Strukturen auf einer Oberfläche eines Halbleitersub­ strats ausgebildet werden, so daß der zwischen Hauptelektroden fließende Strom durch den Kanalstrom jeweiliger MOS-Strukturen gesteuert wird.
Typisch für solche Halbleiterbauelemente des MOS-Typs sind der vertikale Leistungs-MOS-FET und der Bipolar-Transistor mit isoliertem Gate (IGBT). Fig. 7 zeigt den Aufbau eines konventionellen vertikalen Leistungs-MOS- FET, bei welchem ein n--Drainbereich 1 mit hohem Widerstand über einer n⁺-Drainkontaktschicht 2 ausgebildet ist. Mehrere p--Kanaldiffu­ sionsbereiche 3 sind auf der Oberfläche des Drainbereiches 1 mit hohem Widerstand ausgebildet, mit entsprechenden p⁺-Grabendiffusionsberei­ chen 4 mit niedrigem Widerstand in dessen Mitte. Auf der Oberfläche der jeweilige Kanaldiffusionsbereiche 3 ist ein Paar von n⁺-Sourceberei­ chen 5 ausgebildet. Jedes Paar von n⁺-Sourcebereichen 5 ist durch eine vorbestimmte Entfernung getrennt. Eine Gateelektrode 7 aus beispiels­ weise kristallinem Polysilizium ist auf der Gateoxidschicht 61 ausgebil­ det, so daß ein n-Kanal auf der Oberflächenschicht 31 des Drains des Kanaldiffusionsbereiches 3 zwischen getrennten Sourcebereichen 5 ausge­ bildet wird. Eine Sourceelektrode 8 wird in Kontakt mit dem p⁺-Graben­ bereich 4 und den Sourcebereichen 5 über die Gateelektrode 7 und die Isolierschicht 62 ausgebildet, die typischerweise aus PSG hergestellt ist. Eine Drainelektrode 9 befindet sich in Berührung mit der Drain­ kontaktschicht 2. Bei einem IGBT-Aufbau wird eine P-Schicht anstelle der n⁺-Schicht 2 oder statt dieser ausgebildet.
Jedes dieser Halbleiterbauelemente des MOS-Typs weist einen parasitären pnp-Bipolartransistor auf, der aus dem n⁺-Sourcebereich 5, dem p--Kanalbereich 3, und einem n--Drainbereich 1 besteht. Wenn ein Avalanche-Strom in einem pn-Übergang zwischen den p--Kanalbereich 3 und dem n--Drainbereich 1 in Folge einer Umkehrspannung fließt, die während einer Übergangsperiode eingeprägt wird, so wird der voranstehend erwähnte parasitäre Transistor aktiv und kann eine Beschädigung des MOS- Halbleitergerätes hervorrufen.
Um einen derartigen Schaden zu vermeiden, werden unterschiedliche Ver­ fahren eingesetzt, um zu verhindern, daß der parasitäre Bipolar-Tran­ sistor aktiv wird. Diese Verfahren umfassen eine Erhöhung der Diffu­ sionstiefe des p--Grabenbereiches 4, um zu helfen, daß eine Avalanche (Lawinendurchbruch) über einem pn-Übergang auftritt, der zwischen dem p⁺-Grabenbereich 4 und dem n--Drainbereich 1 ausgebildet ist. Im Ergebnis wird der Avalanche-Strom durch diesen pn-Übergang vergrößert. Allerdings wird der Avalanche-Strom durch den p--Kanalbereich 3 als einem Basisbereich des parasitären Bipolar-Transistors entsprechend ver­ ringert. Die Verbesserung der Avalanche-Widerstandsfähigkeit (Toleranz) durch tiefe Diffusion des p--Grabenbereiches 4 unterliegt den Proble­ men, daß die Aufrechterhaltungsspannung abnimmt und der Einschaltwider­ stand zunimmt. Ein weiteres Verfahren der Verhinderung des parasitären Bipolar-Transitors verringert den Widerstand des p--Kanalbereiches 3. Allerdings ist jegliches Verfahren der Verhinderung des parasitären Bipolar-Transistors abhängig von Beschränkungen in dem Verfahren, wel­ ches zur Konstruktion des Halbleiterbauelementes eingesetzt wird. Dies trifft auch zu für die Halbleiterbauelemente des IGBT-Typs und des p-Kanal- MOS-Typs, bei welchen die Leitfähigkeitsarten gegenüber den voranstehend beschriebenen Typen umgekehrt sind.
Ein MOS-Halbleiterbauelement mit den Merkmalen des Oberbegriffs des Anspruchs 1 ist aus der DE 35 40 433 bekannt. In dieser Druck­ schrift wird ein vertikaler MOS-FET mit Gateelektrode, Sourceelektrode und Drainelektrode offenbart. Die Sourceelek­ trode ist mit Sourcebereichen des gleichen Leitfähigkeitstyps wie zwei Halbleiterschichten verbunden. Die beiden Sourceberei­ che des MOS-FET sind in der Oberfläche eines jeden der Kanalbe­ reiche gebildet. Ein solcher Kanalbereich weist einen nach au­ ßen gewölbten Bereich und einen kanalbildenden Bereich zur Bil­ dung eines Kanals auf. Ein solcher Grabenbereich kann im Kanal­ bereich ausgebildet sein. Ein Diffusionsbereich des gleichen Leitfähigkeitstyps wie der Kanalbereich ist in der Oberfläche der Halbleiterschicht ausgebildet, wobei die Tiefe des Diffusi­ onsbereichs größer als die Tiefe des Grabenbereichs ist.
Der Diffusionsbereich soll eine Diode zur Erhöhung der Stromka­ pazität und zur Erhöhung der Durchbruchspannung bilden.
Im Hinblick auf den aus der DE 35 40 433 bekannten Stand der Technik, liegt der Erfindung die Aufgabe zugrunde, ein MOS- Halbleiterbauelement dahingehend zu verbessern, daß parasitäre Bipo­ lar-Transistoren in den jeweiligen MOS-Strukturen an ihrer Ak­ tivierung gehindert werden, das heißt, daß die parasitären Bi­ polar-Transistoren nicht leitfähig werden und weiterhin das MOS-Halbleiterbauelement eine erhöhte Lawinenwiderstandsfähigkeit besitzt.
Diese Aufgabe wird bei einem MOS-Halbleiterbauelement mit den Merk­ malen des Oberbegriffs des Anspruchs 1 dadurch gelöst, daß der Grabenbereich eine Verunreinigungsdichte größer als die vorbe­ stimmte Verunreinigungsdichte der Kanalbereiche aufweist und der Diffusionsbereich eine Verunreinigungsdichte größer als die Verunreinigungsdichte des Grabenbereichs aufweist.
Aus der DE 35 37 004 A1 ist ein vertikaler MOS-FET ähnlich wie aus DE 35 40 433 bekannt. Allerdings werden Diffusionsbereiche und Grabenbereiche gleichzeitig gebildet, wobei beide gleiche Tiefe und gleiche Leitfähigkeitsprofile aufweisen. Eine Verun­ reinigungsdichte des Grabenbereichs ist dabei größer als die Verunreinigungsdichte des Kanalbereichs.
Vorteilhafte Weiterbildungen des Anmeldungsgegenstandes sind durch die Merkmale der Unteransprüche gegeben.
Es zeigen:
Fig. 1 eine Querschnittsansicht einer Ausführungs­ form eines Halbleiters des MOS-Typs gemäß der vorliegenden Erfindung;
Fig. 2-5 Querschnittsansichten verschiedener zusätzli­ cher Ausführungsformen der vorliegenden Erfin­ dung;
Fig. 6 eine äquivalente Schaltung für den MOS-FET nach Fig. 5; und
Fig. 7 eine Querschnittsansicht eines bekannten ver­ tikalen MOS-FET.
Fig. zeigt einen vertikalen MOS-FET mit einer niedrigen Aufrechterhal­ tungs-Spannung gemäß der ersten Ausführungsform der vorliegenden Erfin­ dung. Der MOS-FET weist einen p⁺-Diffusionsbereich 10 auf, der ausge­ bildet wird, wenn der p⁺-Grabenbereich 4 mit niedrigerem Widerstand gebildet wird.
Der p⁺-Diffusionsbereich 10 ist tiefer ausgebildet als der p⁺-Gra­ benbereich 4, und ist mit den Hauptelektroden verbunden. Daher fließt ein Avalanche-Strom (Lawinenstrom) in Folge einer Spannung während einer transienten Periode eher in den tiefen p⁺-Diffusionsbereich 10 als in den p⁺-Grabenbereich 4, wie bei dem konventionellen MOS-FET-Aufbau. Das führt dazu, daß parasitäre oder verborgene Bipolar-Transistoren, die bei dem konventionellen MOS-Aufbau vorhanden sind, nicht aktiv werden.
Fig. 2 zeigt eine weitere Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform weist der p⁺-Diffusionsbereich 11 eine Fläche auf, die kleiner ist als die Hälfte der Fläche des Diffusions­ bereiches 10 des MOS-FET in Fig. 1. Da der p⁺-Diffusionsbereich 11 eine kleinere Fläche aufweist, ist die Krümmung des tiefsten Abschnittes größer als die des p⁺-Grabenbereiches 4.
Der p⁺-Diffusionsbereich 11 ist mit den Hauptelektroden verbunden. Da­ her ist das elektrische Feld an dem Übergang des p⁺-Diffusionsberei­ ches 11 und der n--Halbleiterschicht 1 stärker als das elektrische Feld an dem Übergang des p⁺-Grabenbereiches 4 und der n -Halbleiter­ schicht 1. Daher besteht eine Neigung zum Auftreten einer Lawine so, daß ein Avalanche-Strom eher in den p⁺-Diffusionsbereich 11 fließt als in den p⁺-Grabenbereich 4. Dies führt dazu, daß in dem MOS-Aufbau vorhan­ dene parasitäre oder verborgene Bipolar-Transistoren nicht aktiv werden.
Fig. 3 zeigt eine dritte Ausführungsform des vertikalen MOS-FET mit niedriger Aufrechterhaltungs-Spannung, bei welcher ein p⁺-Diffusions­ bereich 12 mit dem p⁺-Grabenbereich 4 ausgebildet wird. Der p⁺-Dif­ fusionsbereich 12 ist mit den Hauptelektroden verbunden. Der Diffusions­ bereich 12 ist von dem Grabenbereich 4 um eine Entfernung W2 getrennt, die größer ist als eine Entfernung W1 zwischen benachbarten p⁺-Gra­ benbereichen 4. Die Entfernung W2 ist typischerweise so ausgewählt, daß sie mehr als das 1,5fache der Entfernung W1 beträgt. In dieser Anord­ nung kann sich der Verarmungsbereich, der durch den pn-Übergang erzeugt wird, der durch den Drainbereich 1 und den p⁺-Diffusionsbereich 12 gebildet wird, nicht ausdehnen, was den Avalanche-Strom zu einem Fluß in diesen Diodenaufbau veranlaßt. Daher wird die Avalanche-Stromtoleranz verbessert.
Fig. 4 zeigt eine vierte Ausführungsform eines vertikalen MOS-FET mit niedriger Aufrechterhaltungs-Spannung, bei welcher ein p⁺-Diffusions­ bereich 13, der eine Diffusionsfläche aufweist, die größer als das Drei­ fache der Fläche des p⁺-Grabenbereiches 4 ist, mit dem p⁺-Graben­ bereich 4 ausgebildet wird. Dann wird ein n⁺-Bereich 14 gebildet unter Verwendung der Polysiliziumschicht für die Gateelektrode als Maske, wenn der n⁺-Sourcebereich 5 ausgebildet wird. Schließlich wird die Source­ elektrode 8 in Berührung mit dem n⁺-Bereich 14 gebracht. Der Bipolar- Transistor, der gebildet ist aus dem n--Drainbereich 1, dem p⁺-Dif­ fusionsbereich 13 und dem n⁺-Diffusionsbereich 14, weist eine hohe Stromkapazität auf. Wenn der Avalanche-Strom durch diesen Transistor mit hohem Stromvermögen fließt, so führt der in den p⁺-Bereich 13 fließende Avalanche-Strom zu einer Leitungsmodulierung, die es gestattet, daß ein größerer Avalanche-Strom in die Sourceelektrode in Berührung mit dem n⁺-Bereich 14 fließt anstelle in die pn-Übergangsdiodenstrukturen bei den voranstehenden jeweiligen Ausführungsformen, durch die Ava­ lanche-Stromtoleranz weiter verbessert wird.
Fig. 5 zeigt eine fünfte Ausführungsform der Erfindung, bei welcher ein zweiter p⁺-Diffusionsbereich 15 zusätzlich zu dem in Fig. 1 gezeigten p⁺-Diffusionsbereich 10 ausgebildet wird. Eine Gateelektrode 71 wird aus Polysilizium des n-Typs hergestellt und bildet eine Gateanschluß­ fläche 72 durch ihre Verlängerung. Zwischen der Gateanschlußfläche 72 und dem Siliziumsubstrat befindet sich ein dickes Feldoxid 63, auf welchem eine Polysiliziumschicht 73 des p-Typs benachbart dem Polysili­ zium 72 des n-Typs ausgebildet wird. Diese Schicht des p-Typs bildet eine Zenerdiode zusammen mit einer Schicht 72 des n-Typs, und ist mit dem p⁺-Bereich 15 über eine Al-Elektrode 81 auf ähnliche Weise wie die Sourceelektrode 8 verbunden.
Fig. 6 ist eine Äquivalenzschaltung des MOS-Geräts gemäß der fünften Ausführungsform. Ein FET 51 entspricht einem MOS-FET, der aus einer kon­ ventionellen Zelle zwischen dem n--Drainbereich 1 und dem n--Source­ bereich 5 ausgebildet ist. Eine Diode 52 entspricht einer Diode, die aus dem n--Bereich 1 und dem p⁺-Bereich 10 gebildet wird. Eine Zener­ diode 53 entspricht einer Diode, die aus dem n--Bereich 1 und dem p⁺-Bereich 15 gebildet ist, und eine Zenerdiode 54 entspricht einer Diode, die aus dem n-Typ-Polysilizium 72 und dem p-Typ-Polysilizium 73 gebildet ist.
In Fig. 6 bezeichnet der Anschluß D den Drain, der Anschluß S die Source, und der Anschluß G das Gate. In Geräten des MOS-Typs fließt kein Strom vom Drain zum Gate, bis die Avalanche-Spannung der Diode 53 über­ schritten wird. Die positive Spannung kann direkt dem Gateanschluß G eingeprägt werden, da die Zenerspannung der Diode 54, die in dem Poly­ silizium ausgebildet ist, so ausgewählt ist, daß sie höher ist als die mögliche anzulegende Spannung. Wenn die Diode 53 in Sperrichtung vorge­ spannt ist durch eine Avalanche-Spannung, die zu einem Avalanche-Strom durch die Diode führt, dann führt der Avalanche-Strom zu einem Span­ nungsabfall, der an die Gateelektrode angelegt wird, um das Gerät zum Arbeiten zu veranlassen. Daher fließt ein hoher Strom vom Drain zur Source, was die Leistung verteilt, wodurch Schäden der anderen Zellen vermieden werden, um so die Avalanche-Widerstandsvermögens-Toleranz zu verbessern.
Damit sich die Lawine an der Diode 53 schneller entwickelt als bei den anderen, um so Schäden bei den anderen Zellen zu verhindern, fließt der hauptsächliche Avalanche-Strom in die Diode oder in den Transistor an­ statt in die konventionellen Zellen, wodurch eine Beschädigung der kon­ ventionellen Zellen verhindert wird. Dies stellt ein Halbleitergerät des MOS-Typs zur Verfügung, welches eine verbesserte Avalanche-Widerstands­ fähigkeits-Toleranz aufweist. Eine Diode ist mit der voranstehend er­ wähnten Diode in Wechselkopplung verbunden, und diese in Reihe geschal­ teten Dioden sind zwischen eine der Hauptelektroden und das Gate des Gerätes eingefügt. Ein Kanal wird unter der Gateelektrode durch eine Spannung gebildet, die eine Lawine verursacht, um so eine Leitung zwi­ schen den beiden Hauptelektroden des Geräts zu gestatten, wodurch ein MOS-Halbleitergerät mit einer verbesserten Lawinenbeständigkeits- Toleranz zur Verfügung gestellt wird.

Claims (6)

1. MOS-Halbleiterbauelement mit:
  • a) einer Halbleiterschicht (1) eines ersten Leit­ fähigkeitstyps;
  • b) mehreren Kanalbereichen (3) eines zweiten Leit­ fähigkeitstyps mit einer vorbestimmten Verun­ reinigungsdichte, die selektiv in der Ober­ fläche der Halbleiterschicht gebildet sind, um einen Kanal (31) zwischen benachbarten Kanalbe­ reichen des zweiten Leitfähigkeitstyps in der Halbleiterschicht bereitzustellen;
  • c) Basisbereichen (5) des ersten Leitfähigkeits­ typs, die selektiv in einer Oberfläche eines jeden der Kanalbereiche (3) ausgebildet sind;
  • d) einem Grabenbereich (4) des zweiten Leit­ fähigkeitstyps, der mit einer vorbestimmten Tiefe in einem mittleren Bereich jedes der Kanalbereiche (3) ausgebildet ist;
  • e) einer auf der Oberfläche der Halbleiter­ schicht ausgebildeten Isolierschicht (61);
  • f) auf der Isolationsschicht (61) ausgebildeten Gateelektroden (7), welche den Kanal (31) in der Halbleiterschicht überlagern;
  • g) einer Hauptelektrode (8), die in Kontakt mit wenigstens einem der Basisbereiche und dem Grabenbereich steht;
  • h) einem in der Oberfläche der Halbleiterschicht ausgebildeten Diffusionsbereich (10, 11, 12, 13) des zweiten Leitfähigkeitstyps, welcher ohmisch mit der Hauptelektrode (8) verbunden ist,
dadurch gekennzeichnet, daß
  • i) der Grabenbereich (4) eine Verunreinigungs­ dichte größer als die vorbestimmte Verunrei­ nigungsdichte der Kanalbereiche (3) aufweist, und
  • ii) der Diffusionsbereich (10) eine Verunreini­ gungsdichte größer als die Verunreinigungs­ dichte des Grabenbereichs (4) aufweist.
2. MOS-Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin
  • iii) der Diffusionsbereich (11) mit einer Krümmung an einem Übergang zwischen dem Diffusionsbe­ reich (11) und der Halbleiterschicht (1) größer als die Krümmung an einem Übergang zwischen dem Grabenbereich (4) und der Halb­ leiterschicht (1) ausgebildet ist.
3. MOS-Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin
  • iii) der Diffusionsbereich (12) in Querrichtung von den Kanalbereichen (3) in einem Abstand (W₂) an­ geordnet ist, der größer als ein seitlicher Ab­ stand (W₁) zwischen benachbarten Kanalbereichen (3) ist.
4. MOS-Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß
  • iii) der Diffusionsbereich (13) eine Fläche größer als eine vorbestimmte Fläche der Kanalbereiche (3) aufweist, und
  • iv) ein Bereich (14) des ersten Leitfähigkeitstyps auf einer Oberfläche des Diffusionsbereichs (13) ausgebildet ist, wobei der Bereich (14) zwischen Hauptelektrode (8) und Diffusionsbereich (13) angeordnet ist.
5. MOS-Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß
  • iii) ein weiterer Diffusionsbereich (15) des zwei­ ten Leitfähigkeitstyps in der Oberfläche der Halbleiterschicht (1) und seitlich beabstan­ det zum Diffusionsbereich (10) ausgebildet ist;
  • iv) ein erster Übergangsbereich (72) des ersten Leitfähigkeitstyps auf der Isolationsschicht (36) gebildet ist und sich von dem Diffusions­ bereich (10) zu dem weiteren Diffusionsbereich (15) erstreckt;
  • v) ein zweiter Übergangsbereich (73) des zweiten Leitfähigkeitstyps auf der Isolationsschicht (63) benachbart zum ersten Übergangsbereich (72) des ersten Leitfähigkeitstyps gebildet ist und sich vom weiteren Diffusionsbereich (15) zum Diffusionsbereich (10) erstreckt, wodurch der weitere Diffusionsbereich (15) mit der Gate­ elektrode (71) über eine Diodenstruktur verbun­ den ist, die durch den ersten Übergangsbereich (72) und den zweiten Übergangsbereich (73) ge­ bildet ist.
DE4110369A 1990-04-02 1991-03-28 MOS-Halbleiterbauelement Expired - Fee Related DE4110369C2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8788990 1990-04-02
JP2181159A JP2692350B2 (ja) 1990-04-02 1990-07-09 Ｍｏｓ型半導体素子

Publications (2)

Publication Number Publication Date
DE4110369A1 DE4110369A1 (de) 1991-10-10
DE4110369C2 true DE4110369C2 (de) 1996-08-08

Family

ID=26429126

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4110369A Expired - Fee Related DE4110369C2 (de) 1990-04-02 1991-03-28 MOS-Halbleiterbauelement

Country Status (3)

Country Link
US (1) US5191395A (de)
JP (1) JP2692350B2 (de)
DE (1) DE4110369C2 (de)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2973588B2 (ja) * 1991-06-10 1999-11-08 富士電機株式会社 Ｍｏｓ型半導体装置
JP3218642B2 (ja) * 1991-09-27 2001-10-15 富士電機株式会社 大電流集積回路の配線構造
US5686750A (en) * 1991-09-27 1997-11-11 Koshiba & Partners Power semiconductor device having improved reverse recovery voltage
JP3168763B2 (ja) * 1992-03-30 2001-05-21 株式会社デンソー 半導体装置及びその製造方法
FR2698486B1 (fr) * 1992-11-24 1995-03-10 Sgs Thomson Microelectronics Structure de protection contre les surtensions directes pour composant semiconducteur vertical.
US5998837A (en) * 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
JP2988871B2 (ja) * 1995-06-02 1999-12-13 シリコニックス・インコーポレイテッド トレンチゲートパワーｍｏｓｆｅｔ
US6140678A (en) * 1995-06-02 2000-10-31 Siliconix Incorporated Trench-gated power MOSFET with protective diode
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
TWI236134B (en) * 2001-04-04 2005-07-11 Mitsubishi Electric Corp Semiconductor device
JP4899301B2 (ja) * 2004-09-17 2012-03-21 富士電機株式会社 半導体装置
JP2007049012A (ja) * 2005-08-11 2007-02-22 Nec Electronics Corp 半導体装置
US9437729B2 (en) * 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US7902604B2 (en) * 2009-02-09 2011-03-08 Alpha & Omega Semiconductor, Inc. Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US8492836B2 (en) 2009-10-14 2013-07-23 Mitsubishi Electric Corporation Power semiconductor device
US9431530B2 (en) * 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9722041B2 (en) 2012-09-19 2017-08-01 Vishay-Siliconix Breakdown voltage blocking device
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN107078161A (zh) 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
WO2016046984A1 (ja) * 2014-09-26 2016-03-31 新電元工業株式会社 炭化ケイ素半導体装置
CN111969036B (zh) * 2020-07-14 2022-09-13 西安电子科技大学 一种提高uis耐性的vdmosfet器件及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54112179A (en) * 1978-02-23 1979-09-01 Sony Corp Semiconductor device
JPS57206073A (en) * 1981-06-12 1982-12-17 Hitachi Ltd Mis semiconductor device
JPS5825264A (ja) * 1981-08-07 1983-02-15 Hitachi Ltd 絶縁ゲート型半導体装置
JPS5987828A (ja) * 1982-11-12 1984-05-21 Hitachi Ltd 半導体装置
JPS59149056A (ja) * 1983-02-15 1984-08-25 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
JPS60249367A (ja) * 1984-05-25 1985-12-10 Hitachi Ltd 絶縁ゲ−ト形トランジスタ
US4631564A (en) * 1984-10-23 1986-12-23 Rca Corporation Gate shield structure for power MOS device
JP2572210B2 (ja) * 1984-11-20 1997-01-16 三菱電機株式会社 縦型パワ−ｍｏｓ電界効果型半導体装置
JPS61182264A (ja) * 1985-02-08 1986-08-14 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
JPS6239069A (ja) * 1985-08-13 1987-02-20 Mitsubishi Electric Corp 電界効果型半導体装置
JP2527160B2 (ja) * 1985-11-22 1996-08-21 三菱電機株式会社 電界効果型半導体装置
JPS62235785A (ja) * 1986-04-07 1987-10-15 Nec Corp 縦型電界効果トランジスタ
JPH0685441B2 (ja) * 1986-06-18 1994-10-26 日産自動車株式会社 半導体装置
US4881107A (en) * 1987-07-03 1989-11-14 Nissan Motor Company, Ltd. IC device having a vertical MOSFET and an auxiliary component
US4990976A (en) * 1987-11-24 1991-02-05 Nec Corporation Semiconductor device including a field effect transistor having a protective diode between source and drain thereof
JPH0810764B2 (ja) * 1988-01-21 1996-01-31 富士電機株式会社 絶縁ゲート型半導体装置
JPH01215067A (ja) * 1988-02-24 1989-08-29 Hitachi Ltd 縦型絶縁ゲート電解効果トランジスタ
JPH0396282A (ja) * 1989-09-08 1991-04-22 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
US5005061A (en) * 1990-02-05 1991-04-02 Motorola, Inc. Avalanche stress protected semiconductor device having variable input impedance

Also Published As

Publication number Publication date
JP2692350B2 (ja) 1997-12-17
US5191395A (en) 1993-03-02
JPH04767A (ja) 1992-01-06
DE4110369A1 (de) 1991-10-10

Similar Documents

Publication Publication Date Title
DE4110369C2 (de) MOS-Halbleiterbauelement
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE19701189B4 (de) Halbleiterbauteil
DE1918222C3 (de) Isolierschicht-Feldeffekttransistor
DE69834315T2 (de) Integrierte Schaltung mit einem VDMOS-Transistor, der gegen Überspannungen zwischen Source und Gate geschützt ist
DE3816002A1 (de) Hochleistungs-mos-feldeffekttransistor sowie integrierte steuerschaltung hierfuer
DE2559360A1 (de) Halbleiterbauteil mit integrierten schaltkreisen
DE3537004A1 (de) Vdmos-baustein
DE3942640A1 (de) Mos-halbleitervorrichtung
DE2832154C2 (de)
DE102005011348B4 (de) Halbleitervorrichtung
DE102004059627B4 (de) Halbleitervorrichtung mit einem Hochpotentialinselbereich
DE68911809T2 (de) Integrierbare, aktive Diode.
DE10060428B4 (de) Mittels Feldeffekt steuerbares in beide Richtungen sperrendes Halbleiterbauelement und Verfahren zu dessen Herstellung
DE19517975B4 (de) CMOS-Schaltungsplättchen mit Polysilizium-Feldringstruktur
DE3686180T2 (de) Vertikaler mos-transistor mit peripherer schaltung.
DE19534388B4 (de) IGBT-Transistorbauteil
EP1157425B1 (de) Igbt mit pn-isolation
DE112016006503B4 (de) Halbleiterschaltelement
EP0017980B1 (de) Thyristor mit Steuerung durch Feldeffekttransistor
DE19926109B4 (de) Leistungsschalter
EP0656659B1 (de) ESD-Schutzstruktur für integrierte Schaltungen
DE112016006500B4 (de) Halbleiterschaltelement
DE19518339A1 (de) Halbleiterspeichereinrichtung und ein Verfahren zur Benutzung derselben
DE10005772B4 (de) Trench-MOSFET

Legal Events

Date Code Title Description
8101 Request for examination as to novelty
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee