DE2605184C3 - Integrierter Halbleiterfestspeicher - Google Patents
Integrierter HalbleiterfestspeicherInfo
- Publication number
- DE2605184C3 DE2605184C3 DE2605184A DE2605184A DE2605184C3 DE 2605184 C3 DE2605184 C3 DE 2605184C3 DE 2605184 A DE2605184 A DE 2605184A DE 2605184 A DE2605184 A DE 2605184A DE 2605184 C3 DE2605184 C3 DE 2605184C3
- Authority
- DE
- Germany
- Prior art keywords
- memory
- transistors
- bit
- matrix
- memory matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
Ein integrierter Halbleiterfestspeicher der im Oberbegriff des Patentanspruchs 1 angegebenen Gattung
ist aus »Japanese Journal of Applied Physics«, Bd. 13, Nr. 9, September 1974, Seiten 1414 bis 1420,
insbesondere Fig. 3b auf Seite 1416, bekannt. Bei dieser bekannten Anordnung sind in der Speichermatrix
die zu jeder Spalte gehörigen Transistoren parallel
:n geschaltet. Daher ist in der integrierten Ausführung
der Schaltung für jede Spalte ein Paar von parallelen Leiterstreifen erforderlich, von denen der eine zum
Anschluß der Source-Elektroden und der andere zum Anschluß der Drain-Elektroden aller Transistoren der
betreffenden Spalte dient. Das Erfordernis zweier Leiterstreifen bedeutet entsprechenden Platzbedarf
innerhalb der integrierten Schaltung unter Begrenzung der maximal erreichbaren Integrationsdichte.
Die genannten Spalten-Parallelschaltungen von
jo Transistoren der Speichermatrix sind ferner jeweils mit mindestens einem Transistor zum Anwählen der
betreffenden Spalte in Serie geschaltet. Dieser Übergang zwischen Parallelschaltung und Serienschaltung
hat zur Folge, daß sich die Transistoren zum Anwäh-
J5 len der Spalten nicht ohne weiteres zusammen mit den
Transistoren der Speichermatrix integrieren lassen, woraus sich - abgesehen vom Mehraufwand bei der
Fertigung- eine weitere Begrenzung der erreichbaren Integrationsdichte ergibt.
Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Halbleiterfestspeicher der eingangs erwähnten
Gattung zu schaffen, der sich mit noch höherer Integrationsdichte herstellen läßt.
Die erfindungsgemäße Lösung dieser Aufgabe ist
-n im Kennzeichnungsteil des Patentanspruchs 1 angegeben.
Danach sind die Transistoren der Speichermatrix und die Transistoren des zum Anwählen jeweils
einer gewünschuen Zeile der Speichermatrix dienenden Bitschalters in Form einer gemeinsamen Matrix
>(> aus Zeilen und Spalten angeordnet, wobei für jede
Zeile ebenso wie für jede Spalte nur ein einziger Leiterstreifen erforderlich ist. Die Transistoren des Bitschalters
lassen sich daher völlig gleich wie die Transistoren der Speichermatrix ausbilden und benötigen
v, wie diese nur wenig Platz. Gleichzeitig erübrigen sich separate Verbindungsleitungen zwischen dem Bitschalter
und der Speichermatrix. Die so gebildete Einheit aus Speichermatrix und Bitschalter läßt sich daher
in besonders gedrängter Form integrieren.
no Vorteilhafte Weiterbildungen der Erfindung sind
in den Unteransprüchen gekennzeichnet.
Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnungen näher erläutert. In
den Zeichnungen zeigen
h-, Fig. 1 A und 1 B eine Teilschaltung eines Halbleiterfestspeichers
bzw. ein Impulsdiagramm zur grundsätzlichen Erläuterung der Arbeitsweise,
Fig. 2 A und 2B eine .schematische Aufsicht bzw.
eine Schnittdarstellung zur Erläuterung des Aufbaus der in Fig. IA dargestellten Speichermatrix und
Fig. 3 und 4 vollständige Schaltungen zweier Ausführungsbeispiele des erfindungsgemäßen Halbleiterfestspeichers.
"'
Fig. IA zeigt nur den einen Wortadressierteil 11 und eine Speichermatrix 24 umfassenden Teil eines
Halbleiterfestspeichers. Die Arbeitsweise der Speichermatrix 24 soll nachfolgend für den Fall beschrieben
werden, daß die Wortadressen-Auswahlleitung i'> Wl ausgewählt (Spannung NULL) und die Leitungen
Wl bis WA nicht ausgewählt (- VDD) sind.
Zunächst weist der Taktimpuls der Taktimpulsfolge Φ 1 ein negatives Potential auf und die Vorauflade-MISFETs
QPl bis QP3 werden in den leitenden Zu- is
stand versetzt. Dann wird der Kondensator C3 auf die Spannung VDD aufgeladen, weil der MISFET Q13
nicht leitend ist. Die Kondensatoren Cl und Cl werden nur bis zu einem Spannungswert aufgeladen, der
sich auf dem Produkt von Versorgungsspannung VDD
und dem Verhältnis der Steilheit zwischen den Vorauflade-MISFETs QPl und QPl und den Fateneingangs-MISFETs
Q9, QlO und QIl, Q12 ergibt, weil alle mit den jeweiligen Ausgangsleitungen in Reihe
geschalteten MISFETs leitend sind. Wenn danach der Taktimpuls Φ 1 Massepotential aufweist, beginnen sich
die Kondensatoren Cl und C2 sofort zu entladen. Danach liegt an den jeweiligen Ausgangsleitungen
Massepotential an. Im Gegensatz dazu wird der Kondensator C3 nicht entladen, da der MISFET Q13 sich ίο
noch im nicht leitenden Zustand befindet, und die Ausgangsleitung wird im wesentlichen auf der Spannung
Vod gehalten. Wenn danach der Taktimpuls Φ 2
eine negative Spannung aufweist, werden die Ubertragungs-Gate-MISFETs
QTi bis QTS in den leiten- s; den Zustand versetzt und an den Ausgängen Öl, Ol
liegt dann die Spannung 0 Volt und am Ausgang Oi liegt dann die Spannung VDD an.
In Fig. IB sind verschiedene Schwingungsformen aufgetragen, die bei der in Fig. IA dargestellten
Speichermatrix 24 auftreten. In Fig. IB sind die Taktimpulsfolgen Φ 1 und Φ 2 dargestellt, die sich phasenmäßig
voneinander unterscheiden. Die Spannungsverläufe VWl bis VW4 stellen die Spannungszustände
an den Wortadressen-Auswahlleitungen Wl bis W4, al·: Spannungsverläufe KVl bis VNi die
Spannungszustände an den Kondensatoren Cl bis C3 und die Spannungsverläufe VOl bis VOi die Spannungszustände
an den Ausgängen Ol bis O3 dar.
Mit den Bezugszeicher tv I1, t} und r4 werden die ->u
wahlweisen Schwingungsformen von VWl bis VW4, VNl bis VNi und KOl bis VO3 für die Fälle bezeichnet,
daß die festgespeicherten Inhalte aus der durch die Wortadressen-Auswahlleitung Wl ausgewählten
Spalte, aus der durch die Wortadressen-Aus- >ΐ
wahlleitung Wl ausgewählten Spalte, aus der durch die Wortadressen-Auswahlleitung Wi ausgewählten
Spalte bzw. aus der durch die Wortadressen-Auswahlleitung W4 ausgewählte Spalte ausgelesen werden,
hn
Fig. 2 A zeigt ein Anordnungsschema für den Fall, bei dem die Speichermatrix 24 in Fig. 1 A auf einem
einzigen Halbleiterplättchen untergebracht ist. Fig. 2B zeigt einen Querschnitt entlang der in
Fig. 2A eingezeichneten Schnittlinie A-A'. in hi
Fig. 2 A ist das Muster eines Festspeichers vom Longitudinaltypdadurch
ausjtbildet, daß unter einer Silizium-Gate-Schicht ein sogenannter vergrabener Bereich
entweder vorhanden oder nicht vorhanden ist. Oder anders ausgedrückt, der Teil, bei dem der vergrabene
Bereich unter der Sili7ium-Gate-Schicht vorhanden ist, ist lediglich ein Verbindungsbereich, und
an dieser Stelle besteht also praktisch kein MISFET, während an der Stelle, an der unter der Si-Gate-Schicht
kein vergrabener Bereich vorhanden ist, voneinander isolierte Source- und Drain-Zonen ausgebildet
sind, so daß an dieser Stelle ein MISFET vorliegt.
Nachfolgend soll das Aufbauschema bzw. das Muster des Festspeichers Longitudinaltyp beschrieben
werden. In Fig. 2 A und 2B bildet eine Si-Gate-Schicht
9, (die der Wortadressen-Auswahlleitung entspricht) die Gate-Zonen der in jeder Spalte angeordneten
MISFETs und verbindet die Gates. Der vergrabene Bereich 10 ist durch PT-Diffusion an der
Stelle ausgebildet, an der nur eine Verbindung gewünscht wird, ohne daß ein MISFET an dieser Stelle
sein soll. Da der Bereich 10 direkt unter dem Si-Gate liegt, wird er vor Ausbildung der "i-Gate-Schicht 9
erzeugt. Eine P'-VerbindungsschicM Il bildet die
Drain-Zonen und die Source-Zonen der in den jeweiligen Zeilen angeordneten MISFETs und dient dazu,
die in den jeweiligen Zeilen angeordneten MISi7ETs
in Reihe zu schalten. An den Stellen, an denen keine Bereiche 10 direkt unter den Si-Gate-Schichten 9
ausgebildet sind, befinden sich die Gate-Zonen der jeweiligen MISFETs.
Bei der in Fig. 3 dargestellten Aivsführungsform
der Erfindung sind - um auch irgendeine gewünschte Zeile, der Speichermatrix auswählen zu können - die
Speichermatrix 25 und der Wortadressierteile 11 zusätzlich mit einem aus einem Bitdecodierer 26 und
einem Bit-Schalter 27 bestehenden Bit-Adressierteil versehen.
Der Bit-Schaiter 27 ist eine Steuerschaltung, mit
dereine von mehreren Bit-Ausgangsleitungen Bl bis Bi ausgewählt wird. Dieser Bit-Schalter 27 ist als
Longitudinaityp integral mit der Speichermatrix 25 aufgebaut. Der Bitdecodierer 26 steuert den Bit-Schr'ter
27.
Nachfolgend soll die Arbeitsweise des Bit-Schalters 27 anhand des Beispiels, bei dem die Bit-Ausgangsleitung
Bl ausgewählt wird, erläutert werdeii.
Wenn eine Bit-Adressen-Auswahlleitung Yl vom Bitdecodierer 26 ausgewählt wird, werden die MIS-FETs
Q23 und Q25 des Bit-Schalters 27 in den nicht leitenden Zustand versetzt. Die mit den Bit-Adressen-Auswahlleitungen
Yl und Yi verbundenen MIS-FETs Q21 bzw. QIl werden in den leitenden Zustand
gebracht, weil an ihnen die Versorgungsspannung anliegt. Dis Bit-Ausgangsleitung Bl steht mit einem
Anschluß einer Kapazität bzw. eines Kondensators Gt in Verbindung, weil sich die MISFETs QIl und
Q22 im leitenden Zustand befinden. Dagegen sind die Bit-Ausgangsleitungen 81 und Bi n'cht mit einem
Anschluß des Kondensators C4 verbunden, da die MISFETs QIi und QlS nicht leiten. Auf diese Weise
kann die vorgegebene Adresse der Speichermatrix 25 mittels des Wortadressierteils 11 und des Bit-Adressierteils
ausgewählt werden.
Bei einer weiteren Ausführungsform g:mäß Fig. 4 ist der Bitdecodierer 26' nach dem Lateraltyp aufgebaut,
wobei in jeder Zeile des Bit-Schalters 27' ein einziger MISFET angeordnet ist. Der Bit-Schalter 27'
enthält einen MISFET Qii am Schnittpunkt zwischen derBit-Adressenauswahlleitung Vl und der Bit-Ausgangsleitung
Bl, einen MISFET Qi4 am Schnitt-
5 6
piinkl /wischen der Bit-Adrcssenauswahlleitung Yl ist.
und der Bit-Ausgangsleitung W2 sowie einen MISFET Entsprechend der in Fig. 4 dargestellten Ausfüh-
Q35 am Schnittpunkt zwischen der Bit-Adressenaus- rungsform ist in jeder Zeile des Bit-Schalle/s nur ein
wahlleitung V'3 und der Bit-Ausgangsleitung /J3. Auf einziger MISFEI vorgesehen, und daher ergibt sich
Grund dieses Aufbaus ist mit der Kapazität f'4 mir · dann, wenn die Speichermatrix und der Bit-Sehalter
die Bit-Auswahlleitung verbunden, die den MISFEI ein integriert im l.ongitudinaltyp aufgebaut sind, der
am Schnittpunkt der Bit-Adressenauswahlleitung Vorteil, daß der Entladevorgang nicht behindert bzw.
aufweist, die durch den Bitdecodierer 26' ausgewählt verzögert wird.
Hierzu 4 Blatt Zeiehnuncen
Claims (7)
1. Integrierter Halbleiterfestspeicher aus Feldeffekttransistoren mit einer Speichermatrix, einem
Wort-Adressierteil zum Anwählen jeweils einer gewünschten Spalte der Speichermatrix, einem aus
einem Bitdecodierer und einem Bitschalter bestehenden Bit-Adressierteil zum Anwählen jeweils
einer gewünschten Zeile der Speichermatrix sowie mit einer Ausgangsklemme zur Entnahme der Information,
die an dem durch die angewählte Spalte und die angewählte Zeile bestimmten Matrixpunkt
gespeichert ist, bei dem die eine Binärinformation an den Matrixpunkten der Speichermatrix
durch die Existenz eines einzigen Transistors dargestellt ist, dagegen die andere Binärinformation
durch das Fehlen eines Transistors, dadurch gekennzeichnet, daß sämtliche Transistoren
(ß9, QlO; Oll, ßl2; ßl3, Q14) jeder Zeile der Speichei inatrix (25) mit ihren Drain-Source-Strecken
in Serie geschaltet und diese Zeilen-Serienschaltungen zwischen der Ausgangsklemme
(OA) und einer weiteren gemeinsamen Klemme parallel geschaltet sind, und daß die Transistoren
(ß21... ß26, ß33... Q35) des Bitschalters (27) in die Zeilen-Serienschaltungen der Speichermatrix
(25) in Serienschaltung eingefügt sind (Fig. 3, 4). '
2. Halbleiterfestspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Bit-Schalter (27')
nur jeweils einen mit jeder Zeilen-Serienschaltung der Speichermatrix (25>
in Ser^ liegenden Transistor (Q33...Q35) umft3t (Fig. 4).
3. Halbleiterfestspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Wort-Adressierteil
(11) und der Bit-Decodierer (26) jeweils eine Parallelschaltung aus in Spaltenrichtung mit
ihren Drain-Source-Strecken in Serie geschalteten Transistoren (ßl ... Q8, QLS ... QL8; QIf, ...
ß20, QL9 ... QLIl) umfaßt und jede dieser Spalten-Serienschaltungen eine Ausgangsleitung
(Wl... WA; Yl... Y3) zur Ansteuerung der entsprechenden in den Zeilen-Serienschaltungen der
Speichermatrix (25) und des Bitschalters (27) liegenden Transistoren (Q9 ... QU; Q21 ... Q26)
aufweist (Fig. 3).
4. Halbleiterfestspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
sämtliche Transistoren MIS-Feldef fektransistoren sind.
5. Halbleiterfesispeicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Spalten-Serienschaltungen
des Wort-Adressierteils (11) und des Bitdecodierers (26) jeweils einen Lasttransistcr
(QLS... QL»; QL9... QLIl) und mindestens einen Treibertransistor (ßl ... ß8; ßl5 ...
ß20) enthalten und der Signalpegel auf der zugehörigen Ausgangsleitung ( W\ ... W4; Yl... Y3)
vom Widerstandsverhältnis zwischen Last- und Treibertransistoreii abhängt.
6. Halbleiterfestspeicher nach Anspruch 5, dadurch gekennzeichnet, daß die Lasttransistoren
(ßL5...ßLll) MIS-Feldeffekttransistoren vom
Verarmungstyp sind, deren Gate-Elektrode jeweils mit der Source-Elektrode verbunden ist.
7. Halbleiterfestspeicher nach einem der Ansprüche 1 bis 6. dadurch gekennzeichnet, daß mit
der Ausgangsklemme (OA) ein Kondensator (CA) und zwei während unterschiedlicher Zeitintervalle
angesteuerte Transistoren (QPA, ßT6) verbunden sind und die Ausgangsinformation der Speichermatrix
(25) durch die Ladung des Kondensators (CA) während eines der beiden Zeitintervalle
gegeben ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1628075A JPS5713079B2 (de) | 1975-02-10 | 1975-02-10 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2605184A1 DE2605184A1 (de) | 1976-12-23 |
DE2605184B2 DE2605184B2 (de) | 1979-11-29 |
DE2605184C3 true DE2605184C3 (de) | 1982-07-22 |
Family
ID=11912127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2605184A Expired DE2605184C3 (de) | 1975-02-10 | 1976-02-10 | Integrierter Halbleiterfestspeicher |
Country Status (10)
Country | Link |
---|---|
US (1) | US4240151A (de) |
JP (1) | JPS5713079B2 (de) |
CA (1) | CA1070428A (de) |
DE (1) | DE2605184C3 (de) |
FR (1) | FR2300390A1 (de) |
GB (1) | GB1534336A (de) |
HK (1) | HK57381A (de) |
IT (1) | IT1055161B (de) |
MY (1) | MY8200177A (de) |
NL (1) | NL7601304A (de) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2740154A1 (de) * | 1977-09-06 | 1979-03-15 | Siemens Ag | Monolithisch integrierte halbleiteranordnung |
JPS54133037A (en) * | 1978-04-06 | 1979-10-16 | Nec Corp | Memory circuit |
JPS5820507Y2 (ja) * | 1978-10-27 | 1983-04-28 | 三洋電機株式会社 | 包装用密封器 |
US4340943A (en) * | 1979-05-31 | 1982-07-20 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device utilizing MOS FETs |
US4476478A (en) * | 1980-04-24 | 1984-10-09 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor read only memory and method of making the same |
JPS5736498A (en) * | 1980-08-13 | 1982-02-27 | Hitachi Ltd | Multisplit longitudinal type rom |
US4395646A (en) * | 1980-11-03 | 1983-07-26 | International Business Machines Corp. | Logic performing cell for use in array structures |
EP0054102A3 (de) * | 1980-12-11 | 1983-07-27 | Rockwell International Corporation | ROM-Zellen in sehr dichter Anordnung und Herstellungsverfahren |
JPS57189389A (en) * | 1981-05-18 | 1982-11-20 | Hitachi Ltd | Mos integrated circuit device |
JPS586589A (ja) * | 1981-07-01 | 1983-01-14 | Hitachi Ltd | 論理回路 |
US4725986A (en) * | 1983-09-20 | 1988-02-16 | International Business Machines Corporation | FET read only memory cell with word line augmented precharging of the bit lines |
US4633220A (en) * | 1984-11-29 | 1986-12-30 | American Microsystems, Inc. | Decoder using pass-transistor networks |
US4845679A (en) * | 1987-03-30 | 1989-07-04 | Honeywell Inc. | Diode-FET logic circuitry |
US5459692A (en) * | 1992-07-07 | 1995-10-17 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method for reading data therefrom |
US5761700A (en) * | 1994-12-27 | 1998-06-02 | Motorola Inc. | ROM mapping and inversion apparatus and method |
US5673218A (en) * | 1996-03-05 | 1997-09-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
US5889694A (en) * | 1996-03-05 | 1999-03-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
US6956757B2 (en) | 2000-06-22 | 2005-10-18 | Contour Semiconductor, Inc. | Low cost high density rectifier matrix memory |
US7649787B2 (en) * | 2006-09-05 | 2010-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US7623367B2 (en) * | 2006-10-13 | 2009-11-24 | Agere Systems Inc. | Read-only memory device and related method of design |
US7813157B2 (en) | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
US8325556B2 (en) | 2008-10-07 | 2012-12-04 | Contour Semiconductor, Inc. | Sequencing decoder circuit |
WO2011118351A1 (en) | 2010-03-25 | 2011-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3618050A (en) * | 1969-05-07 | 1971-11-02 | Teletype Corp | Read-only memory arrays in which a portion of the memory-addressing circuitry is integral to the array |
JPS5117370B2 (de) * | 1971-09-10 | 1976-06-02 | ||
GB1357515A (en) * | 1972-03-10 | 1974-06-26 | Matsushita Electronics Corp | Method for manufacturing an mos integrated circuit |
US3866186A (en) * | 1972-05-16 | 1975-02-11 | Tokyo Shibaura Electric Co | Logic circuit arrangement employing insulated gate field effect transistors |
JPS5332661B2 (de) * | 1972-05-16 | 1978-09-09 | ||
JPS5317022B2 (de) * | 1972-05-29 | 1978-06-05 | ||
JPS4943559A (de) * | 1972-08-31 | 1974-04-24 | ||
US3934233A (en) * | 1973-09-24 | 1976-01-20 | Texas Instruments Incorporated | Read-only-memory for electronic calculator |
JPS531626B2 (de) * | 1975-01-06 | 1978-01-20 | ||
US4023122A (en) * | 1975-01-28 | 1977-05-10 | Nippon Electric Company, Ltd. | Signal generating circuit |
JPS5258452A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Mis logic circuit |
-
1975
- 1975-02-10 JP JP1628075A patent/JPS5713079B2/ja not_active Expired
- 1975-12-23 FR FR7539473A patent/FR2300390A1/fr active Granted
-
1976
- 1976-01-20 CA CA243,831A patent/CA1070428A/en not_active Expired
- 1976-02-05 GB GB4625/76A patent/GB1534336A/en not_active Expired
- 1976-02-09 NL NL7601304A patent/NL7601304A/xx not_active Application Discontinuation
- 1976-02-10 IT IT20012/76A patent/IT1055161B/it active
- 1976-02-10 DE DE2605184A patent/DE2605184C3/de not_active Expired
-
1978
- 1978-01-25 US US05/875,012 patent/US4240151A/en not_active Expired - Lifetime
-
1981
- 1981-11-26 HK HK573/81A patent/HK57381A/xx unknown
-
1982
- 1982-12-30 MY MY177/82A patent/MY8200177A/xx unknown
Also Published As
Publication number | Publication date |
---|---|
DE2605184A1 (de) | 1976-12-23 |
FR2300390B1 (de) | 1980-07-25 |
FR2300390A1 (fr) | 1976-09-03 |
NL7601304A (nl) | 1976-08-12 |
CA1070428A (en) | 1980-01-22 |
JPS5192134A (de) | 1976-08-12 |
DE2605184B2 (de) | 1979-11-29 |
US4240151A (en) | 1980-12-16 |
JPS5713079B2 (de) | 1982-03-15 |
GB1534336A (en) | 1978-12-06 |
HK57381A (en) | 1981-12-04 |
MY8200177A (en) | 1982-12-31 |
IT1055161B (it) | 1981-12-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2605184C3 (de) | Integrierter Halbleiterfestspeicher | |
DE2635028C2 (de) | Auf einem Halbleiterplättchen integriertes Speichersystem | |
DE1499843B2 (de) | Anordnung mit mindestens einer Speicherzelle mit mehreren Transistoren | |
DE10032271A1 (de) | MRAM-Anordnung | |
DE2413804C2 (de) | Schaltungsanordnung für eine wortorganisierte Halbleiterspeichermatrix | |
DE2261786B2 (de) | Festwert-Speichereinheit | |
DE1959870C3 (de) | Kapazitive Speicherschaltung | |
EP0004557B1 (de) | Kapazitiver, integrierter Halbleiterspeicher | |
DE3236729C2 (de) | ||
DE2655999A1 (de) | Speicherzelle mit transistoren, die mit verschiedenen schwellenwertspannungen arbeiten | |
EP0078338B1 (de) | FET-Speicher | |
DE3586493T2 (de) | Nichtfluechtige halbleiterspeicheranordnung. | |
DE2033260C3 (de) | Kapazitiver Speicher mit Feldeffekttransistoren | |
DE3328042C2 (de) | ||
DE2625351A1 (de) | Matrixschaltung und daraus gebildeter dekoder | |
DE2341822C3 (de) | Digitales Schieberegister | |
DE2740113A1 (de) | Monolithisch integrierter halbleiterspeicher | |
DE2946633C2 (de) | ||
EP0126784A1 (de) | Halbleiterspeicher | |
DE2702830C2 (de) | ||
DE3337850C2 (de) | ||
DE2332555A1 (de) | Schadhafte speicherzellen enthaltendes monolithisches halbleiterchip geringer verlustleistung | |
DE2739086C2 (de) | Verfahren zum Betrieb eines dynamischen Halbleiter-Speicherelementes und Schaltungsanordnung zur Durchführung des Verfahrens | |
DE2636377C3 (de) | Binärspeicherzelle | |
DE2439986C3 (de) | Halbleiterfestwertspeicher |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
8328 | Change in the person/name/address of the agent |
Free format text: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBEL-HOPF, U., DIPL.-CHEM. DR.RER.NAT., PAT.-ANW., 8000 MUENCHEN |