DE2605184A1

DE2605184A1 - Halbleiterfestspeicher

Info

Publication number: DE2605184A1
Application number: DE19762605184
Authority: DE
Inventors: Hiroto Kawagoe
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1975-02-10
Filing date: 1976-02-10
Publication date: 1976-12-23
Also published as: FR2300390B1; FR2300390A1; DE2605184C3; DE2605184B2; JPS5713079B2; NL7601304A; HK57381A; MY8200177A; IT1055161B; JPS5192134A; CA1070428A; US4240151A; GB1534336A

Description

Halbleiterfestsp_einher

Me Erfindung betrifft einen Ealbleiterfest speicher ( nachfolgend ^I:EOM" genannt) und insbesondere einen ROM, bei dem mehrere Metall-Isolator-Silicium-Feldeffekttransistören (nachfolgend als "I¹IISFETs" bezeichnet) mit einer Ausgangsleitung in Beihe geschaltet sind.

Üblicherweise werden bei einer Schaltung, bei der sowohl eine Speiehermatrix, als auch ein Adressendecodierer mit EOMs aufgebaut ist, EOIIs vom Lateral system verwendet (das sind EOMs, bei denen mehrere Treiber- oder Steuer~MISFETs zwischen einem Ausgang und einem Bezugsspannungsanschluss parallel geschaltet sind). Eine solche Schaltung ist beispielsweise in "Electronics Digest' Dezember 1973, Seite 49-50, 7, EEAD only IiEMOEX angegeben.

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Ifig. 1 zeigt einen Adressendecodierer, speziell einen Wortadressendeco dier-ROM 1 und einen Speichermatrix-EOIi 2, die nach dem oben genannten System aufgebaut sind. In Fig. 1 decodiert der Wortadressendecodier~ROM 1 ein codiertes Adressensignal, das an den Adresseneingangsleitungen A^,, S^, A_n und Ä"p anliegt und wählt eine der Wortadressenauswahleitungen W^ - W^ aus, bzw.. steuert eine der Wortadressenauswahlleitungen W^ - W^ an. Im Speichermatrix-ROM 2 ist eine Information von 12 Bits (4- Worte χ 5 Bits) gespeichert. Die gespeicherten Inhalte (die Information von 3 Bits) der ausgewählten SpaltenC des ausgewählten Wortes) im ROM werden über die Ausgangsleitungen B^ - B-? ausgelesen.

Die aus- bzw. angewählte Wortadressenauswahlleitung in Speichermatrix-ROIi 2 muss an die Versorgungsspannung V-^-q angelegt ■ werden, während die nicht .ausgewählten Wortadressßnauswahlleitungen auf Erdpotential liegen müssen*

Das bedeutet, dass im Wortadressendecodier-ROM 1. durch die Last-MISPETs Q₁ ^

v/ortadressenleitungen W^ - W₄ verbunden sind, mit Ausnahme eines einzigen Last~MISI?ETs Jeweils Strom fliesst. Das bedeutet, dass der Leistungsverlust im Wortadressendecodier-ROM Λ hoch ist. Wird die Speicherkapazität des Speichermatrix-ROM 2 vergrössert, dann wächst auch die Zahl der nicht angewählten Wortadressen-Auswahlleitungen entsprechend an, so dass die Schwierigkeiten hinsichtlich der Verlustleistung grosser werden.

In I'ig. 2A ist ein Muster' oder eine Anordnung für den Fall dargestellt, bei dem ein Teil des in I'ig. 1 dargestellten "Speichermatrix- ROM 2 auf einem MISLSI-Baustein vom P-Kanaltyp untergebracht ist (unter einem MISLSI-Baustein ist eine Baueinheit mit einer hohen Integrationsdichte an MISI¹ETs bzw. mit vielen MISI¹ETs gemeint). Fig. 2B zeigt einen Querschnitt entlang der in Fig. 2A eingezeichneten Schnittlinie A-A¹.

In den Figuren ist ein aus Silicium hergestellter Bereich 5 dar gestellt, der die Gate-Elektroden der in jeder Spalte liegen-

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den MISFETs verbindet, und der auch die Wortadressen-Auswahlleitung darstellt. Weiterhin ist eine Source-Zone 5 für jeden MISFET, eine Massen-Verbindungsschicht, die die Source-Zonen der in jeweils einer Spalte liegenden MISFETs gemeinsam an Masse legt, und eine Drain-Zone 6 für jeden MISFET dargestellt. Die Massen-Verbindungsschicht 4-, die Source-Zone 5 und die Drain-Zone 6 bestehen jeweils aus einer P⁺-diffundierten Schicht hoher Konzentration. Weiterhin ist ein Kontaktfenster (ein nicht straffierter Teil innerhalb der straffierten Drain-Zone 6), das in der Isolationsschicht 9 auf jeder Drain-Zone 6 ausgebildet ist ,sowie eine Al-Verbindungssehicht 8 (entsprechend den Bit-Ausgangsleitungen B. - B₇) dargestellt, die die Drain-Zonen 6 der den jeweiligen Spalten angeordneten MISFETs verbindet. Die genannten Drain-Zonen. 6 und die Al-Verbindungs~ schicht 8 werden durch das Kontaktfenster verbunden. Das Muster bzw. das Schema des dargestellten EOKέ wird durch die Maskenmuster der diffundierten Source- und lirain-Bchiehten 5» 6 und die Kontakte 7 der Ausgangsleitungen 8 durch die Drain-Zonen festgelegt.

Bei dein in Fig. 2A dargestellten ROM vom Lateralsystem tritt das Problem auf, dass die Integrationsdichte der MISLSI aus folgenden Gründen relativ klein ist: ·

1) Für die jeweiligen Spalten werden Masse-Verbindungsschichten 4 benötig-t, um die Source-Zonen der MISFETs gemeinsam an Masse legen.

2) Da die Kontaktfenster auf den Drain-Zonen 6 der jeweiligen MISFETs ausgebildet sind, müssen die Drain-Zonen 6 und die Al-Yerbindungsschichten 8 in Anbetracht der Maskenfehlüberdeckungen grossflächig ausgebildet sein.

Der Erfindung liegt daher die Aufgabe zugrunde., .einen Halbleiterfestspeicher zu schaffen, der die genannten Nachteile bekannter Ealbleiterfestspeicher nicht aufweist.

Diese Aufgabe wird durch Halbleiterfestspeicher gelöst, die die in den Ansprüchen 1 bis 4- angegebenen Merkmal aufweisen.

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Der Grundaufbau, der erfindungsgeniässen Halbleiterfest Speichers besteht also darin, dass mehrere MlSFETs in irgendeinem gewünschten Schema in Zeilenricht.ung zwischen den jeweiligen in Spaltenrichtung angeordneten Ausgangsleitungen und einem Bezugsspannungs-Anschluss in Reihe geschaltet sind.

Nachfolgend soll ein solcher ROM als "ROH vom Longitudinalsystem" bezeichnet werden.

Die vorliegende Erfindung befriedigt eine erste Forderung, nämlich die Verlustleistung eines ROMs, der für einen Decodierer vorgesehen ist, zu verringern, wobei die Zahl der nicht auszuwählenden Ausgangsleitungen des Decodierers grössex' ist als die Zahl der auszuwählenden Ausgangsleitungen.

Eine zweite Forderung an den erfindungsgemässen Halbleiterfestspeichex¹ wird dadurch befriedigt, dass ein ROH als Speichermatrix verwendet wird, was nicht dazu führt, dass sich die Zahl der Komponenten dann erhöht, wenn die Speicherma.trix und ein in einem neuen ROM-System aufgebauter Adressendecodierer miteinander verbunden ivercen.

Hit dem erfindungsgemässen Halbleiterfestspeicher lässt sich gemäss einer dritten Forderung die Verlustleitung im ROM verringern, ohne dass die Integrationsdichte dadurch geringer au sein braucht.

Mit dem erfindungsgemässen Halbleiterfestspeicher wird auch eine vierte Forderung erfüllt, in einer Speichermatrix and einem Adressendecodierer, die in Form eines neuen ROM-Systems aufgebaut sind, einen Aufbau und ein Steuerungsverfahren für den Adressendecodierer und die Speichermatrix zu schaffen, mit dem es möglich ist, die Geschwindigkeit, mit der die gespeicherten Inhalte aus der Speichermatrix ausgelesen werden, zu erhöhen, ohne dass dadurch eine Verringerung der Integrationsdichte der Speichermatrix in Kauf genommen werden muss.

Die vorliegende Erfindung schafft also eine Schaltungsanordnung,

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bei der eine Speichermatrix und ein Adressendecodierei¹ aus ROWs besteht, wobei bei einem Halbleiterfestspeicher erfindungsgercäss wenigstens der Adressendecodier~ROM als Longitudinalsystem aufgebaut ist, -wobei die Anzahl der auszuwählenden Ausgangsloitungen kleiner ist als die Anzahl der nicht auszuwählenden Ausgangsleitungen , wobei mehrere MIG]B¹ETs zwischen den jeweiligen in einer Spalte angeordneten Ausgangsleitungen und einem Bezüge-Spannungsanschluss in Reihe verbunden sind, die MISI¹ETs ein gewünschtes Küster bzw. Schema in einer Zeilenrichtung bilden, und wobei ein Strom durch nur einen Last-MISFET, der mit einer ausgewählten Adressenauswahlleitung verbunden ist, fliessen kann.

Die Erfindung wird nachstehend anhand der Zeichnungen beispielsweise näher erläutert* Es zeigen:

I'ig. 1 eine Schaltung, bei der ein Wortadressendecodierer und eine Speicherniatrix in der herkömmlichen V/eise durch ROMsvom lateralen System aufgebaut sind,

Fig.2A ein Schema bzw. ein Muster der Schaltung,' wenn ein Teil des in Fig. 1 dargestellten Speichermatrix-ROMs in einem MISLSI-Bautelement zusammengefasst ist,

Fig.2B einen Querschnitt entlang der in Fig. 2A eingezeichneten Schnittlinie A-JL¹ ,

Fig. 3 eine Schaltung mit einem Vortadressen-Decodier~ROM und einen Speichermatrix-ROM, die nach dem erfindungsgemässea longituöinalen System aufgebaut sind,

Fig. 4 eine Schaltung, bei der ein Speichermatrix-ROM gemäss dem Mchtverhältnis-Schaltungstyp aufgebaut ist und keine" Gleichstromverbindung entsteht, sowie eine Schal-.' . tung mit eineia Vortadressen-Decodier-Rom vom longitudinal en System,

Fig.^A eine Schaltung eines Vortadressendecodier-ROMs vom longitudinalen System und ein Speichermatrix-ROM vom longitudinalen System und vom Nichtverhältnis-Schaltungs typ, bei der die Tast-MlSFETs weggelassen wurden,

Fig.'5B die Entladungsvorgänge und -kennlinien des in Fig. ^A dargestellten Speichermatrix-ROMs,

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Fig.6A ein Bauscheina bzw. ein Baumuster, bei dem ein Teil des in Fig. 3 dargestellten Speichermatrix-ROMs, nämlich der in Fig. 3 durch die strichlinierten Linien angegebene Teil in einem MISLSI zusammengefasst wird,

Fig.6B einen Querschnitt entlang der in Fig. 6A eingezeichneten Schnittlinie A-A' und

Fig. 7 und 8 weitere er'findungsgeraässe Ausführungsformen.

In .Fig. 3 ist ein V/ortadressendecodierer-EOM 11 dargestellt, der als Longitudinalsystem gemäss der Erfindung aufgebaut ist. Im Wortadressendeeodierer-ROM 11 sind die Anreieherungs-MISFETs Q^l - Qg in irgendeinem gewünschten Schema in Zeilen- und Spaltenrichtung angeordnet. Die in Spaltenrichtung angeordneten MISFE¹Ts sind zwischen jeweils einem der Last-MISFETs vom Verarmungstyp Q₁^ - Qjn und Masse in Reihe geschaltet» Die Gates der in Zeilen angeordneten MISFETs sind jeweils mit den entsprechenden Adresseneingangsleitungen A^, X^, Ap und Ä~ verbunden, die in den jeweiligen Zeilen angeordnet sind. Eine Digitalschaltung, die jeweils aus einem Last-MISFET und mehreren MISFETs besteht, ist als Verhältnis-Schaltungstyp aufgebaut, und jeweils die entsprechenden Wortadressen-Auswahlleitungen W^ - W^ sind mit den Ausgängen dieser Digitalschaltung verbunden. Die Ausdruck "Verbaltnis-Schaltungstyp" ("ratio type") bezeichnet eine Schaltung, deren Signalpegel am Ausgang durch das Widerstands-Verhältnis zwischen dem Last-MISFET und dem Treiber-MISFET festgelegt wird. Bei einem solchen ROM vom Longitudinaltyp werden alle mit den nicht ausgewählten Eingangsleitungen in Verbindung stehenden MISFETs "eingeschaltet", also in den -leitenden Zustand versetzt und die mit den ausgewählten Eingangsleitungen verbundenen MISPETs werden "ausgeschaltet", also in den nicht leitenden Zustand versetzt, so dass die Information unabhängig davon, ob die MISFETs mit den ausgewählten Eingangsleitungen in Verbindung stehen, auf die Ausgangsleitungen ausgelesen werden.

Nachfolgend soll die Arbeitsweise des Wortadressendecodierer-ROMs im einzelnen erläutert werden, und zwar anhand eines

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Beispiels, bei dem die Wortadressen-Auswahlleitung W^ ausgewählt ist.

Wenn ein Adressensignal mit dein Digitalwert "O" (das ist' die Yersorgungsspannung ^-n-n) ^¹¹ die Adresseneingangsleitungen S^ und Ap angelegt wird, vier den beide MlSFETs Q^, und Q^ in den leitenden Zustand versetzt, so dass ein Gleichstromweg für den Last-MISFET Qj t- geschaffen wird. Bezüglich der anderen Last«MISFEüⁿs Q-rg - Qt₈ befindet sich wenigstens einer deir mit der jeweiligen Spalte verbundene MISS¹E¹T im nicht leitenden Zustand und daher besteht für diese anderen Last-MISFETs keine Gleichstromyerbindung zu ^: Masse. Als Folge davon tritt die Masse-Spannung nur an der Wortadressen-Auswahlleitung V^ auf, und diese Leitung wird ausgewählt. Bei dem Adressendecodierer-ROM 11 vom Longitudinaltyp wird auch dann eine Wortadressen-Auswahlleitung immer ausgewählt, wenn die Speicherkapazität eines Speichermatrix-ROMs grosser wird und nur die Vortadressen-Auswahlleitungen, die nicht ausgewählt werden sollen, sind dann aahlenmässig mehr. /

Damit in diesem Falle Information von nur einer Spalte oder nur ein Wort des Speichermatrix-ROMs 2 des herkömmlichen, in Fig. 1 dargestellten Lateralsystems bei Verwendung des Wortadressen-Decodierer-ROMs 11 des Longitudinalsystems ausgewählt werden kann, müssen in die jeweiligen Wortadressen-Auswahlleitungen W^, - W^, Inverter geschaltet werden. Der Grund dafür liegt darin, dass der Adressendecodierer-ROM 11 dann arbeitet, wenn die ausgewählte Wortadressen-Auswahlleitung am Erdpotential und die nicht ausgewählten Wortadressen-Auswahlleitungen an der Versorgungsspannung liegen, wogegen der Speichermatrix-ROM 2 dann arbeitet, wenn die ausgewählte Wortadressen-Auswahlleitung an der Versorgungsspannung und die nicht ausgewählten Wortadressen-Auswahlleitungen an Massepotential liegen. Im Falle, dass der Speichermatrix-ROM 2 durch den Adressendecodierer-ROM 11 decodiert wird, erhöht sich daher die Zahl der zusätzlichen Komponenten.

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In Fig. 3 ist ein Speichermatrix-ROM dargestellt, der auch als Longituduinalsystem aufgebaut ist, um die zuvor erwähnten Schwierigkeiten auszuschalten.-

Bei dem Speichermatrix-ROM 22 sind Anreicherungs-MISFETs in einem gev/ünschten Schema in Zeilen- und Spaltenrichtung angeordnet. Die in einer Zeile liegenden MlSFETs sind zwischen dem

jeweiligen Last-MISFET vom Verarmungstyp Q „ - Q ^ und Masse in Eeihe miteinander verbunden. Die Gates der in'jeder Zeile liegenden MISFETs sind mit den 'entsprechenden- Wortadressen-Auswahlleitungen W^ - W^ verbunden,. die in den entsprechenden Spalten angeordnet sind. Am einen Anschluss der jeweiligen Last-MISFETs Q-j-q - Q -j-^,^ sind jeweils die entsprechenden Bit-Ausgangsleitungen B^ - B^ angeschlossen. Der Bereich ■ in jeder Zeile, in der kein MISFET liegt, dient lediglich als Verbindungsbereich, d. h. er wird durch eine sich in dem Bereich erstreckende P⁺-Zone kurzgeschlossen.

Beim Speichermatrix-ROM 22 werden alle MISFETs, die mit den nicht ausgewählten Vortadressen-Auswahlleitungen verbunden sind, in den leitenden Zustand versetzt, so dass Information unabhängig davon, ob MISFETs mit den ausgewählten Wortadressen-Auswahlleitungen verbunden sind, sji die Bit-Ausgangsleitungen B_x, - B^ ausgelesen wird. Nachfolgend soll ein Beispiel im einzelnen erläutert werden, bei dem die festgespeicherten Inhalte der durch die Wortadressen-Auswahlleitung W_x, ausgewählten Spalt ausgelesen werden.

Wenn Massepotential über die ausgewählte Wortadressen-Auswahlleitung W^j und die Versorgungsspannung über die nicht ausgewählten Wortadressen-Auswahlleitungen Wp - W^, angelegt wird, wird der MISFET Q^-, in den nicht leitenden Zustand und es v/erden die MISFETs Qq - Q^₂ u¹¹⁰ Q^ iⁿ äeⁿ leitenden Zustand versetzt. Daher wird für den Last-MISFET Q-j-q ein Gleichstromweg geschaffen,· weil kein MISFET in der ausgewählten Spalte liegt und die MISFETs Qn und Q^₂ sich im leitenden Zustand befinden. Für den Last-MISFET Q-Jy₁₀ wird, ein Gleichstromweg geschaffen,

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weil kein MISPET in der ausgewählten Spalte liegt und sich die MISi¹ETs Q^y, und Q.p im leitenden Zustand befinden, für den last-MISEET Q₁^₁ ergibt sich kein Gleichstromweg, weil der MISI¹ET Q^₇ in der ausgewählten Spalte liegt. Infolgedessen wird das Massepotential an die Bit-Ausgangsleitung IL , und das Masse- potential an die Bit-Ausgaagsleitung Bp und die Versorgungsspannung an die Bit-Ausgangsleitung B, gelegt bzw. ausgelesen, und zwar entsprechend den festgespeicherten Inhalten.

Wie bereits zuvor erläutert, arbeitet der Speichermatrix-BOM 22, der nach dem Longitudinalsystem aufgebaut ist, .dann, wenn die ausgewählte Wortadreösen-Auswahlleitung an Massepotential und die nicht ausgewählte Wortadressen-Auswahlleitung an . der Versorgung sspannung liegt. Ist der Wox'tadressen-Decodier-KOM 11 gemäss dem Longitudinalsystem geschaltet, so kann er ohne Einfügen von Invertern direkt angeschlossen werden.

Fig* 4 gibt eine Schaltungsanordnung wieder, bei der ein Speichermatrix-ROM 23 als "Mchtverhältnis-Schaltung'styp" aufgebaut 1st, um den Speicheraatrix-HOM 22 gemäss Fig. 3 hinsichtlich der Integrationsdichte und der Leistungsverluste zu verbessern. Der Ausdruck "Hichtverhältnis-Schaltungstyp" ("ratioless type^l:) bezeichnet eine Schaltung, bei der die Ausgangsspannung nicht durch das Widerstandsverhältnis zwischen Last-MISFET und Treiber-MISPET festgelegt ist.

In Fig. 4 sind MISFETs Qp^ - Qp, zur Voraufladung vorgesehen, die von einem in Fig. 5B dargestellten Taktimpuls Φ^ angesteuert werden. Weiterhin sind Kondensatoren C^ - C, vorhanden. Die Kapazitäten von P-H-Übergangen werden jeweils als Kondensatoren C₁ - ο, verwendet. Weiterhin sind MISFETs Q_ß>1 - Q_ß2 zum Tasten vorgesehen, die von einem in Fig. 5B dargestellten Taktimpuls φρ angesteuert werden. Ferner sind in der Schaltung Übertragungsgate-MISFETs Qr^- Q^₁- ("transfer gate MISFETs") vorgesehen, die vom Taktimpuls 0o angesteuert werden. Ferner besitzt die Schaltung Ausgänge 0,, - 0,.

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Auf Grund der Zeitsteuerung durch den Taktimpuls 0^ v/erden die Kondensatoren (L· - C₇ von der Versorgungsquelle über die Vorauflade-MISFETs aufgeladen. Danach wird in Abhängigkeit von der Zeitsteuerung des Taktimpulssuges 0~ ein Adressensignal über die Übertragungs-MISFETs Qm^ und Qmp an den Wortadressen-Deco dier-EOM 11 gelegt. In diesem Falle wird jede mögliche Wortadressen-Auswahlleitung sofort ausgewählt, weil der Wortadressen-Decodier-ROM 11 als Verhältnisschaltungstyp aufgebaut ist. Der MISFETs in der durch den Wortadressen-Decodier-ROM 11 ausgewählten Spalte geht in den nicht leitenden Zustand über, wogegen die MISFETs in den nicht ausgewählten Spalten in den leitenden Zustand kommen. In 'Abhängigkeit von der Zeitsteuerung durch den Taktimpulszug 0_O iverden die Tast-MISFETs Q₀^ - Qo^ ebenfalls in den leitenden Zustand versetzt. In der Zeile, in der in der ausgewählten Spalte kein MISFET liegt, fliessen die Ladungen von dem mit der jeweiligen Zeile verbundenen Kondensator über den Tast-IIISFET ab, wogegen in der Zeile, in der der MISFET in der ausgewählten Spalte liegt, der mit der bestimmten Zeile verbundene Kondensator nicht entladen wird. Die Spannungszustände der Kondensatoren C^ und G₇ v/erden als Information der festgepeicherten Inhalte der ausgewählten Spalte über die Überträgungs-MISFETs Qm₅, - Qm₁- Jeweils an die Ausgänge Oy, - O, ausgelesen.

Wie bereits zuvor erläutert wurde, lassen sich mit dem in Fig. ^L\ dargestellten Speichermatrix-ROM die folgenden Vorteile erzielen: . -

1) Da die festgespeicherten Inhalte, die über die entsprechenden Bit-Ausgangsleitungen ausgelesen werden sollen,in Abhängigkeit davon bestimmt werden, ob die mit den entsprechenden Zeilen verbundenen Kondensatoren entladen sind oder nicht, ist es praktisch nicht erforderlich, dass g^ (Steilheits-) Verhältnis (mutal conductance ratio) zwischen den Vorauflade-MISFETs und den mit diesen MISFETs verbundenen MISFETs in Betracht zu ziehen. Das heisst, g_m zwischen den Tast-MISFETs und den damit verbundenen MISFETs kann klein gemacht werden, und dementsprechend können die von den jeweiligen MISFETs beanspruchten Be-

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reiche klein gehalten werden, so dass die Integrationsdichte des Speichermatrix-EOMs 23 erhöht werden kann.

2) Die Taktimpulszüge 0.* und 0~ unterscheiden sich in der Phase stark, d. h. die Vorauflade-MISEETs und die Tast-MISFETs werden niemals gleichzeitig in den leitenden Zustand versetzt, so dass zwischen der Versorgungsquelle (V-pj,) und Masse praktisch keine Gleichstromverbindung hergestellt wird. Daher werden die Lei» ..stungsverluste Im .Speicherniatrix-EQM 23 stark verringert.

Andererseits ist die Auslesegeschv'indigkeit für die im Speiehermatrix~EOM 23 festgepeichterten Inhalte hei dem in Eig. 4 dargestellten Speiehermatrix-EOM 23 aus den folgenden Gründen nicht immer hoch: _;

1) Bei Auftreten von Taktimpulsen der Taktimpulsfolge 0^ werden die Kondensatoren C^ - CU aufgeladen, die erst dann wieder entladen werden, wenn Taktimpulse der Impulsfolge 0p auftreten.

2) Da die Zeitkonstante, die durch den zusammengesetzten "Ein"-Widerstand der vielen in jeder Zeile angeordneten MISFETs vorgegeben und die Kapazität gross ist, ist die Entladungszeit lang. In anderen Worten, die Taktimpulsbreite der Impulsfolge 0o muss gross sein.

Pig. 5A zeigt den Wortadressen-Decodier-EOM 11 vom Verhältnis~ schaltungstyp im Longitudinalsystem und den Speichermatrix-EOM 24 vom Nichtverhältnis-Schaltungstyp im Longitudinal syst Sm, wobei die Tast-MISFETs weggelassen wurden► Bei dieser Schaltungsanordnung wird ein Adressensignal durch die Tastt-mpulfolge 0. angelegt, um die Entladezeit usw. des in lig. 4· dargestellten ■Speichermatrix-ROMs 23 zu verkürzen und damit die Auslesegeschwindigkeit zu erhöhen. Die Arbeitsweise des Speichermatrix-"EOMs 24- soll nachfolgend für den Fall beschrieben werden, bei dem die Uortadressen-Auswahlleitung VLj ausgewählt (Spannung NULL) und die Leitungen Wp - W^, nicht ausgewählt (-Vtvtj) sind.

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Zunächst weist der Taktimpuls der Taktimpulsfolge 0^ ein negatives Potential· auf und die Vorauf lade-MISIPETs Qp₁ werden in den leitenden Zustand -versetzt. Dann wird der Kondensator CU -auf die Spannung V-^ aufgeladen , weil der MISFET Q₁₇ nicbt leitend ist. Die Kondensatoren C₁ und Cp werden nur bis zu einem opannungswert aufgeladen, der sich auf dem Produkt von Versorgungs'spannung V-^j, und dem Verhältnis der Steilheit zwischen den Vorauflade-MISPETs Qp₁ und Qp₂ und den Dateneingangs-MISPETs Qq, Q₁₀ und Q*^» Q^p ergibt, weil alle mit den jeweiligen Ausgangsleitungen in Reihe geschalteten MISEETs leitend sind. Wenn danach der Taktimpuls 0* Massepotential aufweist, beginnen sich die Kondensatoren C₁ und Cp sofort zu entladen. Danach liegt an den jeweiligen Ausgangs leitungen Massepotential an. Im Gegensatz dazu wird der Kondens3.tor C₇ nicht entladen, da der HISi¹E[D Q₁₇- sich noch im nicht leitenden Zustand befindet und die Ausgangsleitung wird im wesentlichen auf der Spannung V^ gehalten. Wenn danach der Taktimpuls 0p eine negative Spannung aufweist, werden die Übertragungs-Gate-MISPETs Qm₇, - Qm,- in den leitenden Zustand versetzt und an den Ausgängen CL, Op liegt dann die Spannung 0 Volt und am Ausgang O₇- liegt dann die Spannung V^-r. an.

In P¹Xg. 5B sind verschiedene Schwingungsforinen aufgetragen, die bei dem in Pig«. 5A dargestellten Speichermatrix-ROM 24 auftreten. Bei Betrachtung dieser Schwingungsformen wird die Vex^- besserung der Auslesegeschwindigkext geiaäss der in Pig. 5-A dargestellten Schaltung noch deutlicher. In Pig. 5B sind die Taktimpulsfolgen 0^ und 0₂ dargestellt, die sich phasenmässig voneinander unterscheiden. Die Spannungsverläufe Vy^ - Vy^ stellen die Spannungszustände an den Vortadressen-Auswahlleitungen V^ - V^,, die Spännungsverlaufe V^- - V-^, .die Spannungszustände an den Kondensatoren C^ - C₇. und die'Spannungsverläufe ^V01 ~ ^03 ^d^^{e s}P^annunSszustände an den Ausgängen O^ - O₇- dar.

Mit den Bezugszeichen t₁, t^i t-, und tn werden die wahlweisen Schwingungsformen von Y₁₁* - V_u., V^, - V^ und V_m - V_n, für

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die Fälle bezeichnet, "bei denen die festgepeicherten Inhalte der durch die Wortadressen-Auswahlleitung V^ aufgewählten Spalte ausgelesen werden, die festgepeicherten Inhalte aus der durch die Wortadressen-Auswahlleitung Vg ausgewählten Spalte ausgelesen werden., die festgespeicherten Inhalte aus der durch die Vortadressen-Auswahlleitung V₇ ausgewählten Spalte ausgelesen werden bzw* die festgepeicherten Inhalte aus der durch die Vortadreseen-Auswahlleitung V^ ausgewählte Spalte ausgelesen werden.

Vie sich aus der zuvor beschriebenen Arbeitsweise ergibt, ist der Entladungsvorgang bei dem in Pig. 5A dargestellten Speichermatrix-ROM 24 verbessert, und daher ist bei dieser Schaltung die Auslesegeschwindigkeit aus folgenden Gründen hoher als bei der in Pig* 4 dargestellten Ausführungsform:

1) Da die Tast-IiISFETs weggelassen sind, ist die Anzahl der MISPETs, die mit der jeweiligen Ausgangleitung verbunden werden um eins geringer« Demzufolge verringern sich auch die Entladungs-Zeitkonstanton der Kondensatoren C^ - O₇ und die für die Endladung benötigten. Zeiträume sind kurzer.

2) Der Kondensator, an dem das Potantial der entsprechenden Ausgangsleitung auf Null Volt festgelegt werden soll, wird auf eine (hinsichtlich des Absolutwertes) kleinere Spannung als die Versorgungsspannung V-q-q aufgeladen, wenn der Taktimpuls 0XJ eine negative Spannung aufweist. Daher wird der Entladezeitraum um diesen Unterschied kurzer.

3) Venn der Taktimpuls 0^ das Massepotential auf v/eist, so tritt der Zeitpunkt, an dem sich die Kondensatoren C* - Q₁-, zu entladen beginnen, früher auf. . .

Fig. 6A zeigt ein Anordnungsschema für den Pail, bei dem der Speichermatrix-Bereich 22 in Pig. 3 auf einem einzigen HaIbleiterplättchen untergebracht ist. Pig. 6B zeigt einen Querschnitt entlang der in Pig. 6A eingezeichneten Schnittlinie A - A¹. In Pig. 6A ist das Schreibmuster des ROM vom Longitudinal typs dadurch ausgebildet, dass unter einer Silicium-Gate-Schicht ein unterlagerter Bereich, ein sogenannter beerdigter

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Bereich entweder vorhanden oder nicht vorhanden ist. Oder anders ausgedrückt, der Teil'bei dem der beerdigte Bereich unter der Silicium-Gate-Schicht vorhanden ist, ist lediglich ein Verbindungsbereich und an dieser Stelle ist slso praktisch kein MiSFE¹T, während an der Stelle, an der unter der Si-Gate-'Schicht kein beerdigter Bereich vorhanden ist, die Source- und Drain-Zone, welche voneinander isoliert sind, ausgebildet sind so dass an dieser Stelle ein MISEET vorliegt»

Nachfolgend soll das Aufbauscheiaa bzw. das Muster des ROM vom longitudinal typ beschrieben werden. In der Figur bildet eine Si-Gate-Schicht 9*(die.der Wortadressen-Auswahlleitung entspricht) die Gate-Zonen der in jeder Spalte angeordneten MIS-FET s und verbindet die Gates. Der beerdigte Bereich 10 ist durch P^-Diffusion an der Stelle ausgebildet, an der nur eine Verbindung gewünscht wird, ohne dass ein IiISFE¹I an dieser Stelle sein soll« Da der beerdigte Bereich 10 direkt unter dem Si-Gate liegt, wird er vor Ausbildung der Si-Gäte-Schicht 9 erzeugt. Eine P⁺-Verbindungsschicht 11 bildet die -Drain-Zonen und die Source-Zonen der in den jeweiligen Zeilen angeordneten MISFETs und dient dazu, die in den jeweiligen Zeilen angeordneten MISFETs in Reihe zu schalten. An den Stellen, an denen die beerdigten Bereiche 10 nicht direkt unter den Si—Gate-Schichten 9 ausgebildet sind, befinden sich die Gate-Zonen der jeweiligen MISFETs. - ' .

Wie bereits zuvor erläutert, ergeben sich dann, wenn der ROM vomLongitudinalEystem in MISLSI-Bauweise (d. h. als Bauteil mit einer hohen Integrationsdichte und vielen MISFETS) hergestellt wird, die folgenden Vorteile:

1) Um die Muster des EOM in jeder Zeile zu schreiben, können die MISFETs durch P⁺-Verbindungsbereiche in Reihe geschaltet werden. Es ist dabei nicht erforderlich, für die Verbindung der Wortadressen-Auswahlleitungen in den jeweiligen Drain-Zonen Kontaktfenster auszubilden, wie dies bei ROHsvom Lateraltyp erforderlich ist. Daher ist es nicht nötig, in'den Drain-Zonen Kontaktbereiche zu schaffen, so dass der erforderliche Bereich

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bzw. die erforderliche Fläche klein gehalten werden kann.

2) Die Erd-Verbindungsschicht brauctfc nicht wie beim ROH vom Lateraltyp in öecte¹* Spalte vorgesehen zu sein, sie kann praktisch nur eine Schicht sein (vgl, Fig. -5).

3) Da die MISFETs bei dem ROM vom Longitudinaltyp durch die ZweiSchichten-Verbindungen der Si-Gate-Schicht und der.P⁺- Verbindungsschicht ausgebildet werden," kann eine Al-Verbindungsschicht als dritte Schicht auf der.dem ROM vom Logitudinaltyp bildenden Fläche ausgebildet werden« Im Falle, dass den MISFETs wie beim ROM von Lateraltyp durch drei Schichten, nämlich durch die Si-Gate-Schicht, die P⁺-Verbindungsschicht und die Al-Verbindungsschicht, welche als Ausgangsleitung dient, ausgebildet sind, ist es schwierig, einen weiteren Verbindungsbereich auf der den ROM bildenden Fläche herzustellen und es war daher erforderlich, speziell einen zusätzlichen Bereich oder eine zusätzliche, spezielle Fläche für den Verbindungsteil ausserhalb der den ROM bildenden Fläche vorzusehen.

Wie bereits erläutert, können geraäss den erfindungsgeiaässen Ausführungsformen die zuvor genannten ersten bis vierten Erfordernisse bzw. Aufgaben aus den folgenden Gründen befriedigt bzw. gelöst werden:

1) Der Grund, weshalb das erste Erfordernis bzw. die erste Aufgabe befriedigt bzw. gelöst werden kann:

Der in Fig. 3 dargestellte Adressen-Decodierrr.ROM 11 ist als Longitudinalsystem aufgebaut, so dass ein Strom durch den mit der ausgewählten Adressenauswahlleitung verbundenen Last-MISFET und kein Strom durch den mit der nicht ausgewählten Adressenauswahlleitung verbundenen Last-MISFET fliesst. Bei dem Adressendecodier-ROM ist die Zahl der auszuwählenden Adressenauswahlleitungen kleiner als die Zahl der nicht auszuwählenden Adressenauswahl! eitungen. Daher kann die Verlustleistung im Adressendecodier-ROM vom Longitudinalsystem stark verringert werden.

2) Der Grund, weshalb das zweite Erfordernis bzw. die zweite Aufgabe befriedigt bzw. gelöst werden kann:

Der Adressendecodier-ROM vom Longitudinalsystem decodiert ein Adressensignal derart, dass die ausgewählte Adressenauswahl-

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A.C.

leitung auf Massepotential und die nicht ausgewählte Adressenauswahlleitung an die Versorgungsspannung gelegt wird. Auch der Sp ei cherm atrix-RGH vom Longitudinalsystem arbeitet derart, dass die IiISFETs der ausgewählten Spalten in den nicht leitenden Zustand, und die MlSFETs der nicht ausgewählten Spalten in den leitenden Zustand gebracht v/erden. Dies bedeutet, .dass der Adressenäecodier-ROrl ohne Einschalten von Invertern zwischen Ausgang und Eingang direkt mit dem Speichermatri^-ROM verbunden "v/erden kann.

3) Der Grund, warum das dritte Erfordernis bzw. die dritte Aufgabe befriedigt bzw. gelöst werden kann:

Der Speicfcermatrix-ROM 23 ist nicht vom Verhältnis-Schaltungstyp, bei dem die Ausgangsspannung in Abhängigkeit vom Widerstandsverhältnis (g -Verhältnis) zwischen dem Last-KISFET und dem Treiber-KISFET erzeugt wird, der Speichermatrix-ROK 23 ist vielmehr geicäss dem Nichtverhältnis--Typ aufgebaut, bei dem die Ausgangsspannung in Abhängigkeit davon festgelegt; wird, ob der Kondensator entladen ist oder nicht« Es ist daher nicht erforderlich, das g -Verhältnis der MISi¹ETs, die cit den Vorauf lad e-HISFET σ in Verbindung stehen, in Betracht au aiehen* Daher ist auch eine Verringerung der Integrationsäichte nicht erforderlich. Darüberhinaus wird der Kondensator bein; Nichtverhältnis-Schaltungstyp durch die Taktimpuls-Folge 0^ aufgeladen und durch die Takt imp Ul¹So Ige 0^ entladen, so dass praktisch keine Gleichstroiaverbindung zwischen der Versox'gungsquelle und Masse hergestellt wird. Infolgedessen sind auch die Leistungsverluste klein.

4) Der Grund, weshalb das vierte Erfordernis bzw. die vierte Aufgabe befriedigt bzw. gelöst werden kann:

Es ist Wortadressen-Decodier-ROM 11 vom Longitudinaltyp und vom Verhältnis-Schaltungstyp und der Speichermatrix-EOM 24 vom Longitudinaltyp und vom Hichtverhältnis-Schaltungstyp mit weggelassenen Tast-MISFETs vorgesehen; das Adressensignal wird mittels des Taktimpulses 0^, an den Wortadressen-Decodier-ROM 11 gelegt, und gleichzeitig wird der Speichermatrix-ROK 24 voraufgeladen; die festgespeieherten Inhalte werden dann durch den Taktimpuls 0p ausgelesen. Bei einer solchen Bauweise wird die Geschwindigkeit, mit der die festgespeicherten Inhalte

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ausgelesen werden, aus den folgenden Gründen wesentΊ.ich. höher:

1) In der Zeile, in der die ausgewählte Spalte keinen KISFET aufweist, wird die Kapazität, bsw. der Kondensator, der init der entsprechenden Zeile verbunden ist, entsprechend den Widerstandsverhältnio zwischen dem Vorauflade-MISFlST und den daaii verbundenen MISl⁷ExE aufgeladen« Daher wird der Kondensator nicht auf die VerGorbungf.spannung aufgeladen.

2) Da die -TaBt-MISPl/Ts nicht vorhanden sind, beginnt die Entladung sobald der Taktimpuls 0- endet.

3) Auf Grund der Tatsache/ dass die Zeitkonstante auf Grund des nicht vorhandenen Tast-KISFETs kleiner ist, geht der Entlaäevorg£uig zu diesen* Zeitpunkt schneller vonstatten.

Zuvor wurden verschiedene Aunführungsformen der Erfindimg beschrieben . In den Fig. 7 und O v/erden nachfolgend v/eitere Ausführujagsforrnen und Abwand!ungsmöglichkeiten der Erfindung erläutert.

Bei der in Fig. 7 dargestellten, weiteren Ausführungsform der Erfindung sind - um auch irgendeine gewünschte Zeile des Si>eichermatri x-ROM auswählen zu können - ein ßp eichers at r ix-ROiM-Bereich 25 "Lind der Wortadressen-Decodier—ROM 11 zusätzlich mi.t einea Bit-Adressendecodier-ROM 26 und einem Bit-Auswahl-ROM-Teil 27 versehen«

Der Bit-Auswahl-ROM-Teil 27 ist eine Gate- bzw« Steuer- oder Verknüpfungsschaltung, mit der eine von mehreren Bit-Ausgangsleitungen B^ ~ B^ ausgewählt werden. Dieser Bit-Auswahl-ROM-Teil 27 ist als ROH vom Longitudinaltyp integral mit dem Speichermatrix-ROM-Teil 25 aufgebaut. Der Bit-Adressendecodier-ROM 26 steuert das Bit-Auswahl-ROM-Teil 27-

ITachfolgend soll die Arbeitsweise des Bit-Auswahl-ROM-Teils 27 anhand des Beispiels, bei dem die Bit-Ausgangsleitung B^ ausgewählt wird, erläutert v/erden.

Wenn eine Bit-Adressen-Auswahlleitung Y^ vom Bit-Adressendeco-

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SAD ORDQiNAL ,

dier-EOM 26 ausgewählt wird, werden die MISFEiPs Q₂₅ und Q₂C des Bit-Ausv.^rahl-RGii-Teils 27-in den nicht leitenden Zustand versetzt. Die mit dem Bit-Adreseen-Auswahllei-tungen Yp und Y₇ verbundenen MISFETs Q₀^. bzw. Q_0n v/erden in den leitenden 'Zu-stand gebracht, weil ar. ihnen die Yersorgungsspannung anliegt. Die Bit-Ausgangsleitung B^ steht mit einem Anβchiuss einer Kapazität bzw. eines Kondensators C--, in Verbindung, weil sich die MISFE¹Ts Qp^ und Q_Op i^¹ le-itenden-Zustand befinden. Dagegen sind die Bit-Ausgangsleitungen B₀ und B₇ nicht mit einem Anschluss des Kondensators G₁ verbunden, da die KISFETs Qpχ und Q₀c- nicht leiten. Auf diese V/eise kann die vorgegebene Adresse des Speichermatrix-EOri-'i'eils ?5 mittels des Wortadressendeeodier-KOHs und des Bit-Adressendecodier-ROKs ausgewählt v/erden.

Bei einer weiteren erfindungsgemässen Ausführungsforra genass Fig. 8 ist der Bit-Adressendecodier~5OM mittels eines EOHs vom Lateraltyp aufgebaut, wobei in jeder Zeile des Bit-Auswahl-ROK--Teils ein einziger JiISFET angeordnet ist. Der Bit-Auswahl» ÜOM-T'eils 2?^! enthält einen KlSFET Q₇^, der aa Sclmittpunkt zwischen .der Bit-Adresrjenausv.^Tahi.leitung Y^, und der Bit-Ausgangsleitung B- angeordnet ist, einen MISFET Q_7/,, der am Schnittpunkt zwischen der Bit-Adressenauswahlleitung Yp und der Bit— Ausgangsleitung B₀ angeordnet ist und einen MISFET Q^_r, der ara Schnittpunkt zv;ischen der Bit-Adressenauswahlleitung Y₇. und der Bit-Ausgangsleitung B₇ angeordnet ist. Auf Grund dieses Aufbaus ist mit der Kapazität C₇, nur die Bit-Auswahlleitung verbunden, die den KISFET am Schnittpunkt der Bit-Adressenauswahlleitung aufweist, die durch den Bit-Adressendecodier-SOM 26' ausgewählt ist.

Entsprechend der in Fig· 8 dargestellten Ausführungsform ist in jeder Zeile des Bit-Auswahl-ROMs nur ein einziger MISPE¹I vorgesehen und daher ergibt sich dann, wenn der Speicherinatrix-teil und der Bit-Auswahlteil durch einen integralen ROM vom Longitudinaltyp aufgebaut sind, der Vorteil, dass der Entladevorgang nicht behindert bzw. verzögert wird.

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BAD ORfQINAt

Mit den verschiedenen, zuvor beschriebenen Ausführungsformen der Erfindung lassen sich .folgende Wirkungen und Vorteile er-zielen:

1) Mit dem ip Fig* 3 dargestellten Adressenclecodier-ROM 11 lässt sich die Verlustleistung gegenüber dem Adressenäecodier-EOM vom Latcralsystesi verringern.

2) Mit dem Adressendeeodier-RQM 11 und dem Speichermatrix-ROM

22 gernäss Fig. 3 nimmt die Zahl der Komponenten, mit denen diese EOMs verbunden werden, nicht zu.

3) Bei dem in Fig. 4 dargestellten ßpeicherraatrix-ROM 23 ist die Verlustleistung v/es entlieh geringer, v/eil der 2OM als Eichtverhältnis-Sehaltungstyp aufgebaut ist, bei den keine Gleichstromverbindung hergestellt wird.

4) Auf Grund des Aufbaus des Wortadresaendecodier-EOMs 11 und des Speichermatrix-ROKs 24 gemäss I^rig. 5A und des Steuervorgangs für die in Fig. 5A dargestellten Schaltung kann die Geschwindigkeit, mit der die festgespeicherten Inhalte ausgelesen werden, erhöht werden.

5) Bei der in Fig. B dargestellten Schaltung reicht ein einziger MlBFET für jede Zeile des Bit-Auswahl-ROM-Teils aus, so dass der Entladungsvorgang des ROKs voxu. Longitudinal typ, der aus'dem Speichermatrix-EOM-Teil 25 und dem Bit-Auswahl-BOM-Teil 26' besteht, verbessert wird.

6) Im Falle, dass der ROM vom Longitudinaltyp in einem MISLSI-Bauelement zusammengefasst ist, kann die Integrationsdichte dieses Bauelementes auf Grund des in Fig. 6 dargestellten Bauschemas bzw. Baumusters stark erhöht v/erden. Darüberninaus kann dann, wenn der ROM vom Longitudinal typ als Ni cht verbal tnif··- Schaltungstyp aufgebaut ist, g ausser Betracht bleiben und die Integrationsdichte kann weiter erhöht v/erden.

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Claims

Petent an sp ruche

Halbleiterfest speicher, dadurch gekenn- ζ ei c "h U e t, dass ein in Porm eines Halbleiterfestspeichers ausgebildeter Adressendecodierer (11) vorgesehen ist, bei dem die Zahl der auszaiwähl enden Auagaiigsleitungen kleiner ist als die Zahl der niclit auszuwählenden Ausgangs!eitungen, dass äer Adressendecodierer (11) als Kalbleiterfestspeieher in Logituainalsystein aufgebaut ist und dass ein Strom nur durch einen Last-MISKXT (Q_Lr~Qj_jP)_> welcher mit einer ausgewählten Aäressenaus» gangsleitung (W,, - VJ^) verbunden ist, fliessen kann.

Halbleiterxestspeicher, dadurch gekonnseichEet, dass in eineir. Hal-bleiterfestspeicher eine Speiciiermatrix (22_t 2.3-, 24, 25) ffiit einem AdressendecoQierer--IIalbleiter.fectspeicher (11) verbunden ist und dass die Speicheriaatrix (22, 2J₅ 24, 25) als Halbleiterfestspeicher im Longitudinal system aufgebaut ist, wobei die Ausgänge des Adree™ sendecodier-Halbleiterfestspeichere (11) direkt Kit der; Eingängen des Speichermatix-HalbleiterfestSpeichers (22, 23, 24, 25) verbunden sind.

Halbl eiterfest sp ei. eher mit einesi Adressendeccdierer-Halbleiterfestspeicher nach Anspruch. 1 und einem Speicherraatri» Halbleiterfestspeicher vom Longitudinalsystem, der mit einer Ausgangsseite des Adressenöecodier-Halbleiterfestspeichers verbunden ist, dadurch gekennzeichnet, dass der Speichermatrix-Halbleiterfestspeicher (22, 25» 24, 25) als Kichtverhältnis-Schaltungstyp aufgebaut ist.

Halbleiterfestspeicher mit einem Adressendecodier-Halbieiterfestspeicher vom Longitudinalsystem und einem Speichcrnatrix-Halb].eiterfestspeich.er \rom Longitudinal syst em, welcher mit der Ausgangsseite des Adressendecodier-Halbleiterspeichers verbunden ist^ dadurch gekennzeichnet, dasH

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BAD OBiQiNAL

der Adressendecodier-Kalbleiterfestspeicher (11) als Verhältnis-Schaltungstyp und der Speichermatrix-Halbleiterfestspeicher (22, 23, 24, 25) als Kichtverhältnis-Schaltung-styp ohne Te s 1-IiISFrITs (Qw₁ - Q-, ₇) aufgebaut· ist, dass ein Adrer.se.asignal in Abhän^i gkeit eines ersten Taktimpuls e ^ (Θ.) isi den Ad.j.'£.-,9.Bendocodi or-Halbleiterf estspcic}ier (11) angelegt wird, dass synchron da?-u der Speichermatrix-Halbleitc3?festspeicrier (23, 24, 25) vorauf geladen v.'irä, und dass die gespeicherten Inhalte einer vorgegebenen Adresse des Speich e j.-matrix-IIalbl eiterfest Speichers (2j5, 24, 25) Kit einem zweiten Taktimpuls (θρ), dessen Phase sich von der Phase des ersten Takt impuls (©•·.) unterscheidet, nacheinander ausgelesen v-erden.

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BAD ORIGINAL

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