DE2708702A1

DE2708702A1 - Selektionstreiberschaltung

Info

Publication number: DE2708702A1
Application number: DE19772708702
Authority: DE
Inventors: Dominic Patrick Spampinato
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-03-08
Filing date: 1977-03-01
Publication date: 1977-09-15
Also published as: JPS5718270B2; FR2344092A1; FR2344092B1; JPS52108741A; CA1097814A; IT1118018B; US4074237A

Description

Böblingen, den 28. Februar 1977 moe-rs/bb

Anmelderin:

International Business Machines Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelderin: YO 975 022

Vertreter:

Patentassessor Dipl.-Ing. Anton Mönig 7030 Böblingen

Bezeichnung:

Selektionstreiberschaltung

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Die Erfindung betrifft eine Schaltung der im Oberbegriff des Patentanspruchs 1 bezeichneten Art.

Zwischen den Wortleitungstreiber und die zugehörige Wortleitung ist bei bekannten Schaltungen der eingangs genannten Art gewöhnlich ein Schaltelement in Form eines Feldeffekttransistors eingefügt, dessen in einem früheren Zeitintervall aufgeladene Gate-Kapazität in Abhängigkeit vom Decodiererausgang entladen wird oder nicht. Soll die betreffende Wortleitung selektiert werden, bleibt das Gate aufgeladen und das Wortleitungspotential kann angehoben werden. Diese Veränderung des Wortleitungspotentials wird auf eine bistabile Kippstufe mit kreuzgekoppelten Schaltungselementen gekoppelt, so daß eines der kreuzgekoppelten Schaltelemente eingeschaltet wird und an seinem zugehörigen Schaltungsknoten Massepotential aufweist, über die Kreuzkopplung liegt dieses Massepotential am Gate des anderen Schaltungselementes, das dadurch ausgeschaltet gehalten wird und so die damit verbundene Wortleitung von Massepotential getrennt hält, wenn der entsprechende Wortleitungstreiber eingeschaltet ist. Ist das Gate des Schaltelementes zwischen dem Wortleitungstreiber und der Wortleitung entladen (unselektierter Zustand), kann keine Potentialänderung auf die Wortleitung übertragen werden, so daß das in selektiertem Zustand durch die Potential-¹ änderung eingeschaltete Schaltungselement der bistabilen Kippstufe gesperrt bleibt und an seinem Schaltungsknoten einen hohen Potentialwert aufrecht erhält. Dieses hohe Potential wird über die Kreuzkopplung auf das Gate des anderen Schaltungselementes in der Kippstufe geleitet, so daß dieses einschaltet. Dadurch wird an die damit verbundene Wortleitung Massepotential angelegt und solange aufrechterhalten, wie der unselektierte Zustand andauert. Schaltungen dieser Art sind hinsichtlich der mindestens drei dafür benötigten Schaltelemente sowie der dabei auftretenden Gleichstromverlustleistung mit ihrer nachteiligen Auswirkung auf die Packungsdichte nicht befriedigend.

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Bei einem anderen Schaltungskonzept dieser Art kommt man zwar mit weniger Aufwand aus, nach einmal erfolgter Selektion einer bestimmten Wortleitung sind die nicht selektierten Wortleitungen jedoch potentialmäßig nicht fixiert, so daß z. B. bei Potentialänderungen auf den Bitleitungen über kapazitive Kopplungseffekte Selektionsfehler, d. h. Fehlselektionen unerwünschter Speicherstellen, vorkommen können.

Aufgabe der Erfindung ist es, derartige Selektionstreiberschaltungen in der Richtung weiter zu verbessern, daß während der gesamten Selektionszeit einer bestimmten Auswahlleitung die übrigen nichtselektierten Auswahlleitungen mit geringem Aufwand an zusätzlichen Schaltelementen zuverlässig gegen Fehlselektionen infolge Störeinkopplungen geschützt sind.

Zur Lösung dieser Aufgabe sieht die Erfindung die im Patentanspruch 1 gekennzeichneten Maßnahmen vor. Merkmale vorteilhafter Weiterbildungen der Erfindung finden sich in den Unteransprüchen. Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen: Fign. 1 und 2

Fign. 3 und 4

ein erstes Ausführungsbeispiel der Erfindung in einest teilweise schematischen elektrischen Schaltbild (Fig. 1) sowie in einem Impulsdiagranm zur Erläuterung des Betriebsablaufs und

ein demgegenüber weitergebildetes zweites Ausführungsbeispiel der Erfindung ebenfalls in seinem elektrischen Schaltbild (Fig. 3) sowie einem erläuternden Impulsdiagramra (Fig. 4).

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In Fig. 1 ist - allgemein mit 1 bezeichnet - eine Wortleitungs-Kleramschaltung dargestellt, die mit einer Wortleitung 2 für ein Speicherfeld gekoppelt ist und einen Decodierer 3 mit mehreren steuerbaren Schaltern 4 aufweist. Die steuerbaren Schalter 4 sind dort als Feldeffekttransistoren mit Gate-Elektroden 5 dargestellt, wobei jede Gate-Elektrode 5 mit einer der Adreßleitungen 6 verbunden ist und die übrigen FET-Anschlüsse (Source und Drain) jeweils parallel zwischen die Leitungen 7 und 8 geschaltet sind. Am einen Ende der Leitung 7 ist ein steuerbarer Schalter in der Form des Feldeffekttransistors 9 vorgesehen. Bei den in diesem Ausführungsbeispiel angesprochenen Transistoren kann es sich beispielsweise um HPN-Feldeffekttransistoren vom Anreicherungstyp handeln. Die Gate-Elektrode 10 des Transistors 9 ist mit einer Impulsspannung sguelIe 11 verbunden, die eine mit φ1 bezeichnete Spannung abgibt. Mit der Drain-Elektrode des Transistors 9 ist eine Spannungquelle 12 für +V verbunden.

Am anderen Ende der Leitung 7 ist ein Transistor 13 vorgesehen, dessen Gate-Elektrode 15 <|>2-Signale von der Impulsspannungsquelle 14 erhält. Mit seiner Drain-Elektrode ist der Transistor 13 mit der Gate-Elektrode 16 des Transistors 17 verbunden. Dessen Source-Elektrode ist an die iiortleitung 2 und einen Transistor 18 angeschlossen. Am Drain-Anschluß von Transistor 17 liegt eine Impulsspannungsquelle 19 für die mit ^VWL ^bezeicnneten Signale. Am Source-Anschluß von Transistor 18 liegt ein Referenzpotential 20, vorzugsweise Massepotential. Zwischen der Gate-Elektrode 16 und der Wortleitung 2 ist ein sog. Bootstrap-Kondensator 21 vorgesehen. Mit der Gate-Elektrode des FET 18 ist die bereits erwähnte Leitung 8 verbunden, an der parallel jeweils die Source-Elektroden der Transistoren 4 des Decodierers 3 liegen. Ära anderen Ende der Leitung 8 ist ein Transistor 23 vorgesehen, dessen Source-Elektrode mit dem Referenzpotential 20 (Massepotential) und dessen Gate-Elektrode 24 mit einer Impulsspannungsquelle

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25 für die invertierten φ 1-Signale verbunden ist. Lediglich der Vollständigkeit halber wird darauf hingewiesen, daß bei tatsächlichen Speichern eine Vielzahl derartiger Wortleitungen 2 vorgesehen sein können, die jeweils mit einer solchen beschriebenen Schaltung (entsprechend 1) inklusive eines zugeordneten Decodierers (ensprechend 3) zusammenhängen.

Unter Hinzuziehung von Fig. 2 soll die Arbeitsweise der Klemmschaltung nach Fig. 1 näher erläutert werden. Während des mit I bezeichneten Zeitintervalls für die Adreßauswahl sind die Impulsspannungsquellen für φ1 und φ2 eingeschaltet, während die Impulsspannungsquellen für ^T und V„_L ausgeschaltet sind. Infolge der positiven Spannung an den Gate-Elektroden 10 des Transistors 9 und 15 des Transistors 13 kann über die leitenden Transistoren 9 und 13 die mit der Gate-Elektrode 16 des Transistors 17 verbundene Kapazität auf ungefähr +V aufgeladen werden, über den leitenden Transistor 17 wird damit an die Wortleitung 2 das zu diesem Zeitpunkt Massepotential aufweisende V.„-Signal der Impulsspannungsquelle 19 angelegt. Bekanntermaßen liegt im Auswahlzustand der Wortleitung 2 keine der Adreßleitungen 6 auf Einschaltpotential, so daß keiner der Transistoren 4 des Decodierers 3 leitend ist. Lediglich Transistor 17 ist über die Leitung 7 mit den Transistoren 13 und 9 eingeschaltet. Handelt es sich dagegen =bei der Wortleitung 2 um eine unselektierte Wortleitung, ist mindestens einer der Transistoren 4 über ein entsprechendes Potential auf einer der Adreßleitungen eingeschaltet. In dem Fall ist im Zeitintervall I zusätzlich zu Transistor 17 Transistor 18 leitend, so daß darüber an die Wortleitung 2 Massepotential angelegt wird. Der Einschaltweg für Transistor 18 geht über die Gate-Elektrode 22, die Leitung 8, einen der Transistoren 4, schließlich über Transistor 9 (gesteuert von φ1) auf die +V-Spannungsquelle 12.

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Im Zeitintervall II schaltet die Impulsquelle für φ1 ab, während die für ^T entsprechend einschaltet. φ2 bleibt eingeschaltet. Infolge des nunmehr leitenden Transistors 23 werden die Gate-Kapazitäten der Transistoren 17 und 18 entladen, wobei der Entladeweg für Transistor 17 im Falle einer unselektierten Wortleitung über einen der Transistoren 4 des Decodierers 3 führt. Handelt es sich um eine selektierte Wortleitung ist keiner der Transistoren 4 leitend, so daß für die Entladung des Gates 16 trotz des Leitzustandes für die Transistoren 13 und 23 kein Entladungsweg vorliegt. Am Ende des Zeitintervalls II ist das Gate 22 auf Massepotential entladen und das Gate 16 entweder ebenfalls entladen oder aber noch aufgeladen, je nachdem ob die Wortleitung 2 selektiert oder nichtselektiert ist.

Zu Beginn des mit III bezeichneten nächsten Zeitintervalls sind TT und Φ2 ab- und Φ1 eingeschaltet. Bei selektierter Wortleitung 2 liegt für Transistor 17 die Einschaltbedingung vor; der φ 1-Impuls kann sich aber nicht auswirken, da wegen des gesperrten Transistors 13 ^2-Impuls) die kapazitive Aufladung am Gate 16 unbeeinflußt bleibt. Tritt deshalb im Anschluß an das Zeitintervall III das V^-Signal der Impulsquelle 19 auf, wird dieser Wortleitungstreiberimpuls über Transistor 17 auf die Wortleitung 2 gelangen.

Im Fall einer nichtselektierten Wortleitung waren zu Beginn des Zeitintervalls III die Gate-Kapazitäten der Transistoren 17 und 18 entladen. Beim Auftreten des φ1-Impulses kann wegen des nicht vorhandenen φ2-Impulses die Gate-Kapazität des Transistors 17 wegen des gesperrten Transistors 13 nicht aufgeladen werden. Da jedoch mindestens einer der Transistoren 4 des Decodiereis leitend ist, kann die Gate-Kapazität des Transistors 18 über einen dieser Decodier-Transistoren sowie Transistor 9 aufgeladen v/erden. Unter diesen Umständen wird

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über Transistor 18 an die Wortleitung 2 das Referenzpotential 20 (Hassepotential) angelegt. Es ist somit ersichtlich, daß Wortleitungen im Falle der Selektion mit ihrer Worttreiber-Impulsquelle (über den leitenden Transistor 17) verbunden sind und im unselektierten Fall über den dann leitenden Transistor 18 an Massepotential gelegt werden. Ist die Wortleitung 2 über den Transistor 18 an Massepotential gelegt, bleibt dieser Zustand bis zur Selektion einer neuen Adresse bestehen, so daß über die (selektierten) Wortleitungen die jeweiligen Signale an die Speicherzelle(n) gelegt werden können. Die Gefahr, daß eine Kopplung auf andere nichtselektierte Wortleitungen vorkommen kann, ist durch die Maßnahme nach der Erfindung ausgeschaltet. Soweit ggf. ein Transistor 23 entsprechender Transietor nicht im Decoder 3 vorgesehen sein sollte, wäre demnach lediglich ein Mehraufwand von zwei Transistoren, nämlich 18 und 23, bzw. bei schon vorhandenem Transistor 23 lediglich ein einziger zusätzlicher Transistor 18 erforderlich.

In Fig. 3 ist in einem schematischen elektrischen Schaltbild ein· weitere Ausführungsform der Erfindung dargestellt, die zwar einen zusätzlichen FET erfordert, dabei jedoch nur noch einen Auflade- und einen Entladezyklus erfordert. Mit dem ersten Ausführungsbeispiel übereinstimmende Elemente sind gleich bezeichnet. Der einzige Zusatz in Fig. 3 ist der steuerbare Schalter in Form des Feldeffekttransistors 26. Dessen Gate-Elektrode 27 führt auf die Leitung 7, die wiederum an die Source-Elektrode des Transistors 13 angeschlossen ist. Dieser zusätzliche FET 26 erlaubt das Anlegen oder Nichtanlegen von Massepotential an die Wortleitung 2 in zwei Zeitintervallen im Gegensatz zu den drei Zeitintervallen bei dem in Verbindung mit den Fign. 1 und 2 besdiriebenen ersten Ausführungsbeispiel. Fig. 3 soll nun im Zusammenhang mit dem Impulsdiagramm nach Fig. 4 näher betrachtet werden. Es ist dabei noch einmal festzustellen, daß bei selektierter Wortlei-

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ΛΌ

tung 2 die Gate-Kapazität des FLT 17 über die Transistoren und 13 sowie die Leitung 7 aufgeladen ist. Da im Falle der selektierten Wortleitung keiner der Transistoren 4 im Decodierer leitend ist, wird keine Ladung über den eingeschalteten FKT 26 auf das Gate 22 des Transistors 18 geleitet. Am Ende des Zeitintervalls I wird φ1 ausgeschaltet, während φ2 anbleibt. Mit dem Abschalten von φ1 wird "φΤ eingeschaltet, wodurch Transistor 23 leitend wird und an die Leitung 8 Massepotential legt. Während dieser Zeit wird der FET 26 leitfähig gehalten, weil das Potential am Gate des Transistors 17 über den leitenden Transistor 13 und die Verbindung 28 an Gate des Transistors 26 anliegt. An Gate 22 des Transistors 18 liegt deshalb Massepotential, wodurch dieser Transistor gesperrt gehalten wird.

Im Falle der Selektion der Wortleitung 2 werden die Gate-Kapazitäten beider Transistoren 17 und 18 geladen, da wenigstens einer der Transistoren 4 leitend ist. FET 26 befindet sich im Leitzustand, da das Potential +V über die Leitungen 7 und 28 an seinem Gate 27 liegt. Auf diese Weise wird an die Wortleitung 2 im Zeitintervall I über die Transistoren 17 und 18 Massepotential angelegt. Zu Beginn des Zeitintervalls II wird φ1 ausgeschaltet, während φΤ eingeschaltet wird und φ2 eingeschaltet bleibt. Weil die Transistoren 13 und 23 sowie mindestens einer der Decodier-Transistoren 4 leitend sind, wird die Ladung auf der Gate-Kapazität des Transistors 17 nach Masse abgeleitet. Dabei sinkt auch das Potential am Gate 27 auf Massepotential 20 ab. Da die Source-Elektrode des FET 26 über einen der leitenden Transistoren 4 im Decodierer 3 mit der Source-Elektrode des Transistors 13 verbunden ist, liegen am Gate und an Source von FET 26 jeweils Potentiale, die in gleicher Weise abnehmen. Folglich schaltet FET 26 nicht ein und die auf der Gate-Kapazität des Transistors 18 befindliche Ladung aus dem Zeitintervall I bleibt erhalten,

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- H) ΑΛ

so daß Transistor 18 im Leitzustand bleibt und Massepotential 20 an die Wortleitung 2 anlegt.

Die Herstellung der beschriebenen Schaltungen als integrierte Schaltungen kann in üblicher Weise durchgeführt werden. Statt der in den Ausführungsbeispielen zugrunde gelegten NPN-Transistoren können auch PNP-Transistoren vom Anreicherungstyp eingesetzt werden, wenn die entsprechende Umkehrung der Spannungspolarität beachtet wird. Die genannten Feldeffekttransistoren brauchen keine besonderen kritischen Eigenschaften aufzuweisen; typische Spannungswerte sind für die Gate-Spannung etwa 15 Volt, für die Substratspannung etwa -2 Volt und typische Schwellenspannungswerte betragen 1,5 Volt.

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Claims

PATENTANSPRÜCHE

Treiberschaltung für Auswahlleitungen, z. B. die Wortleitungen einer Speicheranordnung, mit einer Decodierschaltung für die Zuordnung einer Eingangssignalkombination zum Selektionszustand einer betreffenden Auswahlleitung, dadurch gekennzeichnet, daß mit den Auswahlleitungen jeweils eine steuerbare Klemmschaltung gekoppelt ist, über die bei Nichterfüllung der Decodierbedingung an die betreffende Auswahlleitung ein gegenüber dem Selektionszustand unterschiedliches Referenzpotential, vorzugsweise Massepotential, angelegt wird.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Klemmschaltung einen mit seiner Schaltstrecke zwischen die betreffende Wortleitung und das Referenzpotential, vorzugsweise Massepotential, angeordneten Transistor (18) enthält, an dessen Steuerelektrode jeweils bei Nichterfüllung der Decodierbedingung eine aus der Decodierschaltung (3) abgeleitete iäinschaltspannung angelegt ist.
3. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sie mit als Schalter betriebenen Feldeffekttransistoren aufgebaut ist.
4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen eine Impulsspannungsquelle (19) für das Auswahlleitungspotential im selektierten Zustand und das Referenzpotential (20) zwei hinsichtlich ihrer Schaltstrecken in Reihe geschaltete Transistoren (17, 18) angeordnet sind,

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ORIGINAL INSPECTED

an deren gemeinsamen Verbindungspunkt die betreffende Ausv/ahlleitung (2) angeschlossen ist, daß die Gate-Elektrode (16) des einen Transistors (17) mit einer
Aufladeschaltung (13, 9, 11, 12) und die Gate-Elektrode (22) des anderen Transistors (18) mit einer demgegenüber zeitversetzt wirksamen Entladeschaltung (23, 25) auf das Referenzpotential verbunden ist, daß zwischen den Gate-Elektroden die den Decodierer (3) bildenden
Transistoren (4) als zueinander parallele Schaltstrekken vorgesehen sind, wobei in einem ersten Zeitintervall (I) die Aufladung der Gate-Kapazität des einen
Transistors (17), in einem zweiten Zeitintervall (II) im selektierten Zustand die Entladung der Gate-Kapazität des anderen Transistors (18) bzw. im unselektierten Zustand auch der Gate-Kapazität des einen Transistors (17) und schließlich in einem daran anschließenden
dritten Zeitintervall (III) die Aufladung allein der
Gate-Kapazität des anderen Transistors (18) durchführbar ist.
5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein weiterer _: Transistor (26) vorgesehen ist, der mit seiner Schaltstrecke zwischen der Gate-Elektrode (22) des die Auswahlleitung (2) mit dem Referenzpotential (20) verbindenden Transistors (18) und der Entladeschaltung (23, 25) liegt und dessen Gate-Elektrode (27) mit der Aufladeschaltung (9, 11, 12) einerseits sowie mit der \ Gate-Elektrode (16) des einen Transistors (17) gekoppelt ist, und daß über den weiteren Transistor (26) im unselektierten Zustand ein Ladungsabfluß vom Gate (22)
des anderen Transistors (18) verhindert ist.

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