DE2525985A1 - Verfahren zum betreiben eines speichers und schaltungsanordnung zur durchfuehrung des verfahrens - Google Patents

Description

Aktenzeichen der Anmelderin: FI 973 II3

Verfahren zum Betreiben eines Speichers und Schaltungsanordnung zur Durchführung des Verfahrens

Die Erfindung betrifft ein Verfahren zum Betreiben eines Halbleiterspeichers, dessen Speicherzellen und Peripherieschaltkreise aus bipolaren Transistoren aufgebaut sind, insbesondere zum sicheren Abfragen des Speicherzustands bei sich ändernder Temperatur sowie eine Schaltungsanordnung zur Durchführung des Verfahrens.

Eine Speicherzelle mit bipolaren Transistoren, die eine sehr kurze Zugriffszeit aufweist, ist z.B. in der US-PS 3 423 737 beschrieben. Eine derartige Speicherzelle besteht aus zwei Transistoren, deren Kollektor und Basis jeweils direkt über Kreuz gekoppelt sind und an deren Emitter eine erste und eine zweite Diode angeschlossen ist, wodurch ein nichtzerstörendes Auslesen des Zellenzustands wahlweise durch eine der Dioden erfolgt, wenn ein Ausleseimpuls gleichzeitig an beide zweite Dioden angelegt wird. Außerdem können Daten in die Zelle eingeschrieben werden, indem man

gleichzeitig ein Signal durch eine der ersten Dioden und durch beide zweite Dioden anlegt, um den Zustand der Speicherzelle zu verändern. Außerdem ist durch die US-PS 3 617 772 ein weiterer Speicher bekannt geworden, bei dem die Lese- und Schreibfunktionen durch ein und dieselbe Schaltung vorgenommen werden. In dieser Schaltung ist jeder der nichtgekoppelten Emitter eines die Speicherzelle mitbildenden Doppelemittertransistors durch eine entsprechende Bitleitung mit dem Emitter eines separaten Transistors über einem Ladeelement verbunden. Die Kollektoren dieser

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beiden separaten Transistoren sind mit den entgegengesetzten Enden eines Differentialabfrageverstärkers verbunden, während die Basiselektroden der beiden Transistoren an eine Diodenschaltung angeschlossen sind, die das Potential an der Basis so steuert, daß das Potential auf der Leitung durch die separaten Transistoren verändert wird, um die Lese- und Schreibfunktionen auszuführen und die separaten Transistoren abzuschalten, wenn die Speicherzelle nicht adressiert wird. Eine Speicherzelle hat dabei einen Signalausschlag von V . - V_g2, wobei die absolute Größe von V ₁ ^> V ₂ in der Größenordnung von 600 mV liegt. Der Abfrageverstärker, der nun den jeweiligen Zustand einer Speicherzelle abfragt, arbeitet mit einer Referenzspannung. Da sich nun die Größe des Spannungsausschlags der Speicherzellen auf dem Speicherplättchen mit der Temperatur, den Schwankungen in der Stromversorgung und den Bauteiltoleranzen ändert, wird an die Genauigkeit eines Abfrageverstärkers eine sehr hohe Anforderung gestellt, so daß ein nicht unerheblicher technischer Aufwand bei den bekannten Halbleiterspeichern dieser Art getrieben wird.

Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren zum Abfragen eines Speichers mit Speicherzellen und Peripherieschaltkreisen aus bipolraren Transistoren zu schaffen, das Temperaturschwankungen, Stromschwankungen und Bauteiltoleranzen auf einem Speicherplättchen ausgleicht, sowie eine Schaltungsanordnung zur Durchführung des Verfahrens zu schaffen.

Durch die Erfindung soll weiterhin eine Vorspannungsquelle zur Verwendung in einem Speicher mit mehreren bistabilen Speicherzellen geschaffen werden, worin jede Zelle einen Spannungsausschlag von V₁ bis V₅ besitzt, wobei bei V₁> V, die Größe der Vorspannung V₁ + V,/2 beträgt und durch TemperaturSchwankungen, Stromversorgungsschwankungen und Schwankungen in den Bauteilen bedingten Änderungen im Spannungsausschlag folgt.

Durch die Erfindung soll weiterhin eine Vorspannung vorgesehen werden, deren Größe sich mit derselben Geschwindigkeit wie die Temperatur bewegt als Mittelspannung der zugehörigen bistabilen

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Speicherzellen. Durch die Vorspannschaltung in einem monolithischen Lese/Schreibspeicher soll das Sigma des Spannungsdifferentials zwischen den Speicherzellenspannungspegeln und der Größe der Vorspannung reduziert werden. Außerdem soll die Spannungsdifferenz zwischen der Spannung auf der Worttreiberleitung ,und dem oberen Signalspannungspegel der Speicherzelle aufgrund der Basislast in einem Vorspannkreis simuliert werden durch Einstellen des Stromes eines Differentialverstärkers. _m

Die erfindungsgemäße Lösung der Aufgabe besteht im ,Κεη[ήζ eichen der Patentansprüche 1 und 2.

Durch das angegebene Verfahren und die Schaltungsanordnung zur Durchführung des Verfahrens wird gewissermaßen das exakte Laden mehrer Speicherzellen simuliert und zwar vom Worttreiber her gesehen. Die Vorspannungsschaltung, die Abfrageverstärker und die bistabilen Speicherzellen sind alle auf einem gemeinsamen Halbleiterplättehen angeordnet, wobei die Vorspannungsschaltung eine Referenzspannung liefert, die eine Funktion der elektrischen Ströme der Vorspannschaltung ist, die eine im wesentlichen unveränderliche mathematische Beziehung zu den elektrischen Strömen in den Speicherzellen darstellen.

Diese Schaltung simuliert das exakte Laden einer Anzahl von Zellen, so daß sowohl die Temperaturänderungen, die Spannungsschwankungen der Stromversorgung und die Toleranzen der Bauteile auf sehr einfache Art und Weise ausgeglichen werden.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben. Es zeigen:

Fign. IA und IB zusammengelegt gemäß Fig. 1 in einem Blockschema einen monolithischen Speicher nach dem Erfindungs gedanken

Fig· 2 die Speicherzelle und den Abfrageverstärker so-

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h Π 9 BB?/ 0 7 f) 3

ORIGINAL INSPECTED

wie die Speicherzellen und Abfrageverstärker einer Speicherposition oder Adresse des in Fig. 1 gezeigten Speichers

Fig. 3 im einzelnen die Vorspannschaltung des Abfrageverstärkers und

Fig. 4 eine herkömmliche Vorspannschaltung für einen

Abfrageverstärker.

In Fig. 1 sind unter der Beschriftung Gruppe 1 256 Speicherzellen in vier Spalten angeordnet und zu jeder Spalte gehört ein Abfrageverstärker. Die Speicherzellen 0 bis 63 in Spalte 1 der Gruppe 1 sind entsprechend durch die Bitleitungen 301 und 302 mit dem Abfrageverstärker S.A. 11 gekoppelt. Die Speicherzellen 64 bis 127 in Spalte 2 der Gruppe 1 sind durch die Bitleitungen 303 und 304 mit dem Abfrageverstärker SA 2 und die Speicherzellen 128 bis 191 in Spalte 3 der Gruppe 1 durch die Bitleitungen 305 und 306 mit dem Abfrageverstärker SA 3 gekoppelt. Die Speicherzellen 192 bis 255 in Spalte 4 der Gruppe 1 sind entsprechend durch die Bitleitungen 307 und 3O8 mit dem Abfrageverstärker SA 4 gekoppelt.

Der in Fig. 1 gezeigte monolithische Speicher verfügt über neun Gruppen von Speicherzellen und zugehörige Abfrageverstärkern. Detailliert sind nur die Gruppen 1 und 9 dargestellt.

Unter der Beschriftung Gruppe 9 sind 256 Speicherzellen in vier Spalten und der zu jeder Spalte gehörende Abfrageverstärker dargestellt. Die Speicherzellen 0 bis 63 der Spalte 1 der Gruppe 9 sind durch die Bitleitungen 365 und 366 mit dem Abfrageverstärker SA 33 gekoppelt, die Speicherzellen 64 bis 127 der Spalte 2 der Gruppe 9 durch die Bitleitungen 367 und 368 mit dem Abfrageverstärker SA 3^, die Speicherzellen 128 bis 19I der Spalte drei der Gruppe 9 durch die Bitleitungen 369 und 37O mit dem Abfrageverstärker SA 35 und die Speicherzellen 192 bis 255 der

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Spalte 4 der Gruppe 9 durch die Bitleitungen 371 und 372 mit dem Abfrageverstärker SA 36·

Der in Fig. 1 gezeigte monolithische Speicher hat eine Speicherkapazität von 256 binären Wörtern mit je 9 binären Bits. Entsprechend kann dieser Speicher zum Speichern von 256 Bytes binärer Daten verwendet werden, wobei ein Byte 9 binäre Bits eines binären Wortes umfaßt. Die 9 binären Bits eines jeden der 256 gespeicherten Wörter können aus 8 Datenbits und einem zugehörigen Paritätsbit bestehen.

An jeder der 256 Adressen des in Pig. I gezeigten Speichers können 9 binäre Bits gespeichert werden. Diese 256 Adressen sind bezeichnet mit 0, 1, 2 252, 253, 254 und 255- Berücksichtigt

man jetzt, daß jede der Gruppen 1 bis 9 256 Speicherzellen mit den Bezeichnungen 0, 1, 2, 3 253, 254 und 255 gemäß Darstellung in Fig. 1 hat, so können die Zellen der Gruppe 1 ein erstes binäres Bit aus jedem der genannten 256 Wörter speichern; die Zellen der Gruppe 2 speichern ein zweites Bit dieser Wörter, die Zellen dder Gruppe 3 das dritte Bit usw. und die Zellen der Gruppe 9 speichern das neunte binäre Bit eines jeden der 256 genannten Wörter.

Nach den obigen Ausführungen ist klar, daß die Abfrageverstärker bis 32 jeweils zu den Gruppen 2 bis 8 der Speicherzellen gehören.

Der Kürze halber sind die Abfrageverstärker 5 bis 32 und die Speicherzellen der Gruppe 2 bis 8 in Fig. 1 nicht ausdrücklich dargestellt. Die Beziehungen zwischen Abfrageverstärkern, Speicherzellen und Gruppen sind übersichtlich und vollständig für den in Fig. 1 gezeigten Speicher in der nachfolgenden Tabelle Nr. 1 zusammengestellt .

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- 6 TABELLE Nr. 1

Abfrageverstärker

SA 1 SA 2 SA 3 SA 4 SA 5 SA 6 SA 7 SA 8 SA 9 SA 10 SA 11 SA 12 SA 13 SA 14 SA 15 SA 16 SA 17 SA 18 SA 19 SA 20 SA 21 SA 22 SA 23 SA 24 SA 25 SA 26 SA 27 SA 28 SA 29 SA 30 Sk 31 SA 32 SA 33 SA 34

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Gruppe Nr.	Speicherzellen	127
1	O bis 63	191
Il	64 »	255
M	128 "	63
Il	192 "	127
2	O "	191
Il	64 "	255
Il	128 »	63
ti	192 "	127
3	O "	191
Il	64 »	255
ti	128 "	63
ti	192 "	127
4	O "	191
Il	64 »	255
π	128 lf	63
ti	192 "	127
5	O "	191
tr	64 »	255
ti	128 "	63
It	192 "	127
6	O "	191
ti	64 "	255
It	128 "	63
Il	192 "	127
7	O "	191 255
Il	64 "	63
7 Il	128 " 192 "	127 191 255
8 f *	O "	63 127
Il Il Il	64 » 128 " 192 "
9 ti	O " 64 "

"⁷" .2528385

TABELLE Nr. 1 (Portsetzung)

Abfrageverstärker Gruppe Nr. Speicherzellen

SA 35

SA 36 " 192 " 255-

Aus Tabelle 1 geht hervor, daß man die 36 Abfrageverstärker zur Benutzung in vier Einheiten unterteilen kann. Die Abfrageverstärker 1, 5, 9, 13, 17, 21, 25, 29 und 33 bilden die erste Einheit und werden verwendet für binäre Wörter, die an den Adressen 0 bis 63 gespeichert sind. Die Abfrageverstärker 2, 6, 10, 14, 18, 22 26, 30 und 34 bilden die zweite Einheitt und werden für binäre Wörter verwendet, die an den Adressen 64 bis 127 gespeichert sind. Die Abfrageverstärker 3, 7, 11, 15, 19, 23, 27, 31 und 35 bilden die dritte Einheit und werden für binäre Wörter verwendet, die · an den Adressen 128 bis I9I gespeichert sind. Die Abfrageverstärker 4, 8, 12, 16, 20, 24, 28, 32 und 36 bilden die Pördereinheit und werden für binäre Wörter verwendet, die an den Adressen 192 bis 255 gespeichert sind.

Der mit dem Referenzzeichen BD in Fig. 1 versehene Bitdecodierer wählt aufgrund einer zwei Bit großen binären Adresse an den Anschlüssen Ag und A_ eine und nur eine der vier Bitwahlleitungen, die entsprechend bezeichnet sind mit BSL 1, BSL 2, BSL 3 und BSL 4. Die Bitwahlleitung BSL 1 ist mit den Abfrageverstärkern der Einheit 1 gekoppelt und bereitet diese im gewählten Zustand vor. Zur Einheit 1 gehören die Abfrageverstärker SA 1, SA 5, SA 9 ... SA 25, SA 29 und SA 33- Die Bitwahlleitung BSL 2 ist gekoppelt mit den Abfrageverstärkern SA 2, SA 6, SA 10... SA 26, SA 30 und SA 34 der Einheit 2 und bereitet diese im gewählten Zu-Btand vor. Die Bitwahlleitung BSL 3 ist gekoppelt mit den Abfrageverstärkern SA 3, SA 7, SA 11, SA 27, SA 31 und SA 35 der Einheit 3 und bereitet diese im gewählten Zustand vor. Die Bitwahlleitung

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BSL 4 ist mit den Abfrageverstärkern SA 4, SA 8, SA 12 ... SA 28, SA 32 und SA 36 der Einheit 4 und bereitet diese im gewählten Zustand vor.

Der in Fig. 1 dargestellte Wortdecodierer WD wählt eine und nur eine der 64 Wortwahlleitungen WSL 1, WSL 2, WSL 3...WSL 63 und WSL 64 aufgrund einer Wortadresse aus sechs binären Bits an den Anschlüssen A_Q, A₁, A₃₅ A₅₅ A^ und A₅. Jede Wortwahlleitung ist mit einer anderen Untergruppe aus vier Speicherzellen aus jeder der Gruppe 1 bis 9 verbunden. Die Wortwahlleitung 1 ist mit den Speicherzellen gekoppelt, die die Speicheradressen 0, 64, 128 und I92 haben, die WSL 2 ist mit Speicherzellen gekoppelt, die die Adressen 1, 65, 129 und 193 haben, die WSL 3 ist gekoppelt mit den Speicherzellen 2, 66, 130 und 194, die WSL 4 ist gekoppelt mit Speicherzellen, die die Speicheradressen 3, 67, 131, 195 haben usw. Die WSL 63 ist gekoppelt mit den Speicherzellen, die die Speicheradressen 62, 126, I90 und 254 haben und die WSL 64 ist gekoppelt mit Speicherzellen mit den Speicheradressen 63, 127, 191 und 255.

Eine bestimmte Speicheradresse wird adresssiert durch Anwählen der entsprechenden Wortwahlleitung und der Bitwahlleitungen. Die Speicheradresse I89 wird beispielsweise adressiert durch Auswahl der Wortwahlleitung WSL 62 und der Bitwahlleitung BSL 3. Die Wortwahlleitung WSL 62 ist mit Speicherzellen gekoppelt, die die Speicheradressen 61, 125, I89 und 252 haben. Die Bitwahlleitung BSL 3 ist gekoppelt mit Speicherzellen, die die Speicheradressen 128 bis 191 haben. Die Speicheradresse I89 wird gewählt durch gleichzeitiges Auswählen der Wortwahlleitung WSL 62 und der Bitwahlleitung BSL 3.

Die nachfolgende Tabelle 2 zeigt die jeweilige Wortleitung und die jeweilige Bitleitung, die vorbereitet oder gewählt werden müssen, um jede der 256 Speicheradressen anzusprechen.

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	- 9 - TABELL	ά	E Nr. 2	129	254SS85·
Wortwahlleitung	Bitwahlleitung	Speicher-64 i	gewählt (BSL)	130
gewählt (WSL)	1	adresse ί	3	131
1	0	65	Speicher- 128	132	Speicher-192 Speiche
		66	idresse	133	adresse adresse
2	1	67	134	193
3	2	68	135	194
4	VjJ	69	136	195
5	4	70	137	196
6	VJl	71	138	197
7	6	72	139	198
8	7	73	140	199
9	8	74	141	200
10	9	75	142	201
11	10	76	143	202
12	11	77	144	203
13	12	78	145	204
14	13	79	146	205
15	14	80	147	206
16	15	81	148	207
17	16	82	149	208
18	17	83	150	209
19	18	84	151	210
20	19	85	I	211
21	20	86	I	212
22	21	87	183	213
23	22	I	184	214
24	23	t	185	215
t	t	119	186	I
ι	I	120	187	T
56	55	121	188	247
57	56	122	189	248
58	57	123	190	249
59	58	124	191	250
60	59	125	251
6l	60	126	252
62	61	127	253
63	62	254
64	63	255

Aus den obigen Erklärungen, den Tabellen Nr. 1 und 2 und Fig. 1 geht hervor, daß jede der 256 Speicherstellen adressierbar ist und jede Speicherstelle enthält 9 diskrete Speicherzellen. Wenn eine bestimmte Speicherstelle adressiert wird, werden 9 diskrete Speicherzellen und 9 entsprechend damit gekoppelte diskrete Abfrageverstärker gewählt. Wenn z.B. die Speicheradresse 195 adressiert wird durch die Wortwahlleitung WSL 4 und die Bitwahlleitung WSL 4, werden die Speicherzellen 195 der Gruppen 1 bis 9 entspre-

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chend und die Abfrageverstärker SA 8, SA 12, SA 16, SA 20, SA 24, SA 18, SA 32 und SA 36 gewählt.

Mit der in Fig. 1 gezeigten DIM beschrifteten Dateneingabeeinrichtung wird im Schreibbetrieb des Speichers gearbeitet. Zur Erklärung kann die Schaltweise und die Betriebsart der Dateneingabeeinrichtung als ein Register mit einer Speicherkapazität von 9 binären Datenbits betrachtet werden, die das Register an den

Eingangsanschlüssen I_Q, !L· , I~, I/-, I₇, Io, empfangen kann

und unter Steuerung des Takt- oder Steuersignales, welches nicht dargestellt ist, den Inhalt des Aktenregisters an den Ausgängen e^, e„, e.,, ... e^, e„, eg elektrisch darstellen kann. Gemäß Darstellung durch die Leitungen401 bis 409 in Fig. 1 und die nachfolgende Tabelle 3 werden die Ausgänge E_Q, E., Ep... E₇, En wahlweise mit 36 Abfrageverstärkern SA 2, SA 3, SA 4 ... SA 33, SA 34, SA 35 und SA 36.

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	TABE	11 - LLE 3	25*25205
Ausgabe der Da teneingabeein richtung (DIM)	Abfrage- Verstärker	Durch Leitun gen dargestell te Verbindung	Bitposition binä rer Wörter im Speicher
1O	SA 1 SA 2 SA 3 SA 4	401	eins
1I	SA 5 SA 6 SA 7 SA 8	4O2+	zwei
	SA 9 SA 10 SA 11 SA 12	4O3+	drei
	SA 13 SA 14 SA 15 SA 16	4O4+	vier
	SA 17 SA 18 SA 19 SA 20	4O5+	fünf
H	SA 21 SA 22 SA 23 SA 24	4O6 +	sechs
	SA 25 SA 26 SA 27 SA 28	4O7+	sieben
	SA 29 SA 30 SA 31 SA 32	4O8+	acht
	SA 33 SA 34 SA 35 SA 36	409	neun

nicht ausdrücklich in Fig. 1 dargestellt.

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Es können also neun Bit große binäre Wörter, die nacheinander an den Einschlüssen e_Q, e^.-e- und e_g dargestellt werden, an vorbestimmte Adressen im Speicher gesetzt werden. Wenn der in Fig. 1 gezeigte Speicher im Schreibbetrieb läuft, wird eine Speicheradresse durch die aktivierte Wortwahlleitung und die aktivierte Bitwahlleitung gewählt. Das binäre Wort (Byte), dargestellt in den Anschlüssen e_Q, e. ... e und eg,wird über die gewählten Abfrageverstärker an die gewählte Speicheradresse übertragen.

Mit der in Fig. 1 gezeigten Datenausgabeeinrichtung mit der Bezeichnung DOM wird gearbeitet, wenn der Speicher im Lesebetrieb läuft. Schaltung und Arbeitsweise der Datenausgabeeinrichtung können als ein Register mit einer Speicherkapazität von 9 binären Datenbits betrachtet werden. Das Register kann 9 binäre Datenbits an den Eingabeanschlüssen b., b„, b, ... b„, b^ und b_ empfangen und unter Steuerung eines Takt- oder Steuersignales, welches nicht gezeigt ist, elektrisch den Inhalt besagten Registers an den Ausgängen B₁, B₂, B ... B₇, Bg und B„ darstellen. Gemäß Darstellung durch die Leitungen 411 bis 419 in Fig. 1 und Tabelle Nr. 4 werden die Eingänge b^ b₂, b, ... b„, bg und b_g des DOM wahlweise mit den 36 Abfrageverstärkern SA 1 bis SA 36 gekoppelt.

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	TABE	13 - LLE 4	2525985
Eingang der Da tenausgabeein richtung (DOM)	Abfragever stärker	Durch leitungen dargestellte Ver wendung	Bitposition bi närer Wörter im Speicher
bl	SA 1 SA 2 SA 3 SA 4	411	eins

SA 5
SA 6
SA 7
SA 8

SA 9
SA 10 SA 11 SA 12

412⁺

zwei

413⁺

drei

SA 13 SA 14 SA 15 SA 16

SA 17 SA 18 SA 19 SA 20

SA 21 SA 22 SA 23 SA 24

SA 33 SA 34 SA 35 SA 36

4l4⁺

vier

415⁺

fünf

416

sechs

	SA 25	417	sieben
b7	SA 26
	SA 27
	SA 28
	SA 29	4l8+	acht
b8	SA 30
	SA 31
	SA 32

419

neun

nicht ausdrücklich in Fig. 1 dargestellt

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Neun Bit große binäre Wörter können nacheinander von vorbestimmten Speicherpositionen gelesen und an den Anschlüssen B₁, B₂ ... Bg und B_g dargestellt werden. Wenn der Speicher im Lesebetrieb läuft, werden die Daten in einer bestimmten Speicheradresse, die durch die gewählte Wortleitung und die gewählte Bitleitung definiert ist, aus dem Speicher gelesen. Diese Daten werden über die Abfrageverstärker, die zu der gelesenen Adresse gehören, auf den Eingang B , B₂ ... Bg und B_Q der Dateneingabeausrichtung übertragen. Unter Steuerung der Datenausgabeeinrichtung werden diese Daten an den Anschlüssen B₁, B₂ ... Bg und B₀ dargestellt.

Aus Fig. 1 ist zu entnehmen, daß jede der 256 Speicherzellen oder bistabilen Elemente einer jeden Gruppe mit einer Wortwahlleitung, einer Vorspannungsleitung und einer ersten und zweiten Bitleitung gekoppelt ist. Beispielsweise sind die Speicherzellen 0, 64, 128 und 192 einer jeden der in Fig. 1 gezeigten 9 Gruppen verbunden mit der Wortwahlleitung WSL 1 und der Vorspannungsleitung Wl. Zwischen der WSLl und der WL wird eine Potentialdifferenz gehalten, um elektrische Energie den angeschlossenen Speicherzellen zuzuführen.

Anders ausgedrückt, ist jede der 2304 Speicherzellen des in Fig. gezeigten Speichers zwischen einer Wortwahlleitung und einer Vorspannungsleitung angeordnet. Es gibt 64 diskrete Paare von Wort- und Vorspannungsleitungen. Diese Paare sind: WSLl und Wl, WSL2 und W2, WSL3 und W3 usw., WSL63 und W63 sowie WSL64 und W64. Jedes derartige Leitungspaar ist an 36 Speicherzellen angeschlossen (vier in jeder der genannten neun Gruppen). Jede der 2304 Speicherzellen ist über ein Paar Bitleitungen mit einem Abfrageverstärker verbunden. Pro Gruppe von Speicherzellen gibt es vier Abfrageverstärker, von denen jeder mit 64 Speicherzellen innerhalb der zugehörigen Gruppe verbanden ist.

Nimmt man jetzt an, daß tier in Pig. 1 gezeigte Speicher weder im Schreibbetrieb noch im I*esebetrieb läuft und daß 256 Wörter mit jeweils 9 bintren Bits im Speicher gespeichert sind, so befindet

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sich jede der 2304 binären Speicherzellen entweder in einem ersten oder in einem zweiten leitenden Zustand. Der jeweilige leitende Zustand einer jeden Zelle wird dadurch vorgeschrieben, daß die Zelle entweder eine binäre "1" oder eine "0" speichert. An jede der 2304 Speicherzellen wird durch die zugehörigen Wort- und Vorspannungsleitungen ein Potential angelegt, welches beim Fehlen einer Lese- oder Schreiboperation im wesentlichen konstant ist oder die gleiche Größe hat. Unter diesen Bedingungen, wenn sich der Speicher nämlich weder im Lesebetrieb noch im Schreibbetrieb befindet, fließt kein Strom (oder kein nennenswerter Strom) in einer der Abfrageleitungen 301 bis 372.

Lesebetrieb des in Fig. 1 gezeigten Speichers

Es wird angenommen, daß im Lesebetrieb das im Speicher 3 gespeicherte binäre Wort zu lesen ist. Eine vorbestimmte Speicheradresse, die an die Anschlüsse A_Q, A₁ ... A^ und A₁- des Wortdecodierers WD angelegt wird, führt zur Wahl der Wortwahlleitung WSL4. Wenn die Wortwahlleitung WSL4 gewählt ist, wird das Potential über den Speicherzellen 3, 67, 131, und 195 einer jeden Gruppe 1 bis 9 erhöht.

Wenn die Wortleitung WSL4 gewählt ist, kann der Bitdecodierer in diesem Beispiel die Daten lesen oder adressieren, die an einer der oben erwähnten Speicheradressen 3, 67, 131 und 195 stehen. Um die Speicheradresse 3 zu wählen, wird eine vorbestimmte Bitadresse an die Bitadreßanschlüsse Ag und A₇ des Bitdecodierers BD angelegt, oder die Bitwahlleitung BSLl gewählt. Wenn die Wortwahlleitung WSL4 und die Bitwahlleitung BSLl auf diese Weise vorbereitet sind, wird die Speicheradresse 3 angesprochen. Der in Fig. l gezeigte Speicher verwendet einen Adreßspeicher, der ein binäres Wort mit den Bitpositionen A_Q, A₁ ... Ag und A₇ umfaßt.

Während einer Leseoperation wird durch eine hier nicht dargestellte Steuerschaltung die Dateneingabeeinrichtung ausgeschaltet, wogegen die Datenausgabeeinrichtung eingeschaltet wird.

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Wenn der in Fig. 1 gezeigte Speicher im Lesebetrieb läuft und die Speicheradresse 3 angesprochen wird, wird die Speicherzelle 3 in jeder der 9 Zellengruppen aktiviert (das Potential über der Zelle wird vergrößert) und die Abfrageverstärker 1, 5, 9, 13, 17, 21, 25, 29 und 33 entsprechend vorbereitet.

Der Abfrageverstärker 1 fühlt ab und stellt den elektrischen Zustand der Speicherzelle 3 der Gruppe 1 dar. Der Abfrageverstärker 5 fühlt ab und stellt elektrisch den Zustand der Speicherzelle 3 der Gruppe 2 dar. Entsprechend fühlen die Abfrageverstärker 9, 13, 17, 21, 25, 29 und 33 den elektrischen Zustand der Speicherzellen 3 in den Gruppen 3 bis 9 ab und stellen ihn elektrisch dar. Während der Leseoperation wird also das an der Adresse 3 gespeicherte binäre Wort elektrisch über die Bitleitungen 301 und 302, 309 und 310, 317 und 318 ... 365 und 366, die Abfrageverstärker 1, 5, 9 ... 29 und 33, die Leitungen 4ll bis 419 und die Datenausgabeeinrichtung DOM an den Anschlüssen B , B„ ... Bg und B dargestellt.

Der einfacheren Erklärung halber wird hier nur die Zelle 3 der Gruppe 1 betrachtet, die über die Bitleitungen 301 und 302 an den Abfrageverstärker 1 angeschlossen ist. Wenn die Adresse 3 zum Lesen angesprochen wird, stellt die Zelle 3 der Gruppe 1 ihren elektrischen Zustand auf den Bitleitungen 301 und 302 dar.

Der elektrische Zustand der Bitleitungen 301 und 302 wird vom Abfrageverstärker SA 1 abgefühlt. Nimmt man an, daß die Zelle 3 der Gruppe 1 sich im ersten Zustand befindet, dann fließt auf der Bitleitung 302 ein nennenswerter Strom im Vergleich zur Größe 0 oder ein vernachlässigbar kleiner Strom auf der Bitleitung 301. Der Abfrageverstärker SA 1 fühlt diese Ungleichheit im Stromfluß auf den Bitleitungen 301 und 302 ab und liefert eine erste elektrische Darstellung auf die Leitung 411. Nimmt man jetzt an, daß sich die Zelle 3 der Gruppe 1 in ihrem zweiten Zustand befindet, dann fließt auf der Bitleitung 301 ein nennenswerter Strom im Vergleich

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zur Größe O oder einem vernachlässigbar kleinen Strom auf der Bitleitung 302. Der Abfrageverstärker SA 1 fühlt diese Ungleichheit im Stromfluß auf den Bitleitungen 301 und 302 ab und gibt eine zweite elektrische Darstellung auf die Leitung 411. Die erwähnten ersten und zweiten elektrischen Darstellungen des Abfrageverstärkers SA 1 sind natürlich unterschiedliche elektrische Darstellungen und zeigen entsprechend dem elektrischen Zustand (binär 1 oder 0) der Zelle 3 der Gruppe 1 an.

Schreibbetrieb des in Fig. 1 gezeigten Speichers

Nimmt man an, daß ein Wort aus 9 binären Bits in den Speicher an die Speicheradresse 129 zu schreiben ist, so wird durch das Anlegen einer bestimmten Wortadresse an die Anschlüsse A_Q, A^ ... Ak, Ap. des Wortdecodierers WD die Wortwahlleitung WSL2 gewählt. Wenn die Wortwahlleitung WSL2 gewählt ist, verändert sich die Größe des Potentials über den Speicherzellen 1, 65, 129 und 193 der Gruppen 1 bis 9, d.h., es wird größer.

Wenn die Wortleitung WSL2 gewählt ist, kann der Bitdecodierer zum Schreiben eine der oben genannten Speicheradressen wählen, nämlich, 1, 65, 129 und 193. Um die Speicheradresse 129 zu wählen, wird eine vorgegebene Bitadresse an die Bitadreßanschlüsse Ag und A_ des Bitdecodierers BD angelegt, um die Bitwahlleitung BSL3 zu wählen. Wenn also die Wortwahlleitung WSL2 und die Bitwahlleitung BSL3 gewählt sind, wird die Speicheradresse 129 adressiert.

Bei einer Schreiboperation ist weiterhin die Dateneingabeeinrichtung eingeschaltet und die Datenausgabeeinrichtung nicht eingeschaltet.

Wenn der Speicher der Fig. 1 im Schreibbetrieb läuft und die Speicheradresse 129 adressiert ist, wird die Speicherzelle 129 in jeder der 9 Zellengruppen vorbereitet (das Potential über der Zelle wird vergrößert) und die Abfrageverstärker 3, 7, 11, 15, 19, 23, 27, 31 und 35 werden entsprechend vorbereitet. Während die Einga-

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bedateneinrichtung eingeschaltet ist, wird ein Wort aus 9 binären Bits an die Anschlüsse e_Q, C₁ ... e„ und eg über die Leitungen bis 409 an gewählten Abfrageverstärkern SA 3, SA 7, SA 11 ... SA 31 und SA 33 angelegt, über die oben erwähnten Abfrageverstärker und die Bitleitungspaare, die diese Verstärker mit den Speicherzellen 129 der Speicheradresse 129 verbinden, wird das Bit große Wort, dargestellt an den Anschlüssen e_Q, e ... e« und e in den Speicher an der Speicheradresse 129 gesetzt.

Zur vereinfachten Erklärung wird bei der anschließenden Beschreibung des Lesebetriebes nur die Zelle 129 der Gruppe 1 betrachtet. Wenn die Adresse 129 zum Schreiben angesprochen wird, wird der elektrische Zustand der Zelle 129 der Gruppe 1 vorgeschrieben durch den Abfrageverstärker SA 3 über die Bitleitungen 305 und 306. D.h., der Abfrageverstärker SA 3 veranlaßt aufgrund einer an den Anschluß e_Q der Dateneingabeeinrichtung angelegten binären Null oder Eins die Zelle 129 der Gruppe 1 in dem damit konsistenten Zustand zu verbleiben oder ihren Zustand entsprechend zu verändern, d.h., wenn am Anschluß e in die Zelle 129 der Gruppe 1 zu schreibende Daten, durch die Zelle in ihren Zustand versetzt werden soll, elektrisch dargestellt werden, dann veranlaßt der Abfrageverstärker S.A. 3 die Zelle 129 der Gruppe 1 in besagtem ersten Zustand zu bleiben, wenn sie sich bereits darin befindet oder diesen Zustand anzunehmen, wenn sie sich in ihrem zweiten Zustand befindet. Die Beeinflussung der Zelle durch den Abfrageverstärker SA 3 erfolgt durch Vorspannung der Bitleitungen 305 und 306. Die Zelle nimmt entsprechend der Vorspannung auf diesen Bitleitungen einen Zustand an.

Aus Fig. l ist zu ersehen, daß jeder der 36 Abfrageverstärker mit einer Abfrageverstärkervorspannquelle verbunden ist, die in Fig. 1 durch den Block mit der Beschriftung SAB dargestellt ist. Das Signal der Abfrageverstärkervorspannquelle ist eine Referenzspannung V_ref, die nach Darstellung in Fig. 1 von den Abfrageverstärkern benutzt und benötigt wird und durch die mit VR bezeichnete Leitung an alle 36 Abfrageverstärker angelegt wird.

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2525385

Wird eine Speicheranordnung, wie sie allgemein in Fig. 1 gezeigt ist, in hochgradig integrierter Technik auf einem monolithischen Halbleiterchip hergestellt, so ist ein wichtiger Gesichtspunkt bei der Erhöhung der Packungsdichte unter anderen Gesichtspunkten eine angemessene Wärmeableitung.

Der Signalausschlag einer jeden Speicherzelle sollte so klein sein, wie es für den zuverlässigen Betrieb noch möglich ist. Kleine Signalausschläge erhöhen die Geschwindigkeit des Speichers, reduzieren den Energiebedarf und die Forderungen für Wärmeableitung. Kleinere Signalausschläge erfordern jedoch auch eine größere Empfindlichkeit des Abfühlverstärkers, damit sie genau und fehlerfrei abgefühlt werden. Kleine Signalausschläge bewegen sich bei Halbleiterelementen im Bereich von Mikroampere bzw. Millivolt und sind daher sehr empfindlich gegen Störungen, TemperaturSchwankungen und Prozeß- oder Qualitätskontrolltoleranzen bei der Herstellung des Elementes.

Fig. 2 zeigt die Speicherzellen, Bitleitungen und Abfrageverstärker zum Schreiben und Lesen von Information in die Speicheradresse 2 des in Fig. 1 gezeigten Speichers, die bekanntlich die Zellen 2 einer jeden der Gruppen 1 bis 9 in Fig. 1 umfaßt. Die Speicheradres· se 2 umfaßt nach Darstellung in Fig. 2: Die Speicherzelle 2 einer jeden der 9 Gruppen in Fig 1; die Bitleitungspaare 301 und 302, 309 und 310, 317 und 318 ... 365 und 366, die entsprechend die Speicherzellen 2 der Speicheradresse 2 mit den Abfrageverstärkern SA 1, SA 5 ... SA 25, SA 29 und SA 33 verbinden. Die Wortwahlleitung WSL3 ist darstellungsgemäß mit jeder Speicherzelle 2 verbunden. WD' stellt einen Teil des Wortdecodierers WD der Fig. 1 dar.

In Fig. 2 ist eine in dem in Fig. 1 dargestellten Speicher verwendbare Speicherzelle im einzelnen dargestellt. Die Speicherzelle enthält einen ersten Transistor T21 mit Doppelemitter und einen zweiten Transistor T2 mit Doppelemitter. Der Emitter e„ des Transistors T21 ist mit der Abfrageleitung 3OI verbunden, der Emitter e₂ des Transistors T22 mit der Abfrageleitung 302.

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S 0 9 δ 8 2 / 0 7 Π 3

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Die zweiten Emitter e_± jedes Transistors T21 und T22 sind gemeinsam über die Vorspannungsleitung W3 (Fig. 1) mit der Stromquelle (VEE) verbunden. Die Basis des Transistors T21 ist direkt mit dem Kollektor des Transistors T22 und die Basis des Transistors T22 direkt mit dem Kollektor des Transistors T21 verbunden. Die Widerstände R21 und R22 mit vorzugsweise gleicher Größe liegen in der Verbindung der Kollektoren der Transistoren T21 und T22 mit der Wortwahlleitung WSL3· Eine Schottky-Diode SBDIl ist über den Widerstand R21 gelegt und eine Schottky-Diode SBD12 über den Widerstand R22.

Wenn die Speicheradresse 2 nicht zum Lesen oder Schreiben von Daten adressiert wird (Wortwahlleitung WSL3 nicht gewählt), verbraucht jede Speicherzelle ungefähr das gleiche Minimum an Energie. Jede Zelle befindet sich entweder in ihrem ersten oder in ihrem zweiten leitenden Zustand. Die in einer Zelle fließenden Ströme, die sich in ihrem ersten Zustand befindet, sind ungefähr genau so groß wie die in einer Zelle fließenden Ströme, die sich in ihrem zweiten Zustand befindet. Durch die Symmetrie der Speicherzellenschaltung sind die Ströme in der Zelle, die sich in ihrem ersten Zustand befindet, symmetrisch zu den Strömen, die in der Zelle fließen, wenn sie sich in ihrem zweiten Zustand befindet. Dabei ist natürlich vorausgesetzt, daß die elektrischen Parameter des linken Teiles der Speicherzelle in Fig. 2 und des rechten Teiles wenigstens annähernd gleich sind.

Nimmt man an, daß sich die Speicherzelle 2 der Gruppe 1 in ihrem ersten leitenden Zustand befindet, so leitet der Transistor T21 und der Transistor T21 nicht. Ein sehr kleiner Strom fließt durch den Widerstand R21 zur Basis des Transistors T22, und ein kleiner Strom fließt durch den Widerstand R22 zum Kollektor des Transistors T22. Ein kleiner Strom fließt durch die Schottky-Diode SBD12 zum Kollektor des Transistors T22. Die Summe dieser Ströme fließt vom Emitter e^ des Transistors T22 zu einer Stromquelle (VEE). Die Spannung Vc am Kollektor des Transistors T21 ist positiver als die Spannung Vd am Kollektor des Transistors T22

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und so fließt kein nennenswerter Strom in den Bitleitungen 301 und 302.

Wenn sich die Speicherzelle 2 der Gruppe 1 in ihrem zweiten leitenden Zustand befindet, leitet der Transistor T22 nicht, wenn der Transistor T21 leitet. Ein sehr kleiner Strom fließt durch den Widerstand R22 zur Basis des Transistors T21, ein kleiner Strom fließt durch den Widerstand R22 zum Kollektor des Transistors T21 und durch die Schottky-Dioden SBDIl zum Kollektor des Transistors T21 fließt auch ein kleiner Strom. Die Summe dieser Ströme fließt vom Emitter e. des Transistors T21 zur Stromquelle (Vee). Die Spannung Vc am Kollektor des Transistors T21 ist nicht so positiv wie die Spannung Vd am Kollektor des Transistors T22 und so fließt kein nennenswerter Strom in den Bitleitungen 309 und 310.

Aus der obigen Beschreibung geht hervor, daß jede Speicherzelle 2 entweder in ihrem ersten oder in ihrem zweiten leitenden Zustand stehen kann, wenn die Speicheradresse 2 nicht zum Lesen oder Schreiben adressiert ist (Wortwahlleitung WSL3 nicht gewählt) Von jeder Speicherzelle, die sich in ihrem ersten leitenden Zustand befindet, leitet der Transistor T22, bei den Zellen im zweiten leitenden Zustand leitet der Transistor T21. Auch fließt kein nennenswerter Strom in einer der zu den Zellen der Adresse 2 gehörenden Bitleitungen.

Aus den Pign. 1 und 2 ist bereits bekannt, daß zu jedem Paar Bitleitungen ein Abfrageverstärker gehört. Alle in Fig. 1 gezeigten 36 Abfrageverstärker sind identisch.

Fig. 2 zeigt die zu den Bitleitungspaaren 301 und 302, 309 und 310 ... 357 und 358, 365 und 366 gehörenden Abfrageverstärker. Die 9 Abfrageverstärker SA 1, SA 5 ... SA 29 und SA 33 und die zugehörigen Bitleitungen werden beim Schreiben von Information in die Speicheradressen 0 bis 63 bzw. beim Lesen von Information aus diesen Adressen benutzt.

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Fig. 2 zeigt eine für den Abfrageverstärker geeignete Schaltung. In der unterbrochenen Linie mit der Beschriftung "SA 1" sind vier Transistoren T31, T32, T4l und T42 enthalten. Der Kollektor des Transistors T4l ist mit einem Referenzpotential (Erde), seine Basis mit einem Anschluß WRl und sein Emitter mit der Bitleitung 301 verbunden. Der Kollektor des Transistors T42 ist mit besagtem Referenzpotential (Erde) verbunden, seine Basis mit dem Anschluß WRO und sein Emitter mit der Bitleitung 302. Der Kollektor des Transistors T31 ist über einen Widerstand R31 mit besagtem Referenzpotential (Erde) und der Emitter mit der Bitleitung 301 verbunden. Der Kollektor des Transistors T32 ist über den Widerstand R32 mit besagtem Referenzpotential (Erde) und sein Emitter mit der Bitleitung 302 verbunden. Die Widerstände R31 und R32 haben dieselbe Größe. Die Anschlüsse Sl bzw. SO sind direkt mit den Kollektoren der Transistoren T31 und T32 verbunden und die Basis des Transistors T31 und T32 ist gemeinsam mit der Leitung VR verbunden. Die Emitter der Transistoren T4l und T31 und die Bitleitung 301 sind gemeinsam an eine Stromquelle angeschlossen. Die Emitter der Transistoren T32 und T42 und die Bitleitung 302 sind gemeinsam mit einer Stromquelle verbunden.

Durch Anlegen geeigneter Potentiale an die Wortwahlleitung (WSL3), die Basen der Transistoren T31 und T32, den Anschluß WRO und den Anschluß WRl laß sich der elektrische Zustand des zugehörigen bistabilen Elementes (Speicherzelle) bestimmen und auf diese Weise wird Information in den Speicher geschrieben.

In der unterbrochenen Linie WD¹ in Pig. 2 ist der Kollektor des Transistors Tl mit besagtem Referenzpotential (Erde), die Basis mit einem Anschluß SM und der Emitter mit der Wortwahlleitung WSL3 verbunden. Legt man ein negativeres Potential an den Anschluß SM an, so leitet der Transistor Tl mehr Strom. Wenn die mit der Wortwahlleitung WSL3 verbundenen Speicherzellen zum Schreiben oder Lesen nicht adressiert werden, liegt das Potential am Anschluß SM auf seinem negativeren Wert, der Emitterstrom des Transistors Tl ist kleiner, das Potential der Wortwahl-

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leitung WSL3 ist negativer und das Potential über den zugehörigen Speicherzellen hat ebenfalls einen niedrigeren Wert. Wenn die zur Wortwahlleitung WSL3 gehörenden Speicherzellen zum Schreiben oder Lesen adressiert werden, hat das Potential am Anschluß SM seinen kleinsten negativen Wert, der Emitterstrom des Transistors Tl hat seinen größeren Wert, das Potential der Wortwahlleitung WSL3 hat seinen kleinsten negativen Wert und das Potential über den zur Wortwahlleitung WSL3 gehörenden Speicherzellen hat seinen größeren Wert.

Wie bereits gesagt wurde, kann für den durch den Block WD in Fig. 1 dargestellten Wortdecodierer jede geeignete bekannte Schaltung verwendet werden. Durch WD2 wird in Fig. 2 ein Teil eines geeigneten Decodierers mit Emitterfolgeausgang dargestellt.

Wenn die Wortwahlleitung WSL3 nicht gewählt ist, liegt am Anschluß SM ein erstes negatives Potential an. Wenn die Wortwahlleitung WSL3 gewählt ist, liegt am Anschluß SM ein zweites negatives Potential an, welches positiver ist, als das erste. Wenn die Wortwahlleitung WSL3 durch ein positiveres Potential am Anschluß SM des WD' (Fig. 2) gewählt ist, wird der Emitterstrom des Transistors Tl wesentlich erhöht und das Potential auf der Leitung WSL3 ist weniger negativ. An die Speicherzellen, die mit der Leitung WSL3 verbunden ist, wird nämlich ein größeres Potential angelegt. Zum Lesen oder Schreiben von Information in eine mit einer Wortleitung verbundene Speicherzellenadresse oder aus dieser Adresse muß die Wortleitung gewählt werden.

Schreibbetrieb

Als Beispiel soll das binäre Wort 111111110 in die Speicheradresse 2 geschrieben werden. Außerdem soll besagter erster leitender Zustand einer Speicherzelle eine binäre Eins und besagter zweiter leitender Zustand eine binäre Null darstellen. Wenn der Transistor T22 leitet, befindet sich also die Speicherzelle in ihrem ersten leitenden Zustand und wenn der

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Transistor T21 leitet, in ihrem zweiten.

Wenn Information in die Speicheradresse 2 geschrieben werden soll, wird das Potential am Anschluß SM des WD' weniger negativ gemacht. Dadurch steigt der Emitterstrom des Transistors Tl, der Potentialabfall über Tl wird reduziert und das Potential auf der Wortwahlleitung WSL3 angehoben. Die an die Basen der Transistoren T31 und T32 der Abfrageverstärker SA 1 bis SA 36 angelegte Referenzspannung oder Vorspannung wird außerdem negativer gemacht. Um unter diesen Umständen eine binäre Eins in die Speicherzellen 2 der Gruppen 1 bis 8 zu schreiben, wird das an den Anschluß WRl der Abfrageverstärker SA 1, SA 5, SA 9 ... SA 21, SA 25 und SA 29 angelegte Potential auf ein im Vergleich zu dem an den Anschluß WRO besagter Verstärker angelegten Potential relativ positives Potential angehoben. Anders ausgedrückt werden die Transistoren T4l der oben erwähnten Abfrageverstärker eingeschaltet, wogegen die Transistoren T42 derselben Verstärker in ihrem ausgeschalteten Zustand belassen werden.

Die Transistoren T4l, T21 und T3I können als ein erster Stromschalter betrachtet werden und die Transistoren T42, T22 und T32 als ein zweiter Stromschalter. Die Transistoren T31 und T32 befinden sich durch das relativ stark negative Potential an ihren Basen während des Schreibbetriebes im nichtleitenden Zustand. Wenn der Transistor T4l "Ein" vorgespannt wird, wird der Transistor T21 "Aus" vorgespannt. Wenn der Transistor T42 "Aus" vorgespannt ist, wird der Transistor T22 "Ein" vorgespannt. Vom ersten Stromschalter liefert nämlich nur der Transistor T4l Emitterstrom an die mit den Emittern der Transistoren T4l, T21 und T31 verbundene Stromquelle. Vom zweiten Stromschalter liefert nur der Transistor T22 Emitterstrom an die mit den Emittern der Transistoren T32, T22 und T42 verbundene Stromquelle. Somit wird der Transistor T22 leitend gemacht und besagte Zelle befindet sich in dem genannten ersten leitenden Zustand und speichert die elektrische Darstellung einer binären Eins.

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Auf die oben beschriebene Weise wird eine binäre "Eins" in jeder Speicherzelle 2 der Gruppen 1 bis 8 gespeichert. Um eine binäre Null in die Speicherzelle 2 der Gruppe 9 zu schreiben, wird das an den Anschluß WRO des Abfrageverstärkers SA 33 angelegte Potential im Vergleich zu dem an den Anschluß WRl desselben Abfrageverstärkers angelegten Potential angehoben. Anders ausgedrückt wird der Transistor T42 des Abfrageverstärkers SA 33 eingeschaltet und der Transistor T4l desselben Abfrageverstärkers in seinem nichtleitenden Zustand gehalten. Vom ersten Stromschalter des Abfrageverstärkers SA 33 und der zugehörigen Speicherzelle 2 ist also der Transistor T21 eingeschaltet und die Transistoren T4l und T31 sind ausgeschaltet. Vom zweiten Stromschalter des Abfrageverstärkers SA 33 und der zugehörigen Speicherzelle 2 sind die Transistoren T32 und T22 ausgeschaltet und der Transistor T42 ist eingeschaltet. Wenn der Transistor T21 der Speicherzelle 2 der Gruppe 9 eingeschaltet ist, befindet sich diese Zelle in dem zweiten Zustand der Leitfähigkeit und stellt elektrisch eine binäre Null dar.

So ist das binäre Wort 111111110 in den in Pig. I gezeigten Speicher an die Adresse 2 geschrieben worden.

Lesebetrieb

Zur Erklärung sei angenommen, daß die Speicherzellen 2 der Speicheradresse 2 sich in folgendem Zustand befinden: Die Zellen 2 der Gruppen 1 bis 8 befinden sich im ersten leitenden Zustand und die Zellen 2 der Gruppe 9 in besagtem zweiiten leitenden Zustand, d.h., das binäre Wort 111111110 ist in der Adresse 2 des Speichers gespeichert. Mit Ausnahme der Zelle 2 der Gruppe 9 leitet also in allen Zellen der Speicheradresse 2 der Transistor T22 und der Transistor T21 der Zelle 2 der Gruppe 9 leitet ebenfalls.

Die in der Speicheradresse 2 gespeicherte Information wird auf folgende Weise gelesen (die elektrischen Zustände der Zellen wer-

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den elektrisch abgefühlt). Die Wortwahlleitung WSL3 wird durch den Wortdecodierer gemäß obiger Erklärung gewählt. Das elektrische Potential auf der Wortwahlleitung WSL3 wird positiver gemacht, wodurch das Potential über jeder an die Wortwahlleitung angeschlossenen Speicherzelle steigt. Eine Lese-Vorspannung, auch Referenzspannung genannt, wird durch die Leitung Vr an jeden Abfrageverstärker SA 1 bis SA 36 angelegt. Die Vorspannung oder Referenzspannung, die während des Lesens an die Abfrageverstärker angelegt wird, ist positiver, als die während des Schreibens an die Abfrageverstärker angelegte Vorspannung. Ein relativ negatives Potential wird an jeden der Anschlüsse WRO und WRl eines jeden Abfrageverstärkers angelegt und die Transistoren T4l und T42 so während des Lesebetriebes abgeschaltet.

Die in Fig. 2 gezeigte Zelle 2 der Speichergruppe 1 befindet sich bekanntlich in ihrem ersten leitenden Zustand, d.h., der Transistor T22 leitet und stellt die elektrische Speicherung einer binären Eins dar. Unter diesen Umständen ist der Transistor T31 des die Transistoren T4l, T21 und T31 umfassenden Stromschalters eingeschaltet, wenn eine relativ positive Vorspannung an die Basen der Transistoren T31 und T32 angelegt wird. Der Transistor T22 des aus den Transistoren T32, T22 und T42 bestehenden Stromschalters ist eingeschaltet.

Wenn der Speicher also im Lesebetrieb läuft und der Inhalt der Adresse 2 gelesen wird, herrscht für die Zelle 2 der Gruppe 1 und den zugehörigen Abfrageverstärker SA 1 folgender Zustand. Wenn I .. einen Strom mit einer Größe in der Größenordnung von 120 mA bezeichnet, der vom Emitter e. des Transistors T22 fließt, dann fließt vom Emitter e„ des Transistors T22 ein Strom der Größenordnung 6 I (oder 6 χ 120 mA). Im Abfrageverstärker leitet der Transistor T31. Ein Strom in der Größenordnung von 6 ¹CeH ^fließt durch den Widerstand R31 und den Transistor T31 zur Stromquelle. Der Transistor T32 leitet nicht und somit fließt durch den Widerstand R32 kein Strom. Der Spannungsabfall über dem Widerstand R31 führt zu einem negativen Potential am An-

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Schluß S. relativ zum Erdpotential, wogegen sich der Anschluß S₀ auf Erdpotential befindet, da kein Strom durch den Widerstand R32 fließt. Das Potential an den Anschlüssen S^ und S_Q stellt elektrisch den leitenden Zustand der Speicherzelle dar, im vorliegenden Beispiel die Speicherung einer binären Eins in dieser Zelle.

Auf die beschriebene Weise werden die in der Speicherzelle 2 einer jeden Gruppe 2, 3, ^₅ 5, 6 7 und 8 gespeicherten binären Einsen elektrisch an den Anschlüssen S^ und S_Q der Abfrageverstärker SA 5, SA 9, SA 13, SA 17, SA 21, SA 25 und SA 29 dargestellt.

Die in der Speicherzelle 2 der Gruppe 9 gespeicherte binäre Null wird elektrisch an den Anschlüssen S₁ und S_Q des Abfrageverstärkers SA 33 dargestellt. In der Speicherzelle 2 der Gruppe 9 leitet nämlich der Transistor T21. Ein Strom in der Größenordnung von 6 !„-,-ι fließt vom Emitter e_? des Transistors T21 über die Bitleitung 365 zur Stromquelle. Ein Strom mit der Größe I ,-fließt vom Emitter e.. des Transistors T21 zur Stromquelle. Ein Strom in der Größenordnung von 6 I ,, fließt durch den Widerstand R32 und den Transistor T32 zur Stromquelle. Der Spannungsabfall über dem Widerstand R32 führt dazu, daß ein auf Erdpotential bezogen negatives Potential am Anschluß S_Q anliegt, während der Anschluß S^ auf Erdpotential liegt, weil kein Strom durch den Widerstand R31 fließt.

In der nachfolgenden Tabelle 5 ist zusammengestellt, wie in der Speicheradresse 2 gespeicherte Information gelesen wird, wenn der in Fig. 1 gezeigte Speicher im Lesebetrieb läuft.

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5 09882/0703

Γ

T

A B E L L E 5

1.

φ 31 31

1. 1.

1.

f ADRESSE 2

342

1.

1.

2.

i

1

I I

SPEICHER IM LESEBETRIEB

I cell :

Zelle

DATEN GESPEICHERT Ih

T21

!

2 Zelle 2 Zelle 2 Zelle 2 Zelle 2

6 I cell

1 Gruppe 1 Gruppe 2 Gruppe 3 Gruppe 4 Gruppe 5

1

R31 R31

1 1

1

T 31

1

1

I

Leitender

unten unten

7 I cell

Zustand d.

22 T22

oben oben

Φ I22

φ X22

φ X22

Kelle 1

Zelle 2 Zelle 2 Zelle 2 Zelle 2

365

in der Zel

cell I cell

I cell I cell

Gruppe 6 Gruppe 7 Gruppe 8 Gruppe 9

R31

I cell

I cell

le gespei

unten

cherte Daten

I cell 6 I cell

6 I cell 6 I cell

oben

6 I cell

6 I cell

!(binäres Bit) 1

1.

T ! 32 i

leitender Zel

I cell 7 I cell

7 I cell 7 I cell

7 I cell

7 I cell

lentransistor T

Emitterstrom

2 Bitleitung 302 310

318 326

350

358

- fi τ

leitender Tran

1

R32

ο Emitterstrom

kt sistor im Ab

-"- unten

^e2 6

frageverstär

T22

oben

oo Gesamtzellen-

ker T

T3i T3i

T31

T31

k> strom 7

stromführen

I cell I cell

"*■- stromführende

der Wider

stand d.Abfra

geverstärkers

R3i R3i

6 I cell 6 I cell

R31

R31

Anschluß S1

unten unten

unten

unten

Anschluß Sq ι i

oben oben

oben

oben

PI 973 113

- 28 -

7 I cell 7 I cell

334

T31

R31

unten

oben

rs;-cn. to» cn

CD« OO

Pontential

T A

B

2 3

ELLE

5

(Portsetzung)

2 Zelle Gruppe

2 7

Zelle Gruppe

OJOO

Zelle Gruppe

2 9 I

SPEICHER Zelle 2 Gruppe 1

IM LESEBETRIEB Zelle 2 Zelle Gruppe 2 Gruppe

DATEN Zelle Gruppe

GESPEICHERT IN ADRESSE 2 Zelle 2 Zelle 2 4 Gruppe 5 Gruppe 6

(M.V. am Knotenpunkt

VC der ZeI- __

le -1.13 -1.13 -1.13 -1.13 -1.13 -1.13 -1.13 -1.13 -I.''

Potential (M.V.) am Knotenpunkt VD der Zelle -1-73 -1.73 -1.73 -1-73 -1-73 -1-73 -1.73 -1.73 -1.13

to Potential am Knotenpunkt V. beträgt -0,19V

Potential der Wortleitung WSL3 beträgt -1,065 V

I^ .... liegt in der Größenordnung von 120 Mikroampere.

6 ¹Cg₁₁ liegt in der Größenordnung von 720 Mikroampere. ¹CeIl ^{hat d}^"^{e Großenordnun}S ^von 840 Mikroampere

JAn die Basen der Transistoren T31 und T32 wird das Potential

V_n +VD ,

V - _k - -(1,13 + 1,73 _ _., u-z

ref 2 2 ¹^³ . „

angelegt. cn.

^s betragen: R₁ = 1000 0hm cn

R₂₁=R₂₂ = 5000 0hm Jg

R =R__O = 600 Ohm·: 31

PI 973 113 - 29 -

Nach der Zusammenfassung in Tabelle 5 beträgt der Zellenstrom I ,, ungefähr 120 mA ungeachtet dessen, ob sich die Zelle im ersten oder zweiten leitenden Zustand befindet, d.h. eine binäre Eins oder eine Null speichert.

Aus der vorstehenden Erklärung, der Tabelle 5, und Fig. 2 geht hervor, daß der Inhalt einer Speicherzelle, die sich im besagten ersten Zustand befindet, elektrisch am wirkungsvollsten gelesen wird, wenn nur der Transistor T31 des Abfrageverstärkers Strom leitet, während besagter zweiter leitender Zustand am besten gelesen wird, wenn nur der Transistor T32 leitet. Wenn im Lesebetrieb außerdem die Schreibtransistoren T4l und T42 im nichtleitenden Zustand vorgespannt sind, ist außerdem die an die Basen von T31 und T32 angelegte Referenzspannung Vf kritisch und steuernd.

Der Spannungsausschlag einer Zelle, nämlich Vc und Vd, ändert sich mit der Chiptemperatur. Für eine unveränderliche Referenzspannung an den Basen der Transistoren T31 und T32 während des Lesebetriebes ist also das Spannungsdifferential über den Anschlüssen S. und S₀ nicht optimal, wenn nämlich Vc und Vd entsprechend in eine positive Richtung verschoben wurden und V-. nicht proportional dazu verschoben wurde, wird die Potentialdifferenz über den Anschlüssen S^ und Sp nachteilig beeinflußt.

Es ist eine Referenzspannungsquelle vorgesehen (Fig. 3)> deren Größe genau der Verschiebung des Spannungsausschlages der Speicherzelle folgt.

Bei der in Fig. 4 gezeigten herkömmlichen Referenzspannungsquelle ist der Kollektor des Transistors T51 an ein Referenzpotential (Erde) gelegt. Der Widerstand R50 verbindet den Kollektor des Transistors T52 mit Erde, der außerdem an die Basis des Transistors T51 angeschlossen ist. Die Basis des Transistors T52 ist mit dem Emitter von T51 verbunden. Der Widerstand R51 verbindet den Emitter von T52 mit einer Spannungsquelle (-V). Der Widerstand R52 verbindet den Emitter von T5I mit einer Spannungsquel-

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le (-V). Das Referenzpotential (Vout) wird vom Emitter des Transistors T51 abgenommen.

Der vollständigen Beschreibung halber sind anschließend die typischen Werte für die in Fig. 4 verwendeten Bauteile und Spannun gen angegeben:

R50	528	Ohm
R51	= 2228	Ohm
R52	515	Ohm
-V	= -4,25	Volt
Vout		Volt.

Die in Fig. H gezeigte Schaltung arbeitet wie folgt: Der Emitterstrom vom T51 ist gleich der Summe des Basisstromes (Ig₂) ^{von T}52, des Ausgangsstromes (I _ufc), mit dem die Basen von T31 und T32 im Abfrageverstärker der Fig. 2 gespeist werden und dem Strom I₁, der durch den Widerstand R52 fließt. Der durch den Widerstand R50 fließende Strom ist I₂ + Ig₁ - Ig₂J wobei Ig₁ und I_ß2 relativ zu Ip klein sind. Die äquivalente Schaltung zur Annäherung der Ausgangsspannungsempfindlichkeit an die Temperatur und die Stromversorgung besteht aus einem Widerstandsteiler mit den Widerständen R50 und R51, die durch die serielle Kombination der Basis-Emitterspannungsabfälle von T51 und T52 verbunden sind. Mit steigender Temperatur nehmen die Basis-Emitterspannungen von T51 und T52 ab und der Knotenpunkt Vg₁--. bewegt sich um einen Betrag in negativer Richtung, der proportional ist dem Widerstandsverhältnis von R50 und R51 (R50 0 -50 50 . (R 50 + R5D multipliziert mit den Temperaturkoeffizienten von T51 und T52. Bei den angegebenen Werten für die Bauteile beträgt dieses Widerstandsverhältnis 0,192. Die Abnahmegeschwindigkeit mit der Temperatur der Basis-Emitterspannungen von T5I und T52 beträgt ungefähr 1,8 mV pro ⁰C. Bei steigender Temperatur verschiebt sich der Knotenpunkt Vg₅₁ in negativer Richtung, um den Betrag 0,192 χ 2x (-l,8mV/°C)= -0,69 mV/⁰C; das Ausgangspotential (Vout) verschiebt sich positiv um den Betrag -0,69 mV/°C - (-1,8 mV/°C) = 1,11 mV/°C. Da sich

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die Speicherzellenmittelspannung mit ungefähr 3,0 mV/°C positiv verschiebt, folgt die in Fig. 4 gezeigte Schaltung nicht genau der auf die Temperatur des Mittelpunktes des Zellenspannungsausschlages zurückzuführenden Verschiebung. Bei 85 °C beispielsweise liegt die Vorspannung 113 mV außerhalb der Mitte.

In ähnlicher Weise kann gezeigt werden, daß die in Fig. 4 dargestellte herkömmliche Schaltung wesentlich empfindlicher ist für Schwankungen bei der Stromversorgung und in den einzelnen Bauteilen, als es die oberen und unteren Signalpegel der Zelle sind. Unter Vernachlässigung der leichten Abweichungen in T51 und T52 bei der Vorspannung in Durchlaßrichtung aufgrund von Laststromwechseln verschiebt sich Vout in Fig. 4 um einen Betrag, der gleich ist dem oben erwähnten Widerstandsverhältnis von 0,192 multipliziert mit der Abweichung in der Stromversorgung. Dieses Verhältnis ist natürlich eine Funktion des Nachlaufes der Widerstände R50 und R51. Auf der anderen Seite sind die hohen und niedrigen Signalpegel der Zelle für Änderungen der Stromversorgung relativ unempfindlich. Der hohe Signalpegel der Zelle ist größtenteils eine Funktion des Betawertes des Wortleitungstreibertransistors und der Basis-Emitterspannung, während der gewählte niedrige Signalpegel gut angeklemmt und somit sehr stark eine Funktion der Schottky-Diode der Zelle ist, deren Effekt in der früheren Vorspannungsschaltung nicht simuliert wird. Bei einer festen Temperatur und einer Versorgung des Prozesses mit Nennstrom erhält man auch mit der herkömmlichen Schaltung eine äquivalente Zellenmittelspannung. Aufgrund ihrer verschiedenen Empfindlichkeiten für Schwankungen im Prozeß und in der Stromversorgung ergeben sich jedoch statistisch beträchtliche Abweichungen zwischen den Zellensignalpegeln und der Vorspannungsschaltung. Die statistische Abweichung ist bekanntlich die Standardabweichung oder Sigma und kann bezogen werden auf den bei der Herstelllung des Elementes erwarteten Gesamtausstoß.

Wenn die Referenzspannungsquelle der Fig. 4 in einem Speicher

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verwendet wird, wie er allgemein in den Figuren 1 und 2 dargestellt ist, muß V , so groß sein, daß dieser Spannungswert in

OUu

der Mitte zwischen dem oberen und unteren Signalpegel der Zellen liegt. Da der Signalausschlag der Speicherzelle zur Vermeidung von Sättigungserscheinungen klein ist (typisch 600 mV, mindestens ungefähr 500 mV) muß V_Qut (Fig. 4) sehr genau den Komponentwerten der Zellenschaltung und der Temperatur folgen, weil sich sonst eine falsche Anzeige oder Zwischenzustände ergeben können (S^ und S„ sind gleichzeitig hoch oder niedrig) oder die in der Zelle gespeicherten Daten zerstört werden können.

Die in Fig. 4 dargestellte Vorspannungs- oder Referenzspannungsquelle hat eine Anzahl von Nachteilen, die nachfolgend aufgeführt werden. Die Spannungsdifferenz zwischen den Zellensignalpegeln und der Vor-Ausgangsspannung (V_out) hat einen sehr großen Sigmawert von 52 mV. Dafür gibt es folgende Gründe:

a) V . ist wesentlich empfindlicher für Schwankungen von -V als die Speicherzellen

b) ^v _out folgt nicht dem SBD der Speicherzelle

c) V_Qut ist sehr empfindlich für das Verfolgen von R50 und R51 und

d) ^v _olH- ist sehr empfindlich für die Ausgangsbelastung.

^Vout ^{und der obere und} untere Signalpegel der Speicherzelle verschieben sich mit schwankender Temperatur mit unterschiedlicher Geschwindigkeit. Die Mittelspannung der Speicherzelle nimmt ab mit ungefähr 3,0 mV/°C_a während V_Qut der in Fig. 4 dargestellte Schaltung nur um 1,1 mV/°C abnimmt. Dadurch ergibt sich eine exzentrische Verschiebung der Vorspannung von 113 mV bei 85 ⁰C.

Die verbesserte Vorspannungsschaltung oder Referenzspannungsquelle ist in Fig. 3 gezeigt. Die einen Strich in Fig. 3 enthaltenden Bezugszeichen besagen, daß die dadurch gekennzeichnete Struktur das Gegenstück zu der in Fig. 2 dargestellten Speicherzelle oder der in Fig. 4 gezeigten Vorspannungsschaltung ist.

Zwischen den Figuren 2 und 3 besteht eine im wesentlichen Gleich-PI 973 113

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hext der Schaltungsstruktur. In Fig. 3 entspricht die Schaltung in der unterbrochenen Linie mit der Beschriftung "siehe Fig. 4" der in Fig. k dargestellten herkömmlichen Vorspannungsschaltung.

Der Transistor T₁' in Fig. 3 ist mit seinem Kollektor an Referenzpotential gelegt (Erde). Der Widerstand FL¹ ist zwischen die Basis und den Kollektor des Transistors T^¹ geschaltet. Für den Stromverbrauch wurde der durch den Transistor T₁ ¹ fließende Strom auf ein Drittel des durch den Transistor T₁ in Fig. 2 fließenden Stromes begrenzt. Der Widerstand R₁' ist daher identisch drei mal R₁ und der Transistor T₁' hat einen identischen Betawert und einen identischen Wert V_ßE bei einem Drittel des Stromes von T₁.

Der Emitterstrom des Transistors T₁ ist aus Tabelle 5 zu entnehmen. Die 9 gewählten Zellen tragen zum Strom T₁ bei mit η χ 7 I -,ρ worin η = 9'> die 27 anderen Zellen auf der gemeinsamen Wortleitungj die nicht adressiert sind (Bitleitungsstrom = 0) tragen zum Strom I₁ bei 27 x I ,,. Durch entsprechende Auslegung des Emitterstromes von T₁ = 1/3 χ I₁ = 1/3 χ (9 χ 7 I_cell + 27 I -,-j) = 30 I , -, ist das Potential VAA an der Basis des Transistors T₁ im wesentlichen genauso groß wie das Potential VA an der Basis des Transistors T₁ der Fig. 2; außerdem ist das Potential VBB der Fig. 3 im wesentlichen genauso groß wie das Potential VB am Emitter des Transistors T₁ der Fig. 2. Der Knotenpunkt VB hat dann das Potential einer gewählten Wortleitung (im gezeigten Beispiel WSL3), wenn der Speicher im Lesebetrieb läuft.

Der Strom I₁ fließt durch den Widerstand R₅₁₊ und die Diode D₁ zur Quelle -V. Die Diode D. ist in Fig. 3 gezeigt und kann aus einem Transistor mit gemeinsam verbundener Basis und Kollektor bestehen. Der Strom I₁ stellt ungefähr den Strom dar, der an allen Zellen mit Ausnahme der gewählten Zelle an der gemeinsamen adressierten Wortleitung (VB in Fig. 2) anliegt. Bei dem oben erwähnten Maßstabfaktor beträgt I₁ ungefähr 30 χ I_cell - 7 ¹C₆₁₁ = 23 I_cell·

Der Strom I₃ der Fig. 3 ist so ausgelegt, daß er ungefähr 7 x FI 973 113

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zieht, so daß die Simulation der gewählten Wortleitungsspannung am Knotenpunkt V_ßß komplett ist. Aus der oben erwähnten Arbeitsweise der Speicherzellen und der Tabelle 5 ist bekannt, daß der Transistor T22 einer jeden Speicherzelle im ersten leitenden Zustand und der Emitterstrom des Transistors T21 einer jeden Speicherzelle im zweiten leitenden Zustand den Wert von 7 ¹C₆]Q hat. Somit ist der Emitterstrom des Transistors T22' der in die unterbrochene Linie mit der Beschriftung S.M.C. (simulierte Speicherzelle) eingeschlossenen Schaltung ungefähr genauso groß wie der Stromfluß innerhalb irgendeiner Speicherzelle, die im Lesebetrieb durch besagten Speicher adressiert wird. In der S.M.C.-Schaltung in Fig. 3 fließen folgende Ströme:

7 I
Durch R₂₁ fließt ein Strom I, = ^{zur Bas}i^{s des} Transistors T22¹. Dieser Widerstand ist nicht unbedingt erforderlich zur Erzeugung des Emitterstromes des Transistors T22, ist jedoch in den Zellen enthalten nur als Vorsichtsmaßnahme dargestellt, falls der Sättigungszustand aufgrund irgendeiner unerwarteten Prozeßvariation auftreten sollte. Somit ist das Potential V_cc an der Basis des Transistors T22' genauso groß wie das Potential V_c an der Basis des leitenden Transistors T22 der Speicherzelle der Fig. 2, wenn besagte Zelle sich in ihrem ersten leitenden Zustand befindet. Ein Strom Ijj· = 6 ¹Q₆Ii ist identisch dem Strom bei der eingeschalteten Schottky-Diode der Zelle (SBDIl oder SBD12) der Figur 2 und fließt durch die Schottky-Sperrdiode (SBD12) zum Kollektor des Transistors T22'. Somit ist das Potential V_DD am Kollektor des Transistors T22' genauso groß wie das Potential V~ am Kollektor des Transistors T22 der Speicherzelle der Fig. 2, wenn diese sich in ihrem ersten leitenden Zustand befindet. Ein Strom I₁- fließt vom Knotenpunkt V_ßB der Fig. 3 zum Knotenpunkt V *,,: ein Teil dieses Stromes fließt in den Kollektor des Transistors T22' und ist ebenso wie Ig so eingestellt, daß der erforderliche Schottky-Strom I|j erzeugt wird und somit ein äquivalenter niedriger Zellensignalpegel am Knotenpunkt V_DD. Der übrige Teil von It- ist der Basisstrom des Transistors T53· Der Wert von If- wird somit so ausgelegt, daß eine Spannung V_ref erzeugt wird, die eine Mittelspan-

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nung zwischen dem oberen und unteren Signalpegel der Zelle darstellt und die Simulation der Differenz zwischen der Wortleitungsspannung und dem eigentlichen oberen Zellensignalpegel darstellt. Der Emitterstrom des Transistors T53 ist ungefähr I

und erzeugt ddie erforderliche V „.

rei .

Somit simuliert die in Fig. 3 gezeigte verbesserte Vorspannungsschaltung die genaue Belastung der Zellen für den gewählten Worttreiber für eine Anordnung von 256 χ 9. Aus Fig. 2 in Tabelle 5 ist zu ersehen, daß im Lesebetrieb der Ausgang einer Zelle hoch und einer niedrig ist und der Strom einer gewählten Zelle 7 I ,, beträgt. Die Schaltung der Fig. 3 erzeugt die genauen oberen und unteren Signalpegel der Zelle und die Mittelspannung V ο,. Die Ausgabe V „, vom Mittelpunkt des Widerstandes R22' hat eine hohe Ausgangsimpedanz, die zum Treiben von Lasten ungeeignet ist. V_ref, wird durch einen Differentialverstärker, der die Transistoren T53', T52' und T51¹ umfaßt, in eine Ausgangsspannung ^Vref "¹^ ⁿi^edriß^erer Impedanz übersetzt, die sich zum Treiben des gesamten Chip, nämlich der 72 Basen der beiden Transistoren eines jeden der 36 Abfrageverstärker im Ausführungsbeispiel, eignet. Die Werte für die einzelnen Bauteile werden so gewählt, daß der Emitterstrom des Transistors T53 und des Transistors T52 identisch ist, also V_ref = V_refI.

Die Ströme in der Vorspannungsschaltung der Fig. 3 sind also gleich den Strömen für Speicherzelle und Worttreiber, wodurch sich beim Vergleich der Figuren 3 und 2 folgende Beziehung ergibt:

V_n. (Vorspannungsstrom) = V. (Worttreiber oder Wortdecodierer) AA A

V_DD (Vorspannungsstrom) = V_R (Wortleitung gewählt)

V_cc (Vorspannungsstrom) = V_c (obere Zellensignalpegel)

V_DD (Vorspannung) = V_D (unterer Zellensignalpegel)

V _f, = 1/2(V_CC + V_DD) = 1/2 (V_C/V_D)⁺ = mittlere Spannung

^Vref ^{= V}ref

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Die Spannungsdifferenz zwischen der Wortleitung V_ß und dem oberen Zellensignalpegel V„ aufgrund der Basislast wird simuliert
im Vorspannungskreis durch Einstellen des Stromes des Differentialverstärkers der in Fig. 3 gezeigten Vorspannungsschaltung.

Die Vorspannung V- bewegte sich entsprechend der Temperatur
mit derselben Geschwindigkeit von 3,0 mV/°C wie die mittlere Zellenspannung. Die Standardabweichung oder der Sigmawert des Spannungsdifferentiales zwischen den Zellenpegeln und V _f wurde
außerdem von vorher 52 mV mit der herkömmlichen Schaltung auf
nur 20 mV reduziert und führte zu einem verbesserten Ausgangsergebnis.

Für die in den Figuren 2 und 3 gezeigten Schaltungen können folgende Widerstands- und Potentialwerte typisch sein:

Figur 2 Figur 3

R	1/3 R1,	= 1000 Ohm
4	R22 1	5000 Ohm
R22	R22,	= 5000 Ohm
R31	= -	= 600 Ohm
R32	Il _	= 600 Ohm
	R5«	= 1153 Ohm
	R53	= 2760 Ohm
	R50·	= 528 Ohm
	R51,	= 1114 Ohm
	R52,	= 515 Ohm
VA	VAA	= -0,19 Volt
VB	VBB	= -1,065VoIt
V0	VCC	= -1,13 Volt
VD Vref	= v +v Vdd _ V _ CC VDD _ 1,13-1,73	= -1,73 Volt = -1,43 Volt
ref 2 " 2

Obige Werte dinen nur als Beispiel. Von der in Fig. 3 gezeigten

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Vorspannungsschaltung wird also ein Ausgangspotential V_ref geliefert, das genauso groß ist wie die Mittelpunktspannung des Spannungsausschlages einer Speicherzelle. Steigt die Temperatur des die Speicherzellen und die Vorspannungsschaltung der Fig. 3 enthaltenden Chip, so steigen auch die Ströme'.in den Speicherzellen und in der Vorspannungsschaltung entsprechend direkt proportional, wodurch auch die Referenzspannung V_ref dem Mittelpunkt des Spannungsausschlages der Speicherzellen folgt. Die in der Vorspannungsschaltung der Fig. 3 fließenden Ströme simulieren also die in den Speicherzellen fließenden Ströme, wodurch sich mit einer Potentialänderung im Speicher auch die Potentiale in der Vorspannungsschaltung temperaturbezogen synchron mit dem Mittelpunkt des Spannungsausschalges der Speicherzelle ändern.

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Claims (3)

1. PATENTANSPRÜCHE

   Verfahren zum Betreiben eines Halbleiterspeichers, dessen Speicherzellen und Peripherieschaltkreise aus bipolaren Transistoren bestehen, insbesondere zum Abfragen des Speicherzustandes unter Ausschaltung von Temperatur-, Spannungsschwankungen und Bauteiltoleranzen durch einen Abfrageverstärker, der mit einer Referenzspannung arbeitet und auf den Signalausschlag einer Speicherzelle anspricht, dadurch gekennzeichnet, daß die Größe der Referenzvorspannung für den Abfrageverstärker direkt dem Signalausschlag (V_gl - Vg₂) folgt.
2. 2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß die Referenzspannungsquelle aus einem Transistor (3) des Worttreibers (WT), einer daran angeschlossenen Schaltung zur Simulierung einer Speicherzelle (SMC) und einer Vorspannungsschaltung (Fig. H) für den Abfrageverstärker besteht.
3. 3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein Transistor (Tl') vorhanden ist, dessen Kollektor direkt mit einem ersten Potential (Masse) verbunden ist, dessen Basis über einen Widerstand (Rl¹) mit dem ersten Potential und mit seinem Kollektor verbunden ist, daß ein weiterer Transistor (4) über einen Widerstand (R54) mit seinem Kollektor mit dem Emitter des erstgenannten Transistors (Tl¹) verbunden ist, daß die Basis und der Kollektor des letztgenannten Transistors (Tl) kurzgeschlossen ist, daß der Emitter des als Diode geschalteten Transistors (Tl) mit einer zweiten Potentialquelle (-V) verbunden ist, an der über seinen Emitter und einen Widerstand (R53) ein weiterer Transistor (T22¹) angeschlossen ist, daß ein vierter Widerstand den Emitter des erstgenannten Transistors (Tl¹) mit der Basis des zuletzt genannten Transistors (T22^!) verbindet, dessen Kollektor über eine Paral-

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   lelschaltung einer Schottkydiode (SBDl¹) mit dem Emitter des erstgenannten Transistors (Tl') verbunden ist, daß ein weiterer Transistor (T55) mit seinem Kollektor direkt an der ersten Potentialquelle (Masse) angeschlossen ist, während die Basis am Verbindungspunkt der zwei zur Parallelschaltung gehörenden Widerstände (R22¹) angeschlossen ist und der Emitter über einen Widerstand (R51¹) mit der zweiten Potentialquelle (-V) verbunden ist, daß mit dem Emitter des letztgenannten Transistors (T53) der Emitter eines weiteren Transistors (T52¹) verbunden ist, dessen Kollektor über einen Widerstand (R50) mit der ersten Potentialquelle und mit dem Kollektor eines weiteren Transistors (T51^f) sowie mit der Basis dieses Transistors (T51') verbunden ist, daß die Basis des Transistors (T52¹) mit dem Emitter des Transistors (T51') verbunden ist, die gemeinsam über einen Widerstand (R52^T) an die zweite Potentialquelle (-V) angeschlossen sind und den Ausgang (V ref) zum an sich bekannten Abtastverstärker des Speicher bilden.

   Schaltungsanordnung nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß die Referenzspannung, die während des Lesens an die Abfrageverstärker angelegt wird, positiver ist als die während des Schreibens von Informationen an die Abfrageverstärker angelegte Vorspannung.

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   Le e rs e ite