DE2010366B2 - Verfahren und einrichtung zum einschreiben von informationen in einen nur zum ablesen bestimmten speicher - Google Patents
Verfahren und einrichtung zum einschreiben von informationen in einen nur zum ablesen bestimmten speicherInfo
- Publication number
- DE2010366B2 DE2010366B2 DE19702010366 DE2010366A DE2010366B2 DE 2010366 B2 DE2010366 B2 DE 2010366B2 DE 19702010366 DE19702010366 DE 19702010366 DE 2010366 A DE2010366 A DE 2010366A DE 2010366 B2 DE2010366 B2 DE 2010366B2
- Authority
- DE
- Germany
- Prior art keywords
- potential
- voltage
- current
- destroyed
- impedance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
Description
Die Erfindung betrifft nur zum Ablesen bestimmte Speicher, die Impedanzelemente verwenden.
Nur zum Ablesen bestimmter Speichermatrizen mit Impedanzelementen, die Zeilen- und Spaltenleitungen
der Matrizen verbinden, sind bekannt. Die Herts stellung derartiger, nur zum Ablesen bestimmter
Speicher war jedoch bisher aufwendig. Es ist zweckmäßig, die Herstellung der gewünschten Information?figuren
zur Zeit der Herstellung der Speicher vorzunehmen. Für ein Syitem mit integrierten Schaltkreisen
ist es notwendig, verschiedene Masken zur Bildung jeder anderen Informationsfigur zu verwenden.
Einige nur zum Ablesen bestimmte Speicher wurden mit allen möglichen Kreuzpunkten hergestellt,
wobei die gewünschte Speicherung durch selektives Zerstören von Speicherkreuzpunkten erhalten wurde.
Dies kann durch Zuführen eines ausreichenden Stroms zum Zerstören eines Schaltelements in einem
gewählten Kreuzpunkt geschehen, z. B. durch Ver-Oo
dampfen des Elements in der Art einer Sicherung. Jedoch ist es für einen derartigen Speicher notwendig,
als integralen Bestandteil irgendein Mittel einzusetzen, um das Fließen eines Stroms über Fremdwege
in der Speichermatrix zu %'erhindern. Wenn dies nicht geschieht, verringern derartige Fremdwege
den Gesamtwiderstand der Matrix, so daß die Zerstörung einiger nichtgewählter Speicherkreuzpunkte
fast sicher ist.
Die Erfindung hat sich die Aufgabe gestellt, ein Verfahren verfügbar zu machen, mit dessen Hilfe
die Zerstörung nicht gewählter Speicherkreuzpunkte mit Sicherheit vermieden wird. Außerdem soll eine
Einrichtung zur Durchführung dieses Verfahrens geschaffen werden.
Zur L.ö;ung der Aufgabe geht die Erfinduna aus
von einem Verfahren zum Einschreiben von infermationen in einen nur zum Ablesen bestimmten Speicher,
der aus einer Matrix aus Impedanzelement^n ι
besteht, die jeweils durch einen Strom von ausreichender Größe zerstört werden, wobei das Verfahren
daraus besteht, daß durch wenigstens ein zu zerstörendes Impedanzelement ein Strom von ausreichender
Größe zur Zerstörung dieses Elements 2eiei- ι tet wird. Die Lösung der Aufgabe ist dadurch gekennzeichnet,
daß gleichzeitig hiermit Vorspannungen l' Idl ß
Speichermatrixkreuzpunkt, wobei die jeweiligen Zeilen- und Spaltenleitunaen an jedem derartigen
Kreuzpunkt durch Impedanzelemente verbunden sind. Diese Elemente sind in der Zeichnung durch
die Widerstände 19 dargestellt. Die Matrix 10 ist somit in der Tat ein Widerstandsnetzwerk, das so geschaltet
ist. daß vielfache, beidseitig leitende Stromwege zwischen den Klemmen jedes der Widerstände
gebildet werden. Die Matrix wird zunächst durch ο herkömmliche Verfahren hergestellt, vorteilhafterweise
durch integrierte Schaltkreisverfahren, derart, daß sie die verschiedenen Widerstandselemente 19
enthält, die sämtlich im wesentlichen den gleichen Widerstandswert haben und die zwischen jede Zeilenleitung
und jede durch die Zeilenleitung geschnittene Spahenleitung geschaltet sind. Das Widerstandsmaterial
und die Widerslandswerte werden durch die
Art der Anwendung der Matrix bestimmt, doch haben die Widerstände eine vo -estimmte Grenze
durch diese anderen Impedanzeier.,ente in 20 der Zerstörunasspannung. bei dei 'in durch den
en. die mit einem Anschluß des mindestens einen Widerstand fließender Strom die Zerstörung verursacht.
In F i g. 1 sind nur drei Zeilen und drei Spalten und neun Widerstände 19 (nur zwei der Widerstände
sind durch Bezugszahlen bezeichnet) einer
ne Einrichtung zur Durchführung dieses Ver- 25 Widerstandsmatrix dargestellt, doch ist eine größere
fahrons weist eine Treibstrom-Speisungsanordnuna Matrixanordnung schematisch durch die Weiterfühauf.
um durch wenigstens eins der Impedanztlemente
ein:n Strom von ausreichender Größe zur Zerstö-
η:·:·-ι dieses Elements zu führen, und ist gekennzeichne' durch eine Vorspannungsanordnung, die gleich- 30
7CUiZ mit der Treibstrom-Speiseanordnuna in Tätigkeit gesetzt wird, um alle anderen Impedanzelemente
in Wegen, die mit einem Anschluß des einen Elementes verbunden sind, vorzuspannen, um den Strom
in jedem derartigen Weg auf eine Höhe zu begren- 35 schreiben von Informationen in die Matrix 10 verzen. die nicht ausreicht, um irgendeins der anderen wendet, doch können auch von Hand betätigte Spannungsanordnungen für die Einschreibeoperation benutzt werden. Vollständige Einzelheiten der zentralen Steuerung 20 und der beiden Register wie auch
ein:n Strom von ausreichender Größe zur Zerstö-
η:·:·-ι dieses Elements zu führen, und ist gekennzeichne' durch eine Vorspannungsanordnung, die gleich- 30
7CUiZ mit der Treibstrom-Speiseanordnuna in Tätigkeit gesetzt wird, um alle anderen Impedanzelemente
in Wegen, die mit einem Anschluß des einen Elementes verbunden sind, vorzuspannen, um den Strom
in jedem derartigen Weg auf eine Höhe zu begren- 35 schreiben von Informationen in die Matrix 10 verzen. die nicht ausreicht, um irgendeins der anderen wendet, doch können auch von Hand betätigte Spannungsanordnungen für die Einschreibeoperation benutzt werden. Vollständige Einzelheiten der zentralen Steuerung 20 und der beiden Register wie auch
Impedanzelemente außer an das wenigstens eine Impedanzelement angelegt werden, wodurch der
Element1· verbunden sind, auf eine Größe begrenzt
vii\i. die nicht ausreicht, um irgendeines der anderen
Hemente zu zerstören.
rung der Zeilenleitungen 11 bis 13 nach recht und der Spaltenleitungen 16 bis 18 nach üben über die
dargestellten Widerstände 19 hinaus angedeutet.
Der letztliche Benutzer einer derartigen Matrix besitzt in seinem programmgesteuerten Datenverarbeitungssystem
eine Zentralsteuerung 20. ein Zeilenregister 21 und ein Spaltenregister 22. Das Datenverarbeitungssvstem
wird vorteilhafterweise zum Ein-
F.'emente zu zerstören.
Fs lassen sich dann Matrizen aus Impedanzelemenlen für nur zum Ablesen bestimmte Speicher in
einheitlicher Ausführung herstellen, bei der alle 40 des gesamten Datenverarbeitungssystems sind nicht
Kreuzpunktimpedanzen zu Anfang vorhanden sind. Die Speicherung gewünschter Informationen läßt
sich dann beim Anwender mit Hilfe von Zugriffsschaltunaen ähnlicher Art erreichen, wie sie nordargestellt,
da hierfür verschiedene Formen bekannt sind und da sie keinen Teil der Erfindung bilden. Die
Register 21 und 22 enthalten vorteilhafterweise z.B. eine Anordnung von bistabilen Flip-Flop-Schaltun
malerweise in Datenverarbeitungsanlagen benutzt 45 gen. wie die im Zeilenregister 21 dargestellten Schal
werden, die derartige, nur zum Ablesen bestimmte
Speichel benutzen.
Durch die Benutzung einer Speichermatrix-Vorspannur.gsanordnung
ergeben sich SicherheitsgTenzen bis zu 9 zu 1. Um eine zufällige Zerstörung nicht gewählter
Speicherkreuzpunkte zu vermeiden, werden die Vorspannungswertc für die verschiedenen Zeilen-
und Spaltenleitungen nach einer vorprogrammierten Folge angelegt.
Nachfolgend wird die Erfindung an Hand der 55 d f . Spannunaspegel
Zeichnungen besenneben. ' w r -
Es zeigt
F i g. 1 teilweise in Block- und Leitungsdiagramm form und teilweise in schematischer Form eine Speitungen
23.
Im Register 21 ist für jede Zeilenleitung und im Register 22 für jede Spaltenleitung eine Flip-Flop-Schaltung
vorgesehen.
\vle Flip-Flop-Schaltung im Zeilenregister 21 enthält
eine Ausaangsverbindung, die mit entsprechenden Zeilenleitu:igen in der Matrix 10 verbunden ist.
Diese Ausgangsverbindungen liegen vorteilhafterweise auf einem Spannungspegel V von z.B. 10Volt
, und zwar je
nach dem binären Zustand der Flip-Flop-Schaltung. der durch die zentrale Steuerung 20 bestimmt wird.
Die Flip-Flop-Schaltungen des Registers 22 enthal-
cher-Einschreibeanordnung gemäß der Erfindung 60 ten ebenso Ausgangsverbindungen, die mit den je-
und weiligen SpalUnleitungen der Matrix 10 verbunden
t?ir»/^ tir/^Kn! A\ncn V't^rKi nr\ Ι1Π rrr»n vnrt^llll Λ f tpfWPIKP
nun«
Fig. 2 eine Reihe von Spannungsdiagramrncn, die die Arbeitsweise der Erfindung erläutern.
In Fig. 1 enthält die Impedanzmatrix 10 die Zeilenleitungen 11, \? und 13 und die Spaltcnleitun- 65 """&
gen 16, 17 und 18, die senkrecht zu den erwähnten bestimmt Zeilenleitungen angeordnet sind. Jeder Schnittpunkt
der Zeilen- und der Spaltenleitungen definiert einen sind, wobei diese Verbindungen
entweder auf der Erde V1,,,,, oder auf einer Span-
- liegen, die durch die zentrale Steuerung
ist. Sämtliche obenerwähnten Flip-Flop-Schaltungen sind in bekannter Weise so eingerichtet,
daß sie als Spannungsquellen wirken, um die ange-
gebencn Auscangsspannungcn bei verschiedenen Vorspannung an dieser Zcilenlcitung von der Span-Ausgangsstrompcgeln
zu liefern die durch den in nu ν f dje s ,,· an Dic Zeilcnleitungen
der Matrix 10 vorhandenen Widerstandswert be- b 3 K b b
stimmt sind. 11 und 13 bleiben mit der Spannung 'vorgespannt.
Die zentrale Steuerung 20 enthalt ein Einschreibe- 5 ' fc 3 - v
programm, um vorbestimmte, binärkodierte Infor- An dieser Stelle wird die Gesamtspannung V an die mationswörter in ausgewählten Zeilen der nur zum gestrichelt dargestellten Widerstände 19 angelegt, die Ablesen bestimmten Speichermatrix 10 zu erzeugen. die Zeilenleitung 12 mit den Spaltenleitungen 17 und Wenn auch ein einzelnes Wort bei einem einzelnen 18 verbinden. Diese Spannung reicht aus, um einen gleichzeitigen Anlegen aller Spannungen eingeschrie- io Strom, der den zerstörenüen Stromwert übersteigt, ben werden kann, so wird doch vorteilhaftenveise an diese Widerstandskreuzpunkte anzulegen, wobei ein programmiertes Anlegen verwendet, wie es hier diese zerstört werden. Dieser Strom reicht jedoch beschrieben wird. bekanntermaßen nicht aus, um irgendwelche Matrix-Die Einzelheiten der Programmdekodierung und schienenkreise schädlich zu beeinflussen,
des Zugriffs sind bekannt, sie werden hier nur soweit xs Nachdem die zwei ausgewählten Widerstände zerbetrachtet, wie es notwendig ist, um die Arbeitsweise stört sind, bleiben die angelegten Spannungen eine der F i g. 1 zu beschreiben. Entsprechend der Infor- begrenzte Zeitlang erhalten, bevor sie entfernt wermationskodierung stellt das Vorhandensein eines den können. Bei der beschriebenen Widerstands-Widerstands an einem ausgewählten Kreuzpunkt eine matrix sind vielfache Kriechstromwege zwischen den binäre Null dar. während das NichtVorhandensein ao Klemmen vorhanden, an denen ausgewählte Kreuzeines Widerstands eine binäre Eins darstellt. Die punktwiderstände 19 von der Zeilenleitung 12 zu Programmfolge ist durch die Spannungsdiagramme den Spaltenleitungen 17 und 18 bestehen. Alle diese der F i g. 2 dargestellt. Die zentrale Steuerung 20 Stromwege sind zweiseitig, da in den Schienen oder bewirkt zunächst, daß alle Flip-Flop-Schaltungen der den Kreuzpunkten der Matrix keine einseitigen Lei-Register 21 und 22 zurückgestellt werden, um an »5 tungselemente vorhanden sind. Im ungünstigsten Fall ihren mit den Matrixzeilen- und -Spaltenleitungen enthalten die Kriechstromwege einen einzigen, nicht verbundenen Ausgangsverbindungen die kleinere der gewählten Widerstand 19 in Reihe mit einem Netzverfügbaren Ausgangsspannungen zu liefern. So legt werk aus anderen, nicht gewählten Widerständen 19, das Register 21 zunächst zur Zeit Null in F i g. 2 die so daß der einzige Widerstand den vollen angelegten
programm, um vorbestimmte, binärkodierte Infor- An dieser Stelle wird die Gesamtspannung V an die mationswörter in ausgewählten Zeilen der nur zum gestrichelt dargestellten Widerstände 19 angelegt, die Ablesen bestimmten Speichermatrix 10 zu erzeugen. die Zeilenleitung 12 mit den Spaltenleitungen 17 und Wenn auch ein einzelnes Wort bei einem einzelnen 18 verbinden. Diese Spannung reicht aus, um einen gleichzeitigen Anlegen aller Spannungen eingeschrie- io Strom, der den zerstörenüen Stromwert übersteigt, ben werden kann, so wird doch vorteilhaftenveise an diese Widerstandskreuzpunkte anzulegen, wobei ein programmiertes Anlegen verwendet, wie es hier diese zerstört werden. Dieser Strom reicht jedoch beschrieben wird. bekanntermaßen nicht aus, um irgendwelche Matrix-Die Einzelheiten der Programmdekodierung und schienenkreise schädlich zu beeinflussen,
des Zugriffs sind bekannt, sie werden hier nur soweit xs Nachdem die zwei ausgewählten Widerstände zerbetrachtet, wie es notwendig ist, um die Arbeitsweise stört sind, bleiben die angelegten Spannungen eine der F i g. 1 zu beschreiben. Entsprechend der Infor- begrenzte Zeitlang erhalten, bevor sie entfernt wermationskodierung stellt das Vorhandensein eines den können. Bei der beschriebenen Widerstands-Widerstands an einem ausgewählten Kreuzpunkt eine matrix sind vielfache Kriechstromwege zwischen den binäre Null dar. während das NichtVorhandensein ao Klemmen vorhanden, an denen ausgewählte Kreuzeines Widerstands eine binäre Eins darstellt. Die punktwiderstände 19 von der Zeilenleitung 12 zu Programmfolge ist durch die Spannungsdiagramme den Spaltenleitungen 17 und 18 bestehen. Alle diese der F i g. 2 dargestellt. Die zentrale Steuerung 20 Stromwege sind zweiseitig, da in den Schienen oder bewirkt zunächst, daß alle Flip-Flop-Schaltungen der den Kreuzpunkten der Matrix keine einseitigen Lei-Register 21 und 22 zurückgestellt werden, um an »5 tungselemente vorhanden sind. Im ungünstigsten Fall ihren mit den Matrixzeilen- und -Spaltenleitungen enthalten die Kriechstromwege einen einzigen, nicht verbundenen Ausgangsverbindungen die kleinere der gewählten Widerstand 19 in Reihe mit einem Netzverfügbaren Ausgangsspannungen zu liefern. So legt werk aus anderen, nicht gewählten Widerständen 19, das Register 21 zunächst zur Zeit Null in F i g. 2 die so daß der einzige Widerstand den vollen angelegten
Spannung^ an sämtliche Zeilenleitungen 11 bis 13 3° ^^SJ^ von Q^1 im dargestellten Be.
an, während das Register 22 in gleicher Weise die reich der Zeilenleitung 12 läßt einen Matrixwider-
Erdbezugsspannung an sämtliche Spaltenleitungen 16 standswert von etwa Is U R zurück, wobei R der Wi-
bis 18 anlegt. derstandswert eines einzelnen Widerstands 19 ist.
Während der zweiten Stufe im Einschreibepro- 35 wenn zwei Kreuzpunktwiderstände zur gleichen Zeit
gramm werden ausgewählte Flip-Flop-Schaltungen zerstört werden. Der entstehende Strom ist zu klein,
des Registers 22 zur Zeit I1 eingestellt, um entspre- um irgendwelche weiteren Widerstände zu zerstören,
chend der einzuschreibenden Information die Span- iogar ohne die Anwendung der vorliegenden Erfin-
! IV ,. , j ο ,. , dung. Wenn man jedoch die vollständiEe Matrix
nung -,- an die entsprechenden Spaltenkreise anzu- , ° α „„,„„λ,,,, α ·ε~& α u ♦ u. 1 a
! ° i Yf ^0 ohne Anwendung der Erfindung betrachtet und wenn
legen. Es sei angenommen, daß ein binäres Wort in man weiter den schnellen Vorgang der gleichzeitigen
! die Reihe des Kreises 12 in der Matrix 10 einge- Zerstörung aller ausgewählten Widerstände 19 an-
schrieben werden soll und daß das Wort die Ziffern nimmt, wächst die Gefahr der Zerstörung nicht aus-
0-1-1 in den drei dargestellten Bit-Positionen am wei- gewählter Widerstände 19 stark an. Wenn man einen
j testen links enthält. Die beiden Widerstände, die die 45 langsameren Vorgang zum Schreiben der Matrix be-
Zeilenleitung 12 mit den Spaltenleitungen 17 und 18 trachtet, wird gleichzeitig ein einziger Widerstand
verbinden, müssen zerstört werden. Diese Wider- zerstört, wobei gezeigt werden kann, daß der Matrixstände
sind in F i g. 1 gestrichelt dargestellt. Die widerstandswert im ungünstigsten Fall nach Zerstö-Flip-Flop-Schaltung
des Registers 22, die mit der rung der ausgewählten Kreuzpunktwiderstände durch Spaltenleitung 16 verbunden ist, wird eingestellt, um 50 den Ausdruck
die Spannung an dieser Spaltenleitung von der Erde
die Spannung an dieser Spaltenleitung von der Erde
IV
auf die Spannung - - gegenüber der Erde anzuheben. Die Flip-Flop-Schaltungen des Registers, die gegeben ist, wobei R der Widerstandswert eines einmit
den Spaltenleitungen 17 und 18 verbunden sind, 55 zelnen Kreuzpunktwiderstands 19 und π die Gesamtverbleiben
im rückgestellten Zustand und halten die zahl der Matrixspaltenleitungen ist. Somit sind in dem
Spaltenleitungen 17 und 18 auf Erdpotential. Diese in Fig. 1 dargestellte.! Teil der Matrix drei Spalten
Bedingungen für die Spaltenleitungen, welche die In- vorhanden, wobei der angenäherte Widerstandswert
formation darstellen, können durch die Zentralsteue- für eine ausgewählte Zeilenleitung und eine ausgerung
20 in einer Folge von Operationen auf die je- 60 wählte Spaltenleitung bei gleichzeitiger Zerstörung
weiligen Spaltenleitungen oder gleichzeitig in einer eines einzigen Widerstands 2 R beträgt. Wenn man
Anlegung eines parallelen Bit-Signals hergestellt eine gesamte Matrix mit nur 21 Spalten betrachtet,
werden. wird der Widerstandswert 1, 1R, wobei der Wider-
Während der dritten Stufe des Programms zur standswert sich dem Wert R nähert, wenn die Anzahl
Zeitr» stellt die Zentralsteuerung 20 die Flip-Flop- 65 der Spalten zunimmt. Gleichzeitig nähert sich der
Schaltung des Registers 21 ein, die mit der Zeilen- angelegte Strom der zerstörenden Strorngrenze der
leitung 12 verbunden ist, in den die Information ein- Kreuzpunktwiderstände. Die Schwierigkeiten, die bei
zuschreibeu ist. Diese Flip-Flop-Schaltung hebt die der Kontrolle der Eigenschaften der Widerstände
während der Herstellung und bei der Regelung der
angelegten Stromwerte während des Einschreibens für die Zerstörung eines ausgewählten Widerstands
mit dem V'Jerstandswert R auftreten, ohne nicht
ausgewählte Widerstände zu zerstören, sind offensichtlich. Diese Schwierigkeiten machen das Risiko
einer fehlerhaften Zerstörung unzulässig groß
Andererseits werden bei Verwendung einer Ausführung der Erfindung die nicht ausgewählten Spal-
tenleitungen auf die Spannung , und die nicht
ausgewählten Zeilenleitungen auf die Spannung y
vorgespannt. Die Spannungsdifferenz an allen nicht ausgewählten Kreuzpunktwiderständen 19 ist somit
notwendigerweise auf den Wert y begrenzt. Unbeschadet des Aufbaues des Widerstandsnetzwerks
bleibt die Begrenzung. Dementsprechend kann üblicherweise nur ein Bruchteil des zerstörenden Stroms
durch die nicht ausgewählten Kreuzpunktwiderstände fließen, wobei er zu klein ist, um nicht ausgewählte
Widerstände zu zerstören.
Man erkennt ferner in F i g. 2, daß dort eine feste Polaritätsbeziehung unter den Spannungsdifferenzen
an verschiedenen Gruppen von nicht ausgewählten Kreuzpunktwiderständen besteht. So werden alle
Widerstände, die mit einer ausgewählten Zeilen- oder Spaltenleitung verbunden sind, so vorgespannt, daß
ihre Zeilenklemmen positiv in bezug auf ihre Spaltenklemmen sind. Jedoch sind alle anderen Kreuzpunktwiderstände so vorgespannt, daß ihre Zeilenklemmen
negativ in bezug auf ihre Spaltenklemmen sind.
chungen zeigen, daß die Energievernichtung in nicht ausgewählten Kreuzpunktwiderständen, die einer
Spannungsdifferenz von
unterworfen sind, ein
Neuntel der Energievernichtung in ausgewählten Kreuzpunktwiderständen beträgt, die der Spannungsdifferenz
V unterworfen sind. Es ist daher ein Sicherheitsspielraum von 9 zu 1 verfügbar, wenn
festgelegt wird, welche Stromwerte und welcher
ίο Grad der Spannungsre„elung erforderlich wird, um
eine fehlerhafte Zerstörung von Kreuzpunktwiderständen zu vermeiden. Es können selbstverständlich
andere Spannungsverhältnisse als die in F i g. 2 angegebenen verwendet werden, um die Werte der Vor-
spannungen der Zeilen- und Spaltenleitungen festzulegen. Jedoch lieiert bei Anordnungen, wie sie beschrieben wurden, bei denen drei Spannungspegel zusätzlich zu einem Bezugspegel erforderlich sind, die
optimalen Sicherheitsspielraum von 9 zu 1.
Nach Zerstörung der ausgewählten, gestrichelt dargestellten Widerstandskreuzpunkte, wie sie oben
dargelegt wurde, bewirkt das Programm, daß die
as Flip-Flop-Schaltungen der Register 21 und 22 rückgestellt werden, um zu den Zeiten f3 und i4 sicher zu
sein, daß keine nicht ausgewählten Widerstände zerstört werden. Danach wird die Information in andere Zeilen der Matrix 10 durch die gleichen Ver-
jio fahren eingeschrieben, um ausgewählte Kreuzpunkte
auf eine Spannungsdifferenz V vorzuspannen, während nicht ausgewählte Kreuzpunkte auf eine Span-
nungsdifferenz - vorgespannt werden.
Hierzu 1 Blatt Zeichnungen
Claims (7)
1. Verfahren zum Einschreiben von Informationen in einen nur zum Ablesen bestimmten
Speicher, der aus einer Matrix aus rmpedanzelementen
besteht, die jeweils durch einen Strom von ausreichender Größe zerstört werden, wobei
das Verfahren daraus besteht, daß durch wenigstens ein zu zerstörendes Impedanzelement ein
Strom von ausreichender Größe zur Zerstörung dieses Elementes geleitet wird, dadurch gekennzeichnet,
daß gleichzeitig hiermit Vorspannungen an alle Impedanzelemente außer an
das wenigstens eine Impedanzelement angelegt werden, wodurch de- Strom durch diese anderen
Irmedanzelemente in Wegen, die mit einem Anschhi!·
des mindejiins einen Elementes verbunden
sind, auf eine Größe begrenzt wird, die nicht
ausreicht, um irgendeines der anderen Elemente zu zerstören.
2. Verfahren nach Anspruch 1. in welchem der treibende Strom von einem ersten Potential
abgeleitet ist. das an einen Zeilenle'.ter anseiest
wird, und in welchem ein zweites Potential an den Spaltenleiter angelegt wird, der mit diesem
einen Zeilenleiter durch das zu zerstörende Impedanzelement verbunden ist. dadurch gekennzeichnet,
daß die Vorspannungen von einem dritten Potential, das zwischen dt_m ersi.n und zweiten
Potential liegt, abgeleitet werden und an alle
Zeilenleiter außer den erwähnten eii.^n Zeilenleiter
angelegt werden und daß ein viertes Potential, aas zwischen dem ersten und dritten Potential
liegt, an jeden Spaltenleiter angelegt wird, der das zweite Potential nicht erhält.
3. Verfahren nach Anspruch 2. dadurch gekennzeichnet, daß zum Einschreiben in irgendeine
Zeile zunächst das zweite und das dritte Potential angelegt werden, daß dann das vierte Potential
angelegt wird und daß danach das erste Potential gleichzeitig nur an einen Zeilenleiter
angelegt wird.
4. Einrichtung zur Durchführung eines Verfahrens nach Anspruch 1, die eine Treibstrom-Speisungsanordnung
aufweist, um durch wenigstens eins der Impedanzelemente einen Strom von ausreichender Größe zur Zerstörung dieses Elementes
zu führen, gekennzeichnet durch eine Vorspannungsanordnung (21). die gleichzeitig mit
der Treibstrom-Speiseanordnung in Tätigkeil gesetzt wird, um alle anderen Impedanzelemente
in Wegen, die mit tinem Anschluß des einen Elementes
verbunden sind, vorzuspannen, um den Strom in jedem derartigen Weg auf eine Höhe
zu begrenzen, die nicht ausreicht, um irgendeine·;
der anderen Elemente zu zerstören.
5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet,
daß die Treibstrom-Speisungsanordnung dazu dient, ein zu zerstörendes Impedanzelement
auf eine erste Polarität (V-V111111)
relativ zu einem mit ihm verbundenen Spaltenleiter zu bringen, und daß die Vorspannungsanordnung
dazu dient, mit der Treibstrom-Speiseanordnung zusammenzuarbeiten, um jedes Impedanzelemeni.
das nicht zerstört werden soll und das mit einem Zeilen- oder Spaltenleiter verbunden
ist. der auch mit dem Impedanzelement verbunden ist, auf die erste Polarität {V bis - 3V)
relativ zu dem Spaltenleiter vorzuspannen, mit dem es verbunden ist, und um jedes übrige Impedanzelement
auf eine zweite Polarität (' 3 V bis
1Y., V) relativ zu einem mit ihm verbundenen Speiseleiter vorzuspannen.
6. Einrichtung nach Anspruch 5. gekennzeichnet
durch ein erstes Register (21) aus bistabilen Schaltungen (23). die jeweils mit einem anderen
Zeilenleiterkreis verbunden sind und die betätigt werden können, um eine erste Spannung (V)
oder eine zweite, niedrigere Spannung (1Z3 V)
entsprechend seinem Zustand anzulegen, der davon abhängt, ob ein mit ihm verbundenes Impedanzelement
zerstört werden soll oder nicht, ferner durch ein zweites Register (22) aus bistabilen
Schaltungen, die jeweils mit einem anderen Spaltenleiter verbunden sind und die betätigt werden
können, um eine dritte, noch -iiedrigere Spannung
(V?nd) oder eine vierte Spannung (2 Λ V).
die zwischen der ersten und der zweiten Spannung liegt, entsprechend seinem Zustand anzulegen,
der davon abhängt, ob ein Impedanzelement zerstört werden soll oder nicht, das diesen
Spaltenleiter mit einem zweiten Zeilenleiter verbindet, damit die erste Spannung angelegt ist.
7. Einrichtung nach Anspruch 6. gekennzeichnet durch SteuPiTnittel (20), um die Zustände der
bistabilen Schaltungen des ersten und des zweiten Registers zu bestimmen, derart, daß zunächst
die zweite und die dritte Spannung angelegt werden, dann die vierte Spannung und danach die
erste Spannung gleichzeitig nur an einen Zeilenleiter angelegt wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US80567369A | 1969-03-10 | 1969-03-10 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2010366A1 DE2010366A1 (de) | 1970-09-24 |
DE2010366B2 true DE2010366B2 (de) | 1973-06-20 |
DE2010366C3 DE2010366C3 (de) | 1974-01-24 |
Family
ID=25192196
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2010366A Expired DE2010366C3 (de) | 1969-03-10 | 1970-03-05 | Verfahren und Einrichtung zum Einschreiben von Informationen in einen nur zum Ablesen bestimmten Speicher |
Country Status (6)
Country | Link |
---|---|
US (1) | US3582908A (de) |
BE (1) | BE747114A (de) |
DE (1) | DE2010366C3 (de) |
FR (1) | FR2034784B1 (de) |
GB (1) | GB1294933A (de) |
NL (1) | NL7003157A (de) |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3720925A (en) * | 1970-10-19 | 1973-03-13 | Rca Corp | Memory system using variable threshold transistors |
US3872450A (en) * | 1973-06-21 | 1975-03-18 | Motorola Inc | Fusible link memory cell for a programmable read only memory |
US3863231A (en) * | 1973-07-23 | 1975-01-28 | Nat Res Dev | Read only memory with annular fuse links |
CA1135854A (en) * | 1977-09-30 | 1982-11-16 | Michel Moussie | Programmable read only memory cell |
GB2070329B (en) * | 1980-01-25 | 1983-10-26 | Tokyo Shibaura Electric Co | Semiconductor memory device |
US4404654A (en) * | 1980-01-29 | 1983-09-13 | Sharp Kabushiki Kaisha | Semiconductor device system |
US4442507A (en) * | 1981-02-23 | 1984-04-10 | Burroughs Corporation | Electrically programmable read-only memory stacked above a semiconductor substrate |
US4722822A (en) * | 1985-11-27 | 1988-02-02 | Advanced Micro Devices, Inc. | Column-current multiplexing driver circuit for high density proms |
US5367208A (en) * | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
US5299150A (en) * | 1989-01-10 | 1994-03-29 | Actel Corporation | Circuit for preventing false programming of anti-fuse elements |
US5130777A (en) * | 1991-01-04 | 1992-07-14 | Actel Corporation | Apparatus for improving antifuse programming yield and reducing antifuse programming time |
DK125692D0 (da) * | 1992-10-14 | 1992-10-14 | Willy Palle Pedersen | Programenhed af prom-typen, samt markoer med en saadan enhed |
SE501486C2 (sv) * | 1993-07-06 | 1995-02-27 | Aake Conradsson | Eskortminne |
US5390141A (en) * | 1993-07-07 | 1995-02-14 | Massachusetts Institute Of Technology | Voltage programmable links programmed with low current transistors |
US5471040A (en) * | 1993-11-15 | 1995-11-28 | May; George | Capacitive data card system |
US5468680A (en) * | 1994-03-18 | 1995-11-21 | Massachusetts Institute Of Technology | Method of making a three-terminal fuse |
US5949060A (en) * | 1996-11-01 | 1999-09-07 | Coincard International, Inc. | High security capacitive card system |
US5909049A (en) * | 1997-02-11 | 1999-06-01 | Actel Corporation | Antifuse programmed PROM cell |
US6351406B1 (en) | 1998-11-16 | 2002-02-26 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
US7157314B2 (en) | 1998-11-16 | 2007-01-02 | Sandisk Corporation | Vertically stacked field programmable nonvolatile memory and method of fabrication |
US6034882A (en) * | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
US6385074B1 (en) | 1998-11-16 | 2002-05-07 | Matrix Semiconductor, Inc. | Integrated circuit structure including three-dimensional memory array |
US8575719B2 (en) | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
US6631085B2 (en) | 2000-04-28 | 2003-10-07 | Matrix Semiconductor, Inc. | Three-dimensional memory array incorporating serial chain diode stack |
US6888750B2 (en) * | 2000-04-28 | 2005-05-03 | Matrix Semiconductor, Inc. | Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication |
KR100821456B1 (ko) | 2000-08-14 | 2008-04-11 | 샌디스크 쓰리디 엘엘씨 | 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법 |
US6580124B1 (en) | 2000-08-14 | 2003-06-17 | Matrix Semiconductor Inc. | Multigate semiconductor device with vertical channel current and method of fabrication |
US6624011B1 (en) | 2000-08-14 | 2003-09-23 | Matrix Semiconductor, Inc. | Thermal processing for three dimensional circuits |
US6627530B2 (en) | 2000-12-22 | 2003-09-30 | Matrix Semiconductor, Inc. | Patterning three dimensional structures |
US6661730B1 (en) | 2000-12-22 | 2003-12-09 | Matrix Semiconductor, Inc. | Partial selection of passive element memory cell sub-arrays for write operation |
US6545898B1 (en) | 2001-03-21 | 2003-04-08 | Silicon Valley Bank | Method and apparatus for writing memory arrays using external source of high programming voltage |
US6618295B2 (en) * | 2001-03-21 | 2003-09-09 | Matrix Semiconductor, Inc. | Method and apparatus for biasing selected and unselected array lines when writing a memory array |
US6897514B2 (en) * | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
US6841813B2 (en) * | 2001-08-13 | 2005-01-11 | Matrix Semiconductor, Inc. | TFT mask ROM and method for making same |
US6593624B2 (en) | 2001-09-25 | 2003-07-15 | Matrix Semiconductor, Inc. | Thin film transistors with vertically offset drain regions |
US6525953B1 (en) | 2001-08-13 | 2003-02-25 | Matrix Semiconductor, Inc. | Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication |
US6624485B2 (en) | 2001-11-05 | 2003-09-23 | Matrix Semiconductor, Inc. | Three-dimensional, mask-programmed read only memory |
US6853049B2 (en) | 2002-03-13 | 2005-02-08 | Matrix Semiconductor, Inc. | Silicide-silicon oxide-semiconductor antifuse device and method of making |
US6570795B1 (en) * | 2002-04-10 | 2003-05-27 | Hewlett-Packard Development Company, L.P. | Defective memory component of a memory device used to represent a data bit in a bit sequence |
US6737675B2 (en) | 2002-06-27 | 2004-05-18 | Matrix Semiconductor, Inc. | High density 3D rail stack arrays |
US20060249753A1 (en) * | 2005-05-09 | 2006-11-09 | Matrix Semiconductor, Inc. | High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes |
US7177183B2 (en) | 2003-09-30 | 2007-02-13 | Sandisk 3D Llc | Multiple twin cell non-volatile memory array and logic block structure and method therefor |
US20070176255A1 (en) * | 2006-01-31 | 2007-08-02 | Franz Kreupl | Integrated circuit arrangement |
US20090272958A1 (en) * | 2008-05-02 | 2009-11-05 | Klaus-Dieter Ufert | Resistive Memory |
US20100283053A1 (en) * | 2009-05-11 | 2010-11-11 | Sandisk 3D Llc | Nonvolatile memory array comprising silicon-based diodes fabricated at low temperature |
US9627395B2 (en) | 2015-02-11 | 2017-04-18 | Sandisk Technologies Llc | Enhanced channel mobility three-dimensional memory structure and method of making thereof |
US9478495B1 (en) | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
US10404473B1 (en) | 2018-09-05 | 2019-09-03 | Accelor Ltd. | Systems and methods for processing transaction verification operations in decentralized applications |
US10432405B1 (en) | 2018-09-05 | 2019-10-01 | Accelor Ltd. | Systems and methods for accelerating transaction verification by performing cryptographic computing tasks in parallel |
US10333694B1 (en) | 2018-10-15 | 2019-06-25 | Accelor Ltd. | Systems and methods for secure smart contract execution via read-only distributed ledger |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2947977A (en) * | 1956-06-11 | 1960-08-02 | Ibm | Switch core matrix |
US3028659A (en) * | 1957-12-27 | 1962-04-10 | Bosch Arma Corp | Storage matrix |
US3091754A (en) * | 1958-05-08 | 1963-05-28 | Nazare Edgar Henri | Electric memory device |
US3048824A (en) * | 1958-07-10 | 1962-08-07 | Westinghouse Electric Corp | Signal distribution system for distributing intelligence signals from a single source to a plurality of utilization channels |
US3445824A (en) * | 1965-11-26 | 1969-05-20 | Automatic Elect Lab | Information storage matrix utilizing electrets |
US3377513A (en) * | 1966-05-02 | 1968-04-09 | North American Rockwell | Integrated circuit diode matrix |
-
1969
- 1969-03-10 US US805673A patent/US3582908A/en not_active Expired - Lifetime
-
1970
- 1970-03-05 NL NL7003157A patent/NL7003157A/xx unknown
- 1970-03-05 DE DE2010366A patent/DE2010366C3/de not_active Expired
- 1970-03-06 GB GB1294933D patent/GB1294933A/en not_active Expired
- 1970-03-09 FR FR7008397A patent/FR2034784B1/fr not_active Expired
- 1970-03-10 BE BE747114D patent/BE747114A/xx unknown
Also Published As
Publication number | Publication date |
---|---|
FR2034784A1 (de) | 1970-12-18 |
US3582908A (en) | 1971-06-01 |
NL7003157A (de) | 1970-09-14 |
GB1294933A (de) | 1972-11-01 |
DE2010366A1 (de) | 1970-09-24 |
DE2010366C3 (de) | 1974-01-24 |
BE747114A (fr) | 1970-09-10 |
FR2034784B1 (de) | 1975-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2010366C3 (de) | Verfahren und Einrichtung zum Einschreiben von Informationen in einen nur zum Ablesen bestimmten Speicher | |
DE2715751C3 (de) | Speicheranordnung mit defekten Modulen | |
DE3520003C2 (de) | ||
DE2007787B2 (de) | Datenspeicher- und Datenspeicheransteuerschaltung | |
EP1141960B1 (de) | Schreib-/lesearchitektur für mram | |
DE2505186C3 (de) | Programmierbarer Lesespeicher | |
EP0012796B1 (de) | Speicheranordnung mit Speicherzellen zum gleichzeitigen Einlesen und Auslesen von Information | |
DE2735742C2 (de) | ||
DE2303409A1 (de) | Monolithisch integrierbare speicheranordnung | |
DE4300703A1 (de) | ||
DE10314812A1 (de) | Magnetische Kleinbereichs-Speichervorrichtungen | |
DE1954966A1 (de) | Durch Filmauftrag hergestellte Schaltung und Verfahren zu deren Herstellung | |
DE10032271C2 (de) | MRAM-Anordnung | |
DE69200318T2 (de) | Leseschaltkreis für redundante Schmelzsicherung für integrierten Speicher. | |
DE2525985A1 (de) | Verfahren zum betreiben eines speichers und schaltungsanordnung zur durchfuehrung des verfahrens | |
DE2347968B2 (de) | Assoziative speicherzelle | |
DE2646653C3 (de) | ||
DE2620749B2 (de) | Matrixspeicher aus halbleiterelementen | |
DE2059598A1 (de) | Halbleiterspeicher zur Speicherung einer voreingegebenen,nichtloeschbaren Grundinformation | |
EP0100772B1 (de) | Elektrisch programmierbare Speichermatrix | |
DE2041959A1 (de) | Randomspeicher | |
EP0078338A1 (de) | FET-Speicher | |
DE2519323C3 (de) | Statisches Drei-Transistoren-Speicherelement | |
DE2006987A1 (de) | Automatische Prüfvorrichtung für Rechenanlagen | |
DE1186509B (de) | Magnetspeicher mit einem mit zueinander senkrechten Bohrungen versehenen Magnetkern |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) |