DE2136515A1 - Bipolare Halbleiter Speicherzelle - Google Patents

Bipolare Halbleiter Speicherzelle

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DE2136515A1
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SEMICONDUCTOR ELECTRONOC MEMOR
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Description

Patentanwälte Dipl.-Ing. F. Weickmann, ^' J Q 3
Dipl.-Ing. H. Weickmann, Dipl.-Phys. Dr. K. Fincke Dipl.-Ing. F. A.Weickmann, Dipl.-Chem. B. Huber
8 MÜNCHEN 86, DEN POSTFACH 860 820
MÖHLSTRASSE 22, RUFNUMMER 48 39 21/22
<983921/22>
SEMICONDUCTOR ELECTRONIC MEMORIES INC.
3883 North 28th Avenue
Phoenix, Arizona 85017, V. St. A.
Bipolare Halbleiter-Speicherzelle
Die Erfindung bezieht sich auf eine Schaltungsanordnung, die als bipolare Speicherzelle geeignet ist und die in Matrizen in Form einer integrierten Schaltung hergestellt werden kann. Die Erfindung bezieht sich insbesondere auf Verbesserungen bei einer derartigen Schaltungsanordnung.
Halbleiter-Gpeichermatrizen werden in zunehmendem Maße in einem Schnellspeicher benutzt. Die erwartete Geschwindigkeit ist dabei im wesentlichen höher als die Geschwindigkeit, die in einem Speicher erzielbar ist, der Magnetkerne verwendet. Halbleiterspeicher weisen gegenüber Kernspeichern den zusätzlichen Vorteil auf, daß das Auslesen nicht zum Löschen der gespeicherten Information führt, während dennoch ein wahlfreier Zugriff zu irgendeiner Speicherstelle gegeben ist.
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Derartige Speicher v/erden als Speicher mit wahlfreiem Zugriff bzw. als RAM-Speicher bezeichnet.
Zur Beibehaltung der Speicherung in einem Halbleiterspeicher ist eine entsprechende Bereitschaftsleistung erforderlich. Es sind bereits viele Versuche unternommen worden, die Größe dieser BereitschaftsLeistung auf -einen minimalen Wert herabzusetzen. In dem Zusammenhang kann erwähnt werden, daß Leistung nur dann verbraucht wird, wenn der Spexcher abgefragt wird, während ansonsten die betreffende Leistung eine Verlustleistung darstellt. Demgemäß ist ein niedriger Leistungsverbrauch während der Betriebsbereitschaft in höchstem Maße erwünscht.
Eine weitere Suche nach Qualität in einem Halbleiterspeicher läuft darauf hinaus, daß der Abfragevorgang die in der Zelle gespeicherte Information nicht ändern sollte. Wenn es erwünscht ist, durch Zugriff zu einer Zelle die darin gespeicherte Information zu ändern, so sollte dies im übrigen nicht nur möglich sein, sondern darüber hinaus einfach vorzunehmen sein. Da der Verkaufsgesichtspunkt dieser Speicher von einer niedrigen Zugriffszeit abhängt, sollte ein System schließlich geschaffen werden, das die schnellstmögliche Zugriffszeit besitzt.
Der Erfindung liegt die Aufgabe zu Grunde, eine neue Speicher-Halbleiterzelle mit wahlfreiem Zugriff und der Eigenschaft zerstörungsfreien Auslesens zu schaffen. Die neu zu schaffende Halbleiter-Speicherzelle soll dabei mit niedriger Leistung auskommen. Ferner soll die neu zu schaffende Halbleiter-Speicherzelle eine extrem kurze Zugriffszeit besitzen. Schließlich soll die neu zu schaffende Halbleiter-Speicherzelle sich ohne weiteres für eine einfache Herstellung eignen.
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•i-i-5.'
BAD
Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß mit einer bipolaren Zellenanordnung, bei der eine Informationsspeicherung in einem von zwei Transistoren erfolgt, deren Kollektoren und Basen über Kreuz miteinander verbunden sind. Eine Adressenleitung, nachstehend auch als X-Adressenleitung bezeichnet, ist dabei mit einem Transistor verbunden, der in Reihe zu einer den beiden Transistoren gemeinsamen Last liegt. Mir die beiden Transistoren ist ein gemeinsamer Emitterlastwiderstand vorgesehen.
Die Adressenschaltung für die beiden Speicher-Transistoren enthält ferner zwei Transistoren, die mit ihren Kollektoren an die zweiten Emitter der beiden Speicher-Transistoren angeschlossen sind. Diese Adressen-Transistoren sind mit ihren Basen über zwei Widerstände an einem gemeinsamen Lastwiderstand angeschlossen. Eine Y-Adressenleitung ist über eine zitfex weitere Transistoren enthaltende Schaltung mit diesem Gemeinsamen Basis-Lastwiderstand verbunden. Dadurch wird im Zuge der Adressierung der Zelle die Spannung an dem Widerstand erhöht.
Das Ausgangssignal wird von der Zelle zwischen zwei Widerständen abgenommen, die mit den Emittern der beiden Adressen-Adresierunss-Transistoren verbunden sind.
An Hand von Zeichnungen wird die Erfindung nachstehend näher erläutert.
Fi-T. Λ zei?;t eine Grundschaltung der Speicherzellenanordnung gemäß der Erfindung mit zugehöriger Schaltung.
Fin- 2 zei^t in einem Blockdiagramm neue Speicherzellenanordnunnren r-emäß der Erfindung in einer Zeilen und Spalten umfassenden Matrix.
Figuren 3a und 3b zeigen mögliche Schaltungsmodifikationen der in Fiκ. 1 dargestellten Schaltungsanordnung.
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Figuren 4- und 5 zeilen Qrggnisationsdiagramme eines in der Praxis ausgeführten 128x2-Bitspeichere.
Eine Schaltungsanordnung gemäß der Erfindung ist in ¥±r. 1 gezeigt« Die Schaltungsanordnung ist Weitgehend doppelseitig ausgebildet= Zxtfei erste Transistoren 1OA, 1OB sind mit ihron Kollektoren an eine positivesPotential führende Arbeitspotentialklemme angeschlossen«. Die Emitter dieser Transistoren sind mit dem einen Ende erster Widerstände 12A und 12B verbunden, zu denen Dioden 14A5 14B paraiielliegen. Die Basis des Transistors 1OA stellt exne Eingsngsklemme dar, die mit X bezeichnet ist. Diese Eingangsleitung X ist mit einer X-Adressenleitung verbunden. Der andere Transistor 1OB 1st mit seiner Basis an einer Vorspannungsquelle 11 angeschlossen,
Die Widerstände 12A und 12B sind mit ihren anderen Enαen mit Widerständen 16A9 16B verbunden. Die anderen Enden der Widerstände 16A und 1633 sind mit den EolleJitoren zweier Speicher-Transistoren 18A und 18B verbunden.
Der Kollektor des Transistors 18A ist dabei mit der Basis des Transistors 18B verbunden, und der Kollektor des Transistors 18B ist mit der Basis des Transistors 1PA verbunden» Es sei bemerkt j daß die beiden Transistoren 18A und 18B Transistoren mit mehreren Emittern sind, In verlierenden Fall sind zwei Emitter dargestellt»
Die einen Emitter der Transistoren ISA und i8B sind mit einem gemeinsamen Emitterlastwiderstanä 19 verbunden5 aosvev. anderes Ende geerdet isto Die anderen Emitter der transistoren ISA und 18B sind mit den jönittern von Transistoren ?0k und 2OB sowie mit den Kollektoren von Transistoren 22A und 22B verbunden, und swar über Leitungen 211 bav/c 21B. Diese
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Leitun on werden nachstehend als Leseleitungen bezeichnet. Ein Widerstand 23 liegt zwischen den beiden Leitungen 21A und 21B. Die Funktion dieses Widerstands 23 wird weitör unten noch näher erläutert werden.
Die transistoren 2OA und 2OB sind mit ihren Kollektoren an oiner positives Potential abgebenden Potentialquelle bzw. -klemme angeschlossen, und die Basis jedes dieser Transistoren ist mit dem einen Ende eines Widerstands 24A bzw. 24B verbunden. Die Emitter der Transistoren 22A und 22B sind ebenfalls mit diesen einen Enden der Widerstände 24-A, 24B verbunden. Die anderen Enden dieser Widerstände 24A, 24B sinä "-eerdet. Die einen Enden der VJiderstände 24A, 24-B stellen •"ie Leseausgangsklemmen dar.
Die Basen der Transistoren 22A und 22B sind jeweils über ein on ',/id erstand 26A bzw. 26B mit einem gemeinsamen Lastv/io.ersbnnd 27 verbunden, dessen anderes Ende geerdet ist. Uin l'ransistor 28, dessen Emitter an dem Verbindungspunkt '.on Widerstands 27 und der Widerstände 26A und 26B anger; chi οsson isb, ist mit seinem Kollektor an einer positives Arbeitr.r'obonbial abgebenden Potentialquelle angeschlossen. DJf '-,nr.T. /los Transistors 2P- ist mit dem Kollektor eines wölb"-er; Transistors 30 verbunden. Die Basis diese.s Transistors '60 ir;t mit dorn Kollektor dieses Transistors 30 verbunden und forv-o" nilt ''.■inem Ende eines Widerstands 32, dessen anderes iJi.'io an Miior Kleramo CE angeschlossen ist (Chip-Freigabe). An " i ir.·--? KJ.nnme i/ird ^e nach Betriebsart ein ~eei;;:netes i'ob"rib !.ι ' n--· -eLo-b. Der Emitter dos Transisbors 30 wird aiii «wo L b--.· -Trorilorl iche ,Tbeuerklomme zur Adressierung der bLpoiiii'ori Ip'.'i chorzeiJ.e benutzt. Dioser Emitter ist mit Y bezoLchnr:b, '.:-) ari'-enornmen isb, dott dor bobreffeiKie Emitter m ι. b '--r /-A-i for! nnn lei bung eines Speichers verbunden ist.
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Bei der in IPig. 1 dargestellten Schaitungsanordnung können die Transistoren 1OA und 1OB als die X-Treiber für die bipolare Speicherzelle betrachtet werden, welche die Transistoren 1SA und 1PB, die Dioden 14-A und. 14-B und die Widerstände 12A1 12B, 15A, 16B und 19 umfaßt." Die Transistoren 2OA, 2OB, 22A und 22B können zusammen mit den Widerständen 23, 26A und 26B als Lese-Schreib-Einheit (S/V/) für die Speicherzelle betrachtet werden. Die Transistoren 28 und 30 und der Widerstand 32 stellen den Y-Treiber für die Speicherzelle dar. Zum Zwecke der Erläuterung können die Widerstände 24-A und 24-B als Widerstände betrachtet v/erden, die zwischen Erde und den Eingängen eines Differenz—Leseverstärkers (nicht gezeigt) geschaltet sind, mit den die Klemmen 24X und 24-Y verbunden sind.
Die Informations speicherung in der Speicherzelle hängt von den Leitzuständen der Transistoren 18A und 18B ab. Zum Zwecke der Erläuterung kann angenommen werden, daß ein Binärzeichen "1" in der Zelle gespeichert ist, wenn einer der beiden Transistoren, z.B. der Transistor 18A, eingeschaltet bzw. im leitenden Zustand ist und der Transistor 18B abgeschaltet bzw. im nichtleitenden Zustand ist. Demgegenüber ist ein Binärzeichen "0" in der Zelle gespeichert, wenn der Transistor 18A abgeschaltet, d.h. im nichtleitenden Zustand ist und wenn der Transistor 18B eingeschaltet bzw. im leitenden Zustand ist. Der Widerstand 19 stellt einen jegenkopplungswiderstand dar, der den erforderlichen Leistungsbodarf herabsetzt, während im übrigen ein Stromrückflußweg geschaffen ist, wenn die betreffende Zeile nicht ausgewählt ist. Eine Trennung ist dabei vorgesehen, da beim nichtausgewählten Betrieb (X-Leitung ist nicht ausfewab.lt) die mit den Leseleitungen verbundenen zv/eiten Emitter eine Trennung für jegliche positive Spannungsänderunpen auf den Leseleitunr-em bewirken. Bei dem HaLb-Auswahlbetrieb, bei dem X ausgewählt
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wird eine Trennung der Zelle dadurch erhalten, daß •r?ie Transistoren 22A und 22B ausgeschaltet bzw» im nichtleitenden Zustand sind. Auf Grund dieser Trennung können mehrere dieser Speicherzellen ohne Herabsetzung der Leistung miteinander verbunden werden.
VJie noch ersichtlich werden wird, tritt in dem Fall, daß die Speicherzelle vollständig adressiert bzw« angesteuert wird, eine Größenzunahme in dem Strom auf, der von der Zelle vom nichtausgewählten Fall bis zum vollständig ausgewählten lall gezogen bzw. aufgenommen wird. Dies vereinfacht den Aufbau bzwo die Auslegung des benötigten externen Leseverstärker um einen erheblichen Faktor, und. ferner bringt dies eine schnelle bzw. kurze Zugriffszeit mit sich.
!3um Zwecke deir* Erläuterung der Arbeitsweise der Erfindung sei angenommen, daß der Transistor 1OB leitend ist, und zwar auf Grund der Abgabe einer Spannung von Z0B0 2 Volt von der Vorspannungsquelle 11 an die Basis des betreffenden .transistors 10B„ Diese Spannung reicht aus, um den Transistor 18A auch leitend zu halten,, Damit ist der eine Zustand der beiden stabilen Zustände der Speicherzelle charakterisierte Bezüglich der Transistoren 1OA und 1OB und bezüglich aller itfeiterer Transistoren in der Schaltungsanordnung ist anzunehmen, daß diese Transistoren abgeschaltet oder einfach im nichtleitenden Zustand sincu
Beim Ealb-Auswahlbetrieb wird ein positives Potential von 3,5 V an die X=Kiemme angelegt, während die Klemmen T und GE bei 0 V gehalten v/erden= Das positive Potential an der X-Kiemme schaltet den Transistor 1OA ein bzwc in den leitenden Zustand,, wodurch die Spannung am Emitter des Transistors 1OA auf einen Wert ansteigt, bei dem die bei= don Dioden 14A una 14B hinreichend stark in Durchlaßrichtung
vorgespannt sind, so daß sie leitend werden. Damit ist ein zusätzlicher Ilebenstromweg zu den parallelliegenaen Widerständen 12A und 12B geschaffen, was zur Folge hat, daß der zur Verfugung stehende Strom ansteigt. In Abweichung hiervon bewirkt beim Halb-Auswahlbetrieb die «erhöhte Spannung am Emitter des Transistors 1OA wirksam, daß die Kollektorwiderstände der Transistoren 18A und 18B durch die in Durchlaßrichtung vorgespannten Dioden D1 und D2 kleiner werden. Dies hat ein Ansteigen de.s Kollektor strom s des Transistors 1SA zur S1Olge, der annahmegemäß im leitenden Zustand ist.
Dieser erhöhte Strom fließt über den leitenden Transistor 1SA und den Widerstand 19 nach Erde. Durch die Leseleitungen, die die Transistoren 18A und 18B mit den Transistoren 22A und 22B und den Ausgangsklemmen verbinden, fließt jedoch kein Lesestrom, da keiner der Transistoren 22A, 22B leitend wird, bis der Transistor 28 leitend wird. Die Basen der Transistoren 22A und 22B führen zu diesem Zeitpunkt im wesentlichen Erdpotential.
Beim Voll-Auswahlbetrieb liegt neben dem positiven Potential (3)5 V) Bix der X-Klemme auch an den Klemmen Y und GE positives Potential von z.B. 3,5 V. Demgemäß wird der Transistor eingeschaltet bzw. in den leitenden Zustand geführt. Dies bewirkt, daß ein positives Potential an dem Verbindungspunkt der Widerstände 26A, 26B und 27 auftritt und damit an den Basen der Transistoren 22A und 22 B. Dies wiederum hat zur Folge, daß diese beiden Transistoren in die Sättigung gesteuert bzw. in den leitenden Zustand übergeführt werden. Als Folge dieses Vorgangs sinken die Kollektorpotentiale dieser Transistoren auf einen niedrigen Wert von z.B. 0,4 Volt ab. Dadurch fließt der größte Anteil des Kollektorstroms des Transistors 18A durch den Emitter, der mit dem Kollektor dos Transistors 22A verbunden ist. Dieser Strom fließt weiter
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durch den Transistor 22A und den Widerstand 24-A nach Erde* Demgemäß wird ein Ausgangspotential an der Ausgangsklemme 24X ermittelt, die mit dem Widerstand 24A verbunden ist, Und zwar auf Grund des Zelienstroms und auf Grund des den Widerstand . 16A durchfließenden Stromes» An der Ausgangsklemme 24Y2 die mit dem Widerstand 24-B verbunden ist, wird eine geringere Ausgangsspannung ermittelt, da nämlich der Transistor 18B abgeschaltet bzw. im nichtleitenden Zustand ist und lediglich der Strom durch den Widerstand 26B fließt. Diese Differenzspannung kann verstärkt und für den jeweils gewünschten Zweck herangezogen werden.
Wenn es erwünscht ist, in die Zelle einzuschreiben, zoB„ den transistor 18A abzuschalten und den Transistor 18B einzuschalten, ist es zunächst erforderlich, die X= und Y-Klemmen im Voll-Auswahlbetrieb anzusteuern bzw., zu adressieren, wobei die CE-Klemme ebenfalls positives Potential führte Gleichzeitig wird ein positiver Impuls an die Basis des Transistors 2OA angelegte In einigen Fällen kann die Basis des Transistors 2OB über einen gesättigten Transistor (nicht gezeigt) geerdet werden, wie dies nachstehend noch näher erläutert werden wirdo Wenn die Basis des Transistors 2OA ein positives Potential annimmt, wird der Transistor 22A in den nichtleitenden Zustand übergeführt» Über die Leseleitung, die den Kollektor des Transistors 22A und den Emitter des Transistors 201 mit dem Emitter des Transistors 18A verbindet, steigt das Kollektor= potential des Transistors 18A an, da nämlich der Emitterstrom des Transistors 18A nunmehr zu dem.relativ hochoteigen Widerstand 19 abgeleitet wirdo Wenn das Potential am Kollektor des Transistors 18A einen hinreichend hohen Wert von z.B. 1,2 V erreicht, wird die Basis des Transistors 18B in Durchlaßrichtung vorgespannt, da der Emitter dieses Transistors über den im leitenden Zustand befindlichen
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Transistor 22B nahe Erdpotential gehalten wird. Zu diesem Zeitpunkt gelangt der Transistor 18B in den leitenden Zustand, wodurch von der Basis des Transistors 18A die Vorwärt s-Vorspannung abgeschaltet wird. Demgemäß wird der Transistor 18A vollständig abgeschaltet bzw. in den nichtleitenden Zustand übergeführt. Dieser Zustand herrscht während der nachfolgenden Adressierungsoperationen vor. Er kann nur dadurch geändert werden, daß der Transistor 2OB während der Adressierung der X- und Y- und CE-Eingangsklemmen leitend gemacht wird.
Die Punktion des Widerstands 23 besteht darin sicherzustellen, daß keine Probleme hinsichtlich eines destruktiven Lesens auftreten können, und zwar auch dann nicht, wenn auf den Leseieitungen 21A und 21B, mit denen dieser Widerstand verbunden ist, stark Unsymmetrien vorhanden sind. Dies ergibt sich dabei auf Grund der Tatsache, daß der Widerstand einen alternativen Stromweg schafft, wobei die Ausbildung einer Sperrspannung verhindert ist. Die Bedeutung des Vorhandenseins des Widerstands 23 kann auch durch Betrachtung des folgenden Beispiels verständlich werden, In diesem Zusammenhang sei angenommen, daß der Transistor 18A eingeschaltet bzw. im leitenden Zustand ist, daß die Speicher- f zelle in den Voll-Auswahlbetrieb umschaltet und daß- auf Grund einer gewissen Verstimmung bzw. Unsymmetrie in dem Y-Treiber, und zwar auf Grund der externen Spannung an der Klemme 24Σ oder 24T hin der Transistor 22B vor dem Transistor 22A in den leitenden Zustand gelangt. In einem solchen Fall kann die Spannung am Kollektor des Transistors 18A einen hinreichend hohen Wert erreichen, um den Transistor 18B in den leitenden Zustand überzuführen. Dies führt dann dazu, daß der Transistor 18A in den nichtleitenden Zustand gelangt, bevor der Transistor 22A
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leitend xtfird. Durch Einfügen des Widerstands 23 , dessen Widerstandswert in der Größenordnung von einigen hundert Ohm liegt, itfird jedoch ein zerstörendes Auslesen vermieden, da dieser Widerstand v/irksam die Leseleitung 21A über den Transistor 22B erdet, der leitend sein Kann, bevor der Transistor 22A leitend wird. Dieses Beispiel trifft auch während der Nichtauswahl der Speicherzelle bzw. Zelle zu.
Das Vorhandensein des Widerstands 23 kann die Erdung einer der Ausgangsklemmen erfordern, wenn eine positive Spannung der anderen Ausgangskiemme für Schreibzwecke zugeführt wird. Wenn z.B. der Transistor 18A leitend ist und der Wunsch besteht, eine "0" in die Zelle einzuschreiben, wie dies zuvor ausgeführt worden ist, wird eine positive Spannung an die Klemme 2PPL angelegt. Dadurch gelangt der Transistor 2OA in den leitenden Zustand (während der Transistor 22A im leitenden Zustand ist). Dies hat zur -0Olge, daß die Spannung auf der Leitung 21A auf +5V ansteigt. Die Spannung am Kollektor des Transistors 18A steigt an, und als Folge dieser Vorgänge wird der Transistor 18B, dessen Emitter über den Transistor 22B und den Widerstand 24B wirksam reerdet ist, in den leitenden Zustand übergeführt, wodurch der Transistor 18A in den nichtleitenden Zustand übergeführt wird. Zum Leitendmachen des Transistors 18B ist es von Bedeutung, claF el?ssen Eritter bei oder nahe Erdpotential liegt. Durch Vorhandensein des Widerstands 23 kann dies erreicht werden, indem die Klemme 2A-Y geerdet wird. Im Unterschied dazu können die Werte der Widerstände 23, 24-A und 24-B so gewählt werden, daß durch Vergrößern des Widerstandswerts des Widerstands 23 und durch Auswahl kleiner Wider stände 24-A und 24-B die Spannungsabfälle an den Widerständen 23 und 24-B
daß
so sind,/^obwohl die Leitung 21A ein Potential von etwa führt, die Leitung 21B ein Potential führt, das hinreichend nahe bei Erdpotential liegt. Auf diese Weise ist die richtige
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Einschaltung bzw. Überführung des Transistors 1SB in den leitenden Zustand gewährleistet.
Im Vorstehenden ist eine neue und brauchbare bipolare Speicherzelle mit wahlfreiem Zugriff erläutert worden, die hinsichtlich des Leistungsbedarfs wirtschaftlich ist und die einfach herzustellen ist und eine kurze Zugriffszeit besitzt.-Diese Speicherzelle kann in einer großen Matrix verwendet werden, die gemeinsame X-Leitungen in einer Richtung und gemeinsame Leseleitungen in der Y-Richtun~ auf v/eist. * Eine derartige Matrix ist in Fig. 2 gezeigt, auf die nunmehr Bezug genommen wird-.
In Fig. 2 ist eine Vielzahl von Zellen in einer Matrix angeordnet, die η Zeilen RI-Rn und Spalten CI-Gn aufweist. Jede Zelle ist mit dem Buchstaben C bezeichnet, dem eine erste Zahl oder ein erster Buchstabe, die bzw. der die Zeile bezeichnet, und eine zweite Zahl oder ein zweiter Buchstabe, die bzw. der die Zellenspalte bezeichnet, nachfolgt. Wie dargestellt, ist ein einziger X-Treiber je Zeile der Spalten vorgesehen. Die X-Treiber sind mit XDI-XDn bezeichnet. Eine einzige Lese/Sehreib-Einheit (S/W) ist jeder y Zeilenspalte zugeordnet. Die betreffenden Einheiten sind dabei mit S/W1-S/Wn bezeichnet. Jede Spalte enthält ferner einen Y-Treiber. Diese !-Treiber sind mit YD1 bis XDn bezeichnet. In Fig. 2 sind entsprechende Elemente wie in Fig.1 mit entsprechenden Bezugsseichen bezeichnet wie in Fig. 1.
Bezüglich der in Fig. 2 dargestellten Matrix ist angenommen, daß sie auf einem einzigen Ghip untergebracht ist, wobei ein vollständiger Speicher annahmegemäß aus einer Violcahl derartiger Chips besteht, deren jedes eine in .-.Leicher Woiso aufgebaute Matrixanordnung umfaßt. Wie aus Fig. 2 hervorgeht, sind sämtliche Y-Treiber an einer gemeinsamen Cli-Klommp
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(Chip-Freivabe-Klemme) angeschlossen. Demgemäß ist die Adresse peeler Zeil ο in dem Speicher durch dessen Zeile und Spalte und durch das Chip festgelegt, auf dem der betreffende Speicher untergebracht ist.
Es sei bemerkt, daß ohne Abweichung vom Erfindung«;edanxen verschiedene Modifikationen in den dargestellten Anordnungen vorgenommen werden können. So können z.B. in Abweichung von ■ dor in Fig. 1 dargestellten G-rund-Zellenanordnung die Kollektorwi&erstände dor Transistoren 18A und 18B von einem hohen 7/ert im Bereitschaftsbetrieb auf einen niedrigen Wert im HaIb-Auswahi-Betrieb geändert v/erden. Zwei derartige Anordnungen sind in Figuren 3a und 5h veranschaulicht, wobei entsprechende Elemente wie in Fir. 1 auch mit entsprechenden Bezugsζeichen bezeichnet sind wie in Fig. Ϊ. Gemäß Fig. 2 ist jede Zeilenspalte als einem gesonderten Y-Treiber zugehörig dargestellt. Bei einer tatsächlich ausgeführten Ausführungsform wurden die Lehren dahingehend angewandt, daß ein Speicher aus 128 Zwei-Bit-V/örtorn gebildet wurde. Der Speicher wurde dabei tatsächlich auf zwei Chips untergebracht, deren jedes eine Zellenmatrix mit acht Zeilen und Ί6 Spalten aufwies. Dabei wurde für jedes Spaltenpaar ein gesonderter Y-Treiber benutzt. Demgemäß konnte jedes Zwei-Bit-Wort dadurch adressiert werden, daß die X-Leitung und die Y-Leitung des betreffenden Worts angesteuert und die Chip-llummer angegeben wurde. Die Organisation auf jedem Chip mit einer 64x2-Bit-Bipolarspeichermatrix ist schematisch in Fir1;. 4- veranschaulicht, wobei Fig. 5 cLie vollständige Speicherorganisation wiedergibt. Dabei sind die X-, Y- und die Leseleitungs-Paare der beiden Chips als miteinander verbunden dargestellt. Es dürfte einzusehen sein, daß im Falle der Ansteuerung bzw. Adressierung eines Wortes beide Bits gleichzeitig auf den beiden Leseleitungspaaren SA-Paar-Nr. 1 und SA-Paar-Nr, 2 ausgelesen werden, bezüglich welcher angenommen ist, daß sie mit zwei gesonderten Leseverstärkern
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verbunden sind.
Abschließend sex noch bemerkt, daß die X- una !"-Leitungen vertauscht v/erden können, und ebenso die Lese-Leitunrspaare zweier oder mehrerer verschiedener Chips eines Speichersystems. Eine derartige Vortauschbarkeit vereinfacht in starkem Ausmaße,den bezüglich einer Verbindungsherstellung bestehenden Forderungen nachzukommen.
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Claims (1)

  1. Patentansprüche
    ΛI Bipolare Halbleiter-Speicherzelle, dadurch gekennζeich-
    ' Transistor C18A")
    net, daJ-: ein erster/und ein zweiter Transistor (18B) vorgesehen sind, daß mieder Transistor (18A,18B) einen ersten und einen zweiten Emitter aufweist, daß der Kollektor des ersten Transistors (18A) mit der Basis des zweiten Transistors (18B) und der Kollektor des zweiten Transistors (18Ϊ3) mit der Basis des ersten Transistors (18A) verbunden ist, daß ein erster Widerstand (19) zwischen einer ersten Bezu"spotentialklemme und den ersten Emittern des ersten und zweiten Transistors (18A,18B) vorgesehen ist, daß oine erste und zweite Kollektor-Widerstandseinrichtung (12A,14-A,16A;12B,14B,16B) zwischen dem Kollektor des ersten bzw. zweiten Transistors (18A,18B) und einem Verbindun^spunkt vorgesehen ist, an dem ein erstes Potential bei einer ersten Betriebsart auftritt, bei der der erste Transistor (18A) im Ein-Zustand. und der zweite Transistor (183) im Aus-Zustand ist, wobei die erste Kollektor-Widerstandseinrichtunr;; (12A,14-A,16A) den ./iderstandswert zwischen dem Kollektor des ersten
    auf Transistors (18A) und dem Verbindungspunkt/einen ersten Wert steuert, daß der VerbincLungspunkt auf ein zweites Potential anzusprechen imstande ist, das höher ist als das erste Potential, und zwar bei einer zweiten Betriebsart, bei der die erste Kollektor-Widerstandseinnchtun^ (12A,14A,16A) in Abhängigkeit von dem zweiten Potential den Widerstand zwischen dem Verbindungspunkt ur.d dem Kollektor des ersten Transistors (18A) auf einen zweiten Wert steuert, der niedriger ist als der erste Wert, und daß die zweiten Emitter des ersten und zweiten Transistors (18A,18B) an einer Prüfeinrichtung anschiießbar sind, die die Zustände des ersten und zweiten Transistors (18A,18B) bei der zweiten Betriebsart zu bestimmen erlaubt.
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    2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß jede Kolle-rtor-Widerstanciseinrichtun?·; (12A,14A,16A; 12B,14B,16B) ein zumindest einen Widerstand (16A,1S3) unci eine Diode (14A,14-B) enthaltendes Reihen^lied enthält, das zwisehen dem Verbindun/:sp.unkt und dem KoIl o1:- tor des ersten bzw. zweiten Transistors (18A,18B) lie.-'t, und daß die Dioae (14A,14B nahezu vollständig in Durchlaßrichtung vorgespannt ist, wenn das zweite Potential an dem Verbindungspunkt, auftritt.
    3. Speicherzelle nach· Anspruch 2, dadurch gekennzeichnet, daß jede Kolleirtor-Widerstandseiiirichtun^ (12Α,14Α,16Λ; 12Β,14·Β,16Β) einen zweiten Widerstand (12A,12B) enthält, der zumindest zu der Diode (ΉΑ,14Β) paraliel^eschaltct ist.
    4. Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, daß der zweite Widerstand (12A,12B) der jeii/eili^en Kollektor-Wiaerstandseinrichtunr lediglich der Diode (14A, 14B) parallelgeschaltet ist.
    5. Speicherzelle nach Anspruch 3, dadurch gekennzeichnet', daß der zweite V/iderstand (12A,12B) der Kollektor-I/iderstandseinrichtung der Reihenkombination des anderen Widerstands (16A,16B) und der Diode (14A,14B) para.Llolgeschaltet ist.
    6. Speicherzelle nach einem der Ansprüche 1 bis 5, uadurch gekennzeichnet, daß mit dem Verbindunn;spunkt zwei Steuereinrichtungen (1OA,1OB) verbunden sind, von denen oie eine Steuereinrichtung (1OA) auf ein Freic;abesir;nal (X ) hin freioyebbar ist, und daß die Prüfeinrichtung durch dio genannte eine Steueroinrichtunc (10A) gesteuert eine
    «AD OHiQJNAL
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    PotPirbinldiff orenz zwischen einer ersten una zweiten Aus ^ai-Ksiclemme (24-Χ,2ζΙ·χ) erzeugt, wobei die Polarität dor Po bontial clifferenz von -lon Zuständen der beiden transistoren abhängt.
    7. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, laß die beiden Steuereinrichtungen (1OA,1OB) jeweils ■f.u.'"-ch 3in?n Transistox1 gebildet sind.
    ■'.-. J η --ichorseiLe nach einem der Ansprüche 1 bis 7? dadurch ■e'-omiseichnet, daß die Prüfeinrichtung einen dritten una vierten Transistor (22A,22B) enthält, daß die zwei- ten I-initter des ersten und zweiten Transistors (1SA, 18B) mit ö.on i-ollektoren des dritten bzw. vierten Transistors (22A,22ü) verbunaen sind, daß die Emitter des dritten und vierten "'ransistors (22A,22B) mit der ersten bzw. zitfeiten Ausbau sl.lemme (2^Χ,2ΖΓ/) eines Ausp-ancsklerarnenpaares (24X, 24T) verbunden sind, daß erste und zweite Basiswider-EIt1JiK-ο (26A,26B) zwischen den Basen des dritten una vierten Transistors (22A,22B) in pLeihe geschaltet sind, ■laß ο ins v/eitere Steuereinrichtung (28,30) mit der Prüfsinri-chtun-;; an dem Verbindunjspunkt des ersten una zv/eiti-n ciasisv/idorständes (26A,26B) verbunden ist, wobei tio /Jtouorun;· des Verbindun ;spunl:tes des ersten und zv/oi.bon Basiswiderstanüs (26A,26ß) durch die weitere rjbouoreinrichtunf; (2o,J0) den dritten und vierten "!iO-ir;iciüor (22A,22B) in den Ein-Zustand umschaltet, und 'jaß '-'.i/i ±'vöf.einrichtun:■ ferner einen V/iderstana (23) on!;häJ b, ur-c zwischen dem Kollektor des dritten TransifiboTT.; (PPJi) una dem Kollektor des vierten Transistors (2?iO Ii.- -b.
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    9. Speicherzelle nach Anspruch 8, dadurch rekennzeichnet, daß die weitere Stouereinrichtung- (28,30) einen fünften Transistor (2S) enthält, dessen Kollektor mit einer dritten Bezugspotentialkiemme (+5V) verbunden ist, daß der Emitter des fünften Transistors (28) mit der ersten Bezurispotentialklemme verbunden ist/ daß zwei Eingangsirlemmen (Y,GE) und eine Eingan^ssteuereinrichtung (30) mit einem Halbleiterelement zwischen den beiden Einganr-skiemmen (Y,CE) und der Basis des fünften Transistors (28) vorgesehen sind, und zwar zur Einschaltung des fünften Transistors (28) in den Ein-Zustand zwecks Abgabe eines Freigabesignals an " die Prüfeinrichtung nur in dem Fall, daß entsprechende Freigabesignale koinzident an den beiden Eingangsklemmen (Y,CE) auftreten.
    10. Speicherzelle nach Anspruch 9, dadurch gekennzeichnet, daß die Eingan'jssteu?roiiiriclituri.j (30) eir.en sechsten Transistor (30) enthält, dessen Emitter mit der ersten Eingangsklemme (Y) der beiden Einran;:sK:lemmen (Y,CE) verbunden ist, dessen Basis und Kollektor direkt mit der Basis des fünften Transistors (28) verbunden sind, und daß ein Widerstand (32) zwischen der Basis des fünften Transistors (28) und der zweiten Eingangsklemme (CE) vorgesehen ist.
    11. Speicherzelle nach Anspruch 9, dadurch gekennzeichnet, daß ein sechster und siebter Transistor (2OA,20B) vorgesehen sind, daß die Basis und der Emitter des sechsten Transistors (20A) mit dem Emitter bzw. Kollektor des dritten Transistors (22A) verbunden sind, daß die Basis und der Emitter des siebten Transistors (20B) mit dem Emitter bzw. Kollektor des vierten Transistors (22B) verbunden sind und daß die Kollektoren des sechsten una siebten Transistors (2OA,20B) mit der dritten Bezugs-
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    potentialklemme (+5"V) verbunden sind.
    12. .Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Kollektoren des ersten und zweiten Transistors (18A,18B) zur Steuerung der Kollektorströme mit dritten Einrichtungen (1OA,1OB) verbunden sind, und daß die zweiten Emitter des ersten und zweiten Transistors (18A,1CB) nit einer vierten Einrichtung zur Überprüfung des Schaltzustands verbunden sind. f
    13. .Speicherzelle nach Anspruch 12, dadurch gekennzeichnet, daß die dritten Einrichtungen (1OA,10B) eine Steuereinrichtung enthalten, die auf ein erstes Adressensignal zur Steuerung des Kollektorstroms desjenigen Transistors anspricht, der im Ein-Zustand ist, una daß die vierte Einrichtung einen dritten und vierten Transistor (22A,22B) enthält, daß der Kollektor des dritten Transistors (22B) mit dom zweiten Emitter des ersten Transistors (18A) verbunden ist, daß ein zweiter Widerstand (24A) zwischen der ersten Bezugspotentialklemme und dem Emitter des dritten Transistors (22A) liegt, daß der Kollektor des vierten Transistors (22B) mit dem Emitter des zweiten Transistors (18B) verbunden ist, daß ein dritter Widerstand (24B) zwischen der ersten Bezugspotentialklemme una dem Emitter des vierten Transistors (22B) liegt und caß die den dritten una vierten Transistor (22A,22B) enthaltende Steuereinrichtung zumindest auf ein zweites Adressensignal anspricht, und zwar zur Umschaltung des dritten und vierten Transistors (22A,22B) in den Ein-Zustand, wobei die Potentiale an dem zweiten Widerstand (24A) und an dem dritten Widerstand (24B) kennzeichnend sind für die Schaltzustände des ersten Transistors (18A) und des zweiten Transistors (18B).
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    14. Speicherzelle nach Arspruch 13, <äädux*ch gekennzeichnet, daß eine erste Schreibsteuereinrichtunrr ur/1 eine zweit? Schreibsteusrainrichtun · vor'jesoh?:! ni'i'T, .Ta" .-i::.:irichtungen vorgesehen sind, die die erste Schreibsteuerein- _ richtung mit dem ersten und dritten Transistor (1£A,22A) und die zweite Schreibsteuereinrichtung mit dem zweiten und vierten Transistor (18B,22B) verbinden, dal? in den Fall, daß der dritte und vierte Transistor (22A,22B) im Ein-Zustand sind, auf das erste Schreibsignal hin, das der ersten Schreibsteuereinrichtung zugeführt wird, der dritte Transistor (22A) in seinen Aus-Zustanö gelangtj und daß auf ein zweites, der zweiten Schreibsteuereinrichtung zugeführtes Schreibsirnal hin der erste Transistor (18A) in seinen Aus-Zustand und der zweite Transistor (18B) in seinen Ein-Zustand. gelangt, während der vierte Transistor (22B) in seinen Aus-Tustanc· relangt, derart, daß der zweite Transistor (18B) in seinen Aus-Zustand und der erste 'Transistor (18A) in seinen Ein-Sustand gelangt.
    15· Speicherzelle nach Anspruch 1^, dadurch gekennzeichnet, daß ein vierter Widerstand (23) vorgesehen ist, der zwischen dem Kollektor des dritten Transistors uno ο em Kollektor des vierten Transistors liegt.
    16. Speicherzelle nach Anspruch 14, dadurch gekennzeichnet, daß die erste Schreibsteuereinrichtung einen fünfton Transistor (20A) enthält, dessen Basis und Enitto- mit dem Emitter bzitf. Kollektor des dritten Transistors (2Z\) verbunden sind, daß der Kollektor des fünften Transistors (20A) mit einer zweiten Bezugspotentialklennie (+r>V) verbunden ist, daß die zweite Schreibsteueroiip-ichtun ; eiron sechsten Transistor (20B) enthält, dessen Basis mui
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    Emitter mit dem Emitter bzw. Kollektor des vierten "raiisistors (22B) verbunden sind, daß der Kollektor des sechsten Transistors (203) mit der zweiten Bezugspotentiailclemme (+5V) verbunden ist, wobei in dem Pail, dai" der erste, dritte und vierte Transistor (18A,22A,22B) in Ein-Sustand sind, die Abgabe des ersten Satzes von üchreibsi.vnaien an die Basen des fünften und sechsten transistors (2OA,20B) die Umschaltung dieser Transistoren in den Ein-Zustancl bzw. Aus-Sustand bewirkt^und daß der dritte Transistor (22A) von seinem Ein-Zustand in seinen Aus-Sustand umschaltet sowie den Kollektorstrom des ersten Transistors (18A) derart steuert, daß die Basis des zweiten Transistors (18B) in Vorwärtsrichtung vor espannt ist, wobei der zweite Transistor (18B) in seinen Ein-Zustand und der erste Transistor (18A) in soinen Aus-Zustand umschaltet.
    17· 'jPoiehe:.?zeile nach Anspruch 14, dadurch gekennzeichnet, Za>. ein Potentialsteuer-Transistor (10B) vorgesehen ist, dessen Kollektor mit einer zweiten Bezugspotentialkl emrno (+5V) verbunden ist, daß fünfte, sechste, siebte uQ'i achte V/iderstände (12A,16A,12B,16B) vorgesehen sind, daß ':or fünfte und. sechste Widerstand (12A,16A) in Seihe zwischen dem Kollektor des ersten Transistors (18A) und dem Emitter des Potentialsteuer-Transistors (10B) liegen, daß dor siebte und achte V/iderstana (12B,16B) in Reihe zwischen dem Kollektor des zweiten Transistors (18B) und dom Emitter des Potentialsteuer-Transistors (10B) .liegen, daß Einrichtungen (11) vorgesehen sind, die eine Torspannung an die Basis des Potentialsteuer-Transistors (10B) anlegen und die damit diesen Potentinlsteuer-Transistor (10B) in seinen Ein-Zustand umschalten, in welchem ein Kollektorstrom an die Kollektoren
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    des ersten und zweiten Transistors (18A,18B) abgegeben wird, daß ferner erste unci zweite Dioden (14-A,14-B) vorgesehen sind, die dem sechsten bzw. achten Widerstand. (12A,12B) parallelgeschaltet sind, und daß Einrichtungen (10A) vorgesehen sind, die auf das erste Adressensignal hin die erste und. zweite Diode (14-A, in Durchlaßrichtung vorspannen.
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