DE2522797C3

DE2522797C3 - Flip-Flop-Schaltung

Info

Publication number: DE2522797C3
Application number: DE2522797A
Authority: DE
Inventors: L.J. Mesa Ariz. Reed
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1974-06-03
Filing date: 1975-05-22
Publication date: 1981-12-03
Also published as: JPS542056B2; DE2522797A1; DE2522797B2; US3917961A; JPS513563A

Description

Die Erfindung betrifft eine Flip-Flop-Schaltung in einer Haupt- und Neben-Anordnung mit einem ersten und einem zweiten ODER/NOR-Stromschalt-Emitterfolger-Hauptlogikblock, von denen jeder auf einen ersten Signalpegel eines Taktsignals anspricht, um Datensignale zu speichern und um ein logisches Ausgangssignal zu liefern,

Eine derartige Schaltung ist aus dem Datenblatt MC 10130, MC 10131 aus dem Datenbuch mit dem Titel »MECL Integrated Circuits Data Book«, erste Ausgabe, August 1971, der Firma Motorola bekannt.

Der bekannten Schaltung ist der Nachteil eiicen, daß ίο ein verhältnismäßig großer schaltungstechnischer Aufwand erforderlich ist, um komplizierte logische Verknüpfungen gerätetechnisch zu realisieren. Entsprechende Schaltungen haben weiterhin den Nachteil, daß beim Betrieb erhebliche Zeitverzögerungen auftreten und auch verhältnismäßig viel Energie verbraucht wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Flip-Flop-Schaltung der eingangs näher genannten Art zu schaffen, durch welche bei besonders geringem Energiebedarf und sehr hoher Arbeitsgeschwindigkeit verschiedene logische Verknüpfungen mit außerordentlich geringem gerätetechnischem Aufwand durchgeführt werden können.

Zur Lösung dieser Aufgabe sieht die Erfindung vor,

daß eine gemeinsame Klemme vorgesehen ist, welcher die logischen Ausgangssignale von den zwei ODER/

NOR-Stromschalt-Emitterfolger-Hauptiogikblöcken zuführbar sind, und daß ein Stromschak-Emitterfolger-Nebeninverterlogikblock vorhanden ist, welcher mit der gemeinsamen Klemme verbunden ist und auf einen zweiten Signalpegel eines Taktsignals anspricht, um das logische Ausgangssignal zu empfangen und zu speichern und um ein invertiertes Ausgangssignal des logischen Ausgangssignals an eine Ausgangsklemme zu liefern.

Vorteilhafte Weiterbildungen und bevorzugte Ausführungsformen des Erfindungsgegenstandes ergeben sich aus den Unteransprüchen.

Durch die erfindungsgemäße Verwendung von zwei Hauptlogikblöcken ist der wesentliche Vorteil erreichbar, daß sich auch verhältnismäßig komplizierte « logische UND/ODER-Funktionen lidt geringem Schaltungsaufwand durchführen lassen, wobei die für die Ergebnisse repräsentativen Signale dem Nebenlogikblock als Eingangssignale zugeführt werden. Die Notwendigkeit zur Verwendung komplizierter logischer Verknüpfungsglieder, die Verzögerungen in einer Schaltungsanordnung bewirken und entsprechend viel Energie verbrauchen, entfallt gemäß der Erfindung.

Die Erfindung wird nachfolgend beispielsweise an Hand der Zeichnung beschrieben; in dieser zeigt
so F i g. 1 ein elektrisches Blockdiagramm, welches eine bekannte Schaltung darstellt,

F i g. 2 ein elektrisches Blockdiagramm, welches eine erfindungsgemäße Schaltung darstellt, und

Fig.3 ein Schaltschema, welches eine detaillierte Ausführungsform des Blockdiagramms gemäß F i g. 2 veranschaulicht

Die F i g. 1 veranschaulicht eine bekannte Lösung und die Ausbreitungsverzögerung, welche durch die Eingangsgatter hervorgerufen wird, wobei die Gesamtbetriebsfrequenz der Geschwindigkeit der Schaltung durch ein Paar von Eingangs-ODER-Gattern 10 und 12 begrenzt wird, welche an ein UND-Gatter 14 angeschlossen sind. Das UND-Gatter 14 ist seinerseits mit einem Gesamtlogikblock verbunden, welcher in Form einer Haupt- und Neben-Anordnung ausgebildet ist und bei 16 schematisch dargestellt ist. Wie dem Fachmann bekannt ist, dient diese Anordnung nach dem Stand der Technik für einen Taktspeichervorgang, der

auf dem Prinzip einer Haupt- und einer Nebenanordnung beruht Die Arbeitsweise hängt nur von Spannungspegeln ab, und die Form der Wellenform des Taktsignals wird zur Bestimmung des Zustandes des Flip-Flops 14 unbedeutend. Die Schaltung empfängt Eingangsdatensignale Di...D4 in Verbindung mit einem Taktsignal C Bei dieser Darstellung der bekannten Schaltung enthält der Logikblock 14 sowohl die Hauptanordnung als auch die Nebenanordnung, die im Hinblick auf eine Vereinfachung nicht dargestellt ist Wenn das Taktsignal tief liegt, werden die Eingangsdaten in der Hauptanordnung gespeichert und anschließend in die Nebenanordnung übertragen, wenn das Taktsignal hoch liegt, so daß die Daten an den Ausgangsklemmen zur Verfugung stehen, welche mit Q und Q bezeichnet sind. Wiederum ist die Gesamtgeschwindigkeit dieser Schaltung durch die hintereinander angeordneten Gatterschaltungen 10, 12 und 14 begrenzt Obwohl es möglich ist, die logischen ODER-Funktionen, welche den Gattern 10 und 12 eigen sind, in die Basis-ODER/NOR-Logikfamilie einzubeziehen, begrenzt das Vorhandensein des UND-Gatters 16 und seine entsprechende Ausbreitungsverzögi-i'ung die Leistung.

Die F i g. 2 und 3 veranschaulichen den Grundgedanken des Erfinders, nach welchem wenigstens zwei Haupteingangsblöcke 20 und 22 vorgesehen sind, die mit einem Nebenlogikblock 24 verbunden sind. Die Hauptblöcke 20 und 22 sind derart ausgebildet daß sie jeweils Dateneingangssignale Dl, D 3 bzw. D 2, D 4 empfangen, obwohl die Anzahl oder die Kapazität der einzelnen Hauptblöcke derart erweitert werden kann, daß zusätzliche Dateneingangssignale verarbeitet werden, was somit im Rahmen der Erfindung liegt

Die Logikblöcke 20,22 und 24 sind derart ausgebildet, daß sie hohe und tiefe Pegel des Taktsignals C aufnehmen, welches über einen Transistor 26 zugeführt wird, der seinerseits mit einem Emitter an eine Diode 28, einen Widerstand 30 und dann an das Erdpotential angeschlossen ist Das Taktsignal wird am Knoten 32 erzeugt und dem Hauptblock 20 sowie dem Nebenblock 24 über eine Leitung 33 und dem Hauptblock 22 über eine Leitung 34 zugeführt Der Nebenblock 24 ist derart ausgebildet, daß er sowohl ein in Phase befindliches als auch j:in außer Phase befindliches Ausgangssignal Q bzw. Q an der Ausgangsklemme 36 bzw. 38 erzeugt Es ist jedoch darauf hinzuweisen, daß für bestimmte Anwendungsfälle der Nebenblock 24 etwas vereinfacht werden kann, wenn das Signal ^nicht erforderlich ist

Im Blockdiagramm der F i g. 2 ist die ODER-Funktion so durch die ODER-Gatter 40 und 42 dargestellt die ihrerseits mit jeweils den Flip-Flop-Elementen 44 und 46 verbunden sind. Die Ausgangssignale von den Rip-Flop- oder Speicherelementen 44 und 46 sind durch eine ODER-Verdrahtung zusammen an den Punkt 48 geführt und von dort dem Nebenblock 24 zugeführt Die Logikblöcke 20 und 22 arbeiten in der Weise, daß sie jeweils die NAND/UND-Signaldarstellung TJi + Dl und Dl + Di auf den Leitungen 50 bzw. 52 erzeugen, und zwar bei der Erzeugung eines tiefgelegten Taktsignals ü Nachdem diese Signale durch eine ODER-Verdrahtung bei 48 ankommen, werden sie dem Nebenblock 24 zugeführt, wenn ein hochgelegtes Taktsignal C ankommt, um entweder ein Ausgangssignal Q oder ein Ausgangssignal' Q auf den Leitungen 36 bzw. 38 zu erzeugen.

Nachfolgend wird die Erfindung weiterhin an Hand der Fig.3 beschrieben. Gemäß Fig.3 weist der Hauptlogikblock 20 eine Mehrzahl von Eingangsschalttransistoren 60 und 62 auf, welche derart ausgebildet sind, daß sie ein Datensignal Dl und D 3 empfangen. Eine gemeinsame Versorgungsspannung Vcc wird über eine Leitung 66 zugeführt, und eine Versorgungsspannung Vflfl wird jeweils an die Basis eines Paars von Bezugstransistoren 70 und 72 geführt Ein Vorspannungswiderstand 74 ist zwischen einer Leitung 66 und einem Knoten 76 angeordnet Eine Stromquelle, weiche durch den Transistor 78 und den Widerstand 80 gebildet wird, liegt zwischen dem Erdpotential und dem Knoten 82. Ein Transistor 84, welcher zwischen dem Emitter des Transistors 60 und dem Knoten 82 angeordnet ist wird durch ein zweites Bezugspotential Vbb- vorgespannt, welches am Knoten 86 anliegt, um einen Strompfad zwischen dem Emitter des Transistors 60 und dem Knoten 82 zu bilden. Ein Schalttransistor 90 ist zwischen dem Knoten 82 und einem Knoten 92 angeordnet, und seine Basis ist mit dem Taktsignal über eine Leitung 33 verbunden, welche zwischen den Knoten 98 und 100 angeordnet ist. Ein Transistor 110 ist zwischen dem Knoten 32 und der Leitung 66 angeordnet, und seine Basis ist mit einem mit einer ODER-Verdrahtung beaufschlagten Ausgangsknoten 112 verbunden. Weiterhin ist mit dem Ausgangsknoten 112 der Emitterfolger-Ausgangstransistor 114 verbunden, dessen Basis mit dem Knoten 76 verbunden ist dessen Kollektor mit der Leitung 66 verbunden ist und dessen Emitter mit dem Knoten 112 verbunden ist Ein Vorspannungswiderstand 120 ist ebenfalls mit dem Knoten 112 über eine Leitung 122 verbunden, welche die obere Klemme des Widerstandes 120 mit dem Knoten 124 verbindet Schließlich ist auch die Basis des Transistors 78 ebenfalls mit einer festen Bezugsspannung Vcs verbunden, und zwar beispielsweise über eine Leitung 130, weiche an die Klemme 132 angeschlossen ist

Es ist ersichtlich, daß die Hauptlogikblöcke 20 und 22 jeweils in ihrem Aufbau und in ihrer Funktion identisch sind, so daß deshalb vom betrieblichen Standpunkt her gesehen eine Beschreibung des Hauptblockes 20 ausreicht, um den Fachmann in die Lage zu versetzen, da'3 er die Erfindung anwenden kann. Demgemäß sind zur Vereinfachung die Einzelheiten des Blocks 22 nicht speziell dargestellt Die erzeugten Ausgangisignale von den Blöcken 20 und 22 sind durch eine ODER-Verdrahtung an dem Knoten 112 geführt Der Emitterfolger-Ausgangstransistor 114 liefert das Ausgangssignal an den Knoten 112 vom Block 20. und der entsprechende Emitterfolger-Ausgangstransistor vom Block 22 liefert dessen entsprechendes Ausgangssignal über eine Leitung 140 an den Knoten 112, welche an den Knoten 124 angeschlossen ist

Nachfolgend wird auf diese entsprechenden Einzelheit« des Nebenlogikblocks 24 eingegangen. Dabei ist ersichtlich, daß wiederum der Grundlogikblock in seinem Aufbau devi Eingangslogikblöcken 20 und 22 sehr ähnlich ist Das an dem Knoten 112 erzeugte Ausgangssignal wird in dem Ausgangsnebenblock 24 bei der Erzeugung eines hochgelegten Taktsignals C gespeichert, welcnes an die Basis des Schalttransistors ISO aber den Knoten 98 angelegt wird, Ein Eingangsschalttransistor 152 empfängt das Ausgang&sigaal vom Knoten 112 an dessen Basis und ist seinerseits Ober einen Widerstand 154 und eine Leitung 66 an die feste Spannung Vcc angeschlossen. Ein Bezugstransistor 156 ist ebenfalls mit seinem Kollektor über einen Widerstand 158 an die Leitung 66 angeschlossen, und der Emitter des Transistors 152 sowie des Transistors 156 ist

jeweils gemeinsam an dem Knoten 160 mit dem Kollektor des Transistors 130 verbunden. Eine feste Bezugsspannung Vg₀ ist an die Basis des Transistors 1S6 und an die Basis eines Bezugstransistors 164 über die Klemme 166 geführt.

Zwischen dem Erdpotential und der Leitung 66 sind ein Übersetzungswiderstand-Transistor 170 und ein Widerstand 172 angeordnet. Ein Transistor 176 ist zweichen den Knoten 178 und 180 angeordnet, und seine Basis ist an die feste Versorgungsspannung V_flft Ober eine Leitung 182 angeschlossen. Eine Stromquelle, welche durch den Transistor 184 und den Widerstand 186 gebildet ist, liegt zwischen dem Knoten 180 und dem Erdpotential. Die Basis des Transistors 184 ist mit der festen Versorgungsspannung Vcs über eine Leitung 190 verbunden. Eine gemeinsame Basisleitung 194 verbindet den Knoten 196 mit der Basis des Transistors 170, dem Knoten 200 und mit der Basis des Emitterfolger-Ausgangstransistors 202. Ein Transistor 204 liegt zwischen dem Knoten 200 und dem Transistor 178. Ein zweiter Emitterfolger-Ausgangstransistor 206 liegt zwischen der Ausgangsklemme 36 und der Leitung 66, und seine Basis ist über eine gemeinsame Basisleitung 210 mit der Basis eines Übersetzungstransistors 212, mit dem Kollektor des Transistors 164 und mit dem Kollektor des Transistors 152 verbunden.

Gemäß F i g. 3 sind die festen Bezugsspannungen V_Sft VW und Vcs Gleichspannungen, welche entweder durch getrennte Versorgungseinrichtungen oder durch (nicht dargestellte) interne Vorspannungstreiber ausgewählt und erzeugt werden, und zwar in der Weise, daß ihre Amplituden die Mittelwerte der Spannungsauslenkungen in bezug auf diejenigen Spannungen sind, welche den übersetzten Takteingangssignalen zugeordnet sind. Der Transistor 26, die Diode 28 und der Widerstand 30 übersetzen die Eingangstaktpegel-Signale, damit sie mit einer Eingangsspannung kompatibel sind, deren Auslenkung in bezug auf VW zentriert ist. Die oben angegebenen Stromquellen erzeugen Ströme /_t, h und

Um die Arbeitsweise der erfindungsgemäßen Anordnung zu erläutern, wird zunächst der Betrieb eines einzelnen Haupiiogikbiocks beschrieben. Dies kann unter der Annahme geschehen, daß die zwei Hauptblökke voneinander getrennt sind, indem die Verbindung zur Leitung 140 unterbrochen wird, wodurch der Hauptblock 22 vom Knoten 112 getrennt wird. Es gibt vier logische Zustände, welche für den Hauptlogikblock 20 möglich sind, und zwar für ein Datensignal D1:

Dl	C
0	0
1	0
0	1
1	1

Es sei angenommen, daß Dl = I und C=O, dann ist der Transistor 84 durchlässig und der Transistor 90 ist gesperrt oder abgeschaltet Weiterhin ist zu bemerken, daß bei abgeschaltetem oder gesperrtem Transistor 90 auch die Transistoren 72 und 110 abgeschaltet oder gesperrt sind. Somit muß der Strom /1, welcher durch den Transistor 84 fließt, entweder durch den Transistor 62 oder durch den Transistor 70 fließen. Wenn das Datensignal D\ gleich eins ist, ist der Transistor 70 abgeschaltet, und somit fließt der Strom /1 durch den Transistor 62, und zwar über den Widerstand 74, weicher an die Leitung 66 angeschlossen ist Demgemäß wird ein Spannungsabfall am Widerstand 74 erzeugt.

der wiederum eine Pegelverschiebung durch den Emitterfolger-Transistor 114 erfährt und an die Basis des Transistors 110 am Knoten 112 geführt ist. Wenn das Datensignal D1 somit hoch liegt, wird es invertiert und an die Basis des Transistors HO geführt, welcher seinerseits ein Eingangssignal an den Nebenlogikblock 24 liefert.

Wenn hingegen das Eingangssignal DX auf einen niedrigen Pegel oder einen Pegel 0 gelegt ist, wenn_das

ίο Taktsignal Cgieich 0 ist oder in einem Zustand Cist, dann ist der Transistor 62 abgeschaltet oder gesperrt, und somit würde Strom durch den Transistor 70 fließen. Wenn der Transistor 62 abgeschaltet ist, entsteht kein Spannungsabfall am Widerstand 74, und somit erzeugt

is der Emitterfolger-Transistor 114 einen hohen oder einen binären Pegel eins an seinem Emitter, welcher wiederum mit dem Knoten 112 verbunden ist. Demgemäß ist das tief gelegte Dateneingangssignal O 1 invertiert und der Basis des Transistors 110 zugeführt worden. Zusammengefaßt, wenn das Taktsignal C auf einem niedrigen Pegel oder einem Pegel Null liegt, invertiert der Eingangshauptblock die Eingangsdaten und überträgt sie an die Basis des Transistors 110, welcher wiederum die Eingangsdaten für den Ausgangsnebenlogikblock 24 liefert.

Nachfolgend wird die Arbeitsweise des Eingangsblock!. 20 betrachtet, wenn das Taktsignal einen positiven Übergang von einer binären Null oder einem tiefen Pegel zu einer binären Eins oder einem hohen Pegel ausführt, und zwar für jeden der obigen Zustände. Wenn das Eingangsdatensignal D1 auf einem hohen Pegel oder einem binären Pegel eins liegt, geht die Basis des Transistors 90 von einem binären Pegel Null zu einem binären Pegel Eins über, und zwar beim positiven Übergang des Taktsignals, und somit wird er in den durchlässigen Zustand versetzt, so daß der Strom /1, welcher durch den Transistor 84 fließt, zu dem Transistor 90 geleitet wird. Dieser Strom muß dann entweder durch den Transistor 72 oder durch den Transistor UO fließen. Da die Basis des Transistors UO tief gelegt ist, fließt der Strom durch den Transistor 72 über den Widerstand 74. Somit bleibt, obwohl der Strom auf den Transistor 72 gesiiiaiici isi, uci StiuMinuuuunii den Transistor 74 im wesentlichen konstant, somit bleibt auch der tiefe Pegel, welcher an die Basis des Transistors 110 gelegt ist, auf einem tiefen Pegel, und der Signalzustand am Eingang zum Block 24 bleibt aufrechterhalten. Sobald der Taktübergang abgeschlossen ist, fließt dann der gesamte Strom durch den

so Transistor 72, und der tiefe Pegel oder der Pegel Null am Ausgang des Blocks 20 wird in einem Verrieg^'ungsmodus gespeichert, welcher durch die Transistoren 72, 110,114 und durch den Widerstand 74 gebildet wird. Da beide Transistoren 62 und 70 abgeschaltet sind, kann von dem Hauptlogikblock 20 keine Information angenommen werden.

Nachfolgend wird der Fall betrachtet, in welchem das Datensignal D\ auf einem tiefen Pegel oder einem binären Pegel Null liegt bevor der positive Taktübergang erfolgt Es ist ersichtlich, daß die Basis des Transistors HO hoch liegt und der Strom /1 durch den Transistor HO fließt Nachdem der Taktübergang abgeschlossen ist fließt der gesamte Strom weiterhin durch den Transistor HO, und die Verriegelung hält den binären Pegel 1 oder den hohen Pegel an dem Hauptausgangsknoten 112 weiter aufrecht, der seinerseits das Eingangssignal für den Nebenblock 24 liefert Zusammengefaßt es ist ersichtlich, daß für alle

möglichen Zustände der Hauptblock 20 eine beliebige Information annimmt und invertiert, welche an seine Dateneingangsklemmen geführt wird, wenn das Taktsignal C=O. Wenn das Signal C den positiven Übergang zu einem binären Pegel Eins oder zu einem hohen Pegel ausführt, wird die Information im Hauptblock 20 gespeichert, und es wird keine Information angenommen. Diese Information bleibt seiange gespeichert, wie das Taktsignal C auf einem binären Pegel Eins bleibt. Eine ähnliche Arbeitsweise ergibt sich für den Eingang D 3, was somit keiner weiteren Erläuterung bedarf. Der Hauptlogikblock 22 arbeitet in identischer Weise, was somit ebenfalls nicht weiter erläutert zu werden braucht.

Nunmehr sei angenommen, daß der Hauptblock 20 und der Hauptblock 22 gemäß F⁷ i g. 3 zusammengeschallet sind. In der bevorzugten Ausführiingsform wird diese Verbindung durch eine ODRR-Verdrahtung ausgeführt, wobei die Emitter des Transistors 114 und des entsprechenden Ausgangs-fcmiiterfoiger-i ransistors im Hauptblock 22 mittels der Leitung 140 zu einer entsprechenden logischen Verknüpfung zusammengefaßt sind.

Wie oben bereits erläutert wurde, bleibt der Knoten 112 auf einem binären Pegel Eins oder einem hohen Pegel, wenn entweder der Transistor 114 oder sein entsprechender Transistor im Logikblock 22 auf einem binären Pegel Eins liegen. Der logische Zustand für den Knoten 112 kann somit folgendermaßen beschrieben werden.

D\ + D3 + D2 + D4 Di D3 + Ό7 DA.

Dies bewirkt effektiv eine logische Funktion NAND/ ODER am Knoten 112. und zwar in Reaktion auf die Anwendung von Eingangsdatcnsignalcn D I ... DA.

Bei der nachfolgenden Beschreibung des Ncbenblocks 24 sei angenommen, daß das Eingangssignal zum Transistor 152 auf einem binären Pegel Eins oder einem hohen Pegel liegt und daß das Ausgangssignal (P auf der Leitung 36 ebenfalls auf einem binären Pegel Eins liegt und daß das Taktsignal C tief liegt oder auf einem binären Pegel Null liegt, so daß dann der Transistor 176

.r,r..-v.<l·, .Ιΐ,-Ι Ul

Wenn der Transistor 150 abgeschaltet isi. sind die Transistoren 152 und 156 ebenfalls abgeschaltet. Demgemäß fließt der Strom, welcher in dem Nebenblock 24 fließt, durch den Transistor 176. In ähnlicher Weise muß der Strom, welcher durch den Transistor 176 fließt, auch entweder durch den Transistor 164 oder durch den Transistor 204 fließen, Für die angenommenen Bedingungen, d. h. für Q = Kins, liegt die Basis de·. Transistors 204 auf einem höheren Spannungspegel als die Basis des Transistors 164. Deshalb ist der Transistor 204 durchlässig, und der Strom /2 fließt vollkommen durch den Transistor 204. und es wird ein .Spannungsabfall am Widerstand 158 cr/cugt. der wiederum durch den Transistor 170 übersetz! oder in seinem Pegel verschoben wird, und zwar zur Basis des Transistors 164. Da die Basis des Transistors 164 auf einem niedrigeren Potential liegt als die Basis des Transistors 204, ist die Annahme, daß der Transistor 164 abgeschaltet ist und der Transistor 204 durchlässig ist, für die vorliegenden Betrachtungen gültig. Somit bilden in diesem Zustand die Transistoren 164, 204, 212, 170 und der Widerstand 158 eine Verriegelung, welche für die Bedingung Q = I oder für die Bedingung Q = 0 stabil ist. Weiterhin ist zu bemerken, daß deshalb, weil die Transistoren 152 und 156 abgeschaltet oder gesperrt sind, irgendwelche Eingangssignale an die Basis des Transistors 152 unwirksam sind, wenn das Taktsignal C tief liegt.

Nachfolgend wird der Fall betrachtet, in welchem das Taktsignal C einen positiven Übergang in einen hohen Zustand ausführt und das Eingangssignal an die Basis des Transistors 152 auf einen Pegel Null oder auf einem liefen Pegel liegt, wobei die Spannung an der Basis des Transistors 150 positiv wird und der Transistor 150 eingeschaltet wird und weiterhin der Strom /2 durch den Transistor i56 von dessen Koiiekiorwidetsiaiid IjS fließt. Der Spannungsabfall am Widerstand 158 wird in seinem Pegel verschoben oder durch den Transistor 170 übersetzt und an die Basis des Transistors 164 geführt. Da der Transistor 152 abgeschaltet ist. fließt kein Strom durch dessen Kollektorwiderstand 154. und der Ausgang des Transistors 206 liegt hoch. Somit ist für einen positiven Taktsignalübergang der binäre tiefe Pegel am Eingangsknoten 112 invertiert worden und als ein binärer hoher Pegel an den ςΤ-Ausgang 36 übertragen worden. In ähnlicher Weise wird bei einem binären hohen Pegel am Eingangsknoten 112 ein binärer tiefer Pegel an dem (^-Ausgang 36 erzeugt. Der C^Ausgangsknoten 38 liefert den komplementären binären Pegel des an der Klemme 36 erzeugten Pegels.

Demgemäß invertiert sowohl der Hauptlogikblock 20 als auch der Hauptlogikblock 22 die empfangene Information oder die empfangenen Daten. hc\ or sic \ on diesem Block an den Ncbcnlogikblock übertragen werden. Oben ist gezeigt worden, daß der Knoten 112 die logische Funktion NANDODFR liefert und daß der Ncbenblock 24 eine invertierte Funktion liefert. Sonnt wird das Eingangssignal für den Nebenblock 24 durch •\if Aiivi»:iiu'ssivMiale ccbildet. welche von dem Haupt block 20 und dem H.iuplbloiK 22 erzeugt werden, und das Ausgangssignal vom Nebenblock 24 an der Klommt' 36 kann bezeichnet werden als

C)= Dl O3+ D2 D4 - (/'1 * Di) [D2 >
DA).

Diese AnaKse \cransch;iulicht khir die ODI R I¹ND Funktion, welche zuvor durch getrennte ling;ings}Mili'r für die I lip I lop -Schaltung ausgeführt wurde, und nunmehr in die Flip-Mop Schaltung eingebaut ist. ohne daß irgendeine zusätzliche Ausbreitung^ er/ogcnmj: erzeugt wird.

Diese Art eines Flip-Mops kann sonnt leicht für Zähler verwendet werden, die da/u in der I .agc sind, mit einer Schallfrequenz oder Kippfrequenz des Basis-Flip Flops zu arbeiten.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche;

1. Flip-Flop-Schaltung in einer Haupt- und Neben-Anordnung mit einem ersten und einem zweiten ODER/NOR-Stromschalt-EmJtterfolger-Hauptlogikblock, von denen jeder auf einen ersten Signalpegel eines Taktsignals anspricht, um Datensignale zu speichern und um ein logisches Ausgangssignal zu liefern, dadurch gekennzeichnet, daß eine gemeinsame Klemme (112) vorgesehen ist, welcher die logischen Ausgangssignale von den zwei ODER/NOR-Stromschalt-Emitterfolger-Hauptlogikblöcken (20 und 22) zuführbar sind, und daß ein

Stromschalt-Emitterfolger-Nebeninverterlogikblock (24) vorhanden ist, welcher mit der gemeinsamen Klemme verbunden ist und auf einen zweiten Signalpegel eines Taktsignals anspricht, um das logische Ausgangssignal zu empfangen und zu speichern und um ein invertiertes Ausgangssignal des logischen Ausgangssignals an eine Ausgangsklemme (36) zu liefern.

2. Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste und der zweite Hauptlogikblock (20 und 22) jeweils einen ersten bzw. einen zweiten Emitterfolger-Ausgangstransistor aufweisen und daß deren fmitter jeweils direkt an der gemeinsamen Klemme (112) miteinander verbunden sind.

3. Flip-Flop-Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Nebenlogikblock (24) weiterhin eittn dritten Emitterfolger-Ausgangstransistor (206) aufweist und daß ^Hie Ausgangsklemme durch dessen Emitter gebildet wird.

4. Flip-Flop-Schaltung nzch Anspruch 3, dadurch gekennzeichnet, daß der Neoenlogikblock (24) weiterhin einen vierten Emitterfolger-Ausgangstransistor (202) aufweist, um das KomplemeiU (Q) des invertierten Ausgangssignals an dessen Emitter (38) zu erzeugen.

5. Flip-Flop-Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß der Nebenlogikblock (24) einen dritten Eingangs-Schalttransistor (152) aufweist, urr, an seiner Basis das logische Ausgangssignal zu empfangen.

6. Flip-Flop-Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß Stromquellen (Ii, /2, /3) vorgesehen sind, welche jeweils mit einem ersten und einem zweiten Schalttransistor im ersten und im zweiten Hauptlogikblock (20, 22) und dem dritten Schalttransistor verbunden sind, und daß den Basen (Di, D2, DZ, DA) des ersten und zweiten Schalttransistors Datensignale zugeführt sind.

7. Flip-Flop-Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß eine Taktsignaleinrichtung (32) vorgesehen ist, welche mit dem ersten und dem zweiten Hauptlogikblock (20 und 22) und mit dem Nebenlogikblock (24) verbunden ist, um die Information bei einem ersten Taktsignalpegel der gemeinsamen Klemme und bei einem zweiten Taktsignalpegel der Ausgangsklemme zuzuführen.