JPH06237151A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06237151A JPH06237151A JP5022780A JP2278093A JPH06237151A JP H06237151 A JPH06237151 A JP H06237151A JP 5022780 A JP5022780 A JP 5022780A JP 2278093 A JP2278093 A JP 2278093A JP H06237151 A JPH06237151 A JP H06237151A
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- 239000004065 semiconductor Substances 0.000 title claims description 62
- 230000009977 dual effect Effects 0.000 claims description 28
- 238000010586 diagram Methods 0.000 description 32
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 230000005260 alpha ray Effects 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000003631 expected effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ソフトエラー耐量を強化するために回路を二
重化した半導体集積回路装置に関し、回路の二重化を確
実なものとすることを目的とする。 【構成】 第１のラッチ回路10A と、第２のラッチ回路
10B とを並列に接続して多重化した半導体集積回路装置
であって、前記第１のラッチ回路10A は、該第１のラッ
チ回路10A を前記第２のラッチ回路10B と独立に動作さ
せる入力端子I11を具備するように構成する。
重化した半導体集積回路装置に関し、回路の二重化を確
実なものとすることを目的とする。 【構成】 第１のラッチ回路10A と、第２のラッチ回路
10B とを並列に接続して多重化した半導体集積回路装置
であって、前記第１のラッチ回路10A は、該第１のラッ
チ回路10A を前記第２のラッチ回路10B と独立に動作さ
せる入力端子I11を具備するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に、ソフトエラー耐量を強化するために回路を二
重化した半導体集積回路装置に関する。近年、情報の増
大に伴って、そのシステム構成も益々大規模化する傾向
が強くなっている。このシステムの大規模化は、一度そ
のシステムが故障するようなことがあると、社会生活へ
の影響は深刻なものとなる。従って、システムの高信頼
性の維持は、システム提供側から見て最重要課題となっ
ている。ところで、システムの信頼性は、使用ソフトウ
ェア品質およびハードウェア品質に大きく依存する。ハ
ードウェアを構成するデバイス品質向上の一つとして、
ラッチ回路のα線によるソフトエラー耐量を強化するた
めに回路を二重化することが行われている。このような
回路を二重化した半導体集積回路装置に対して、ユーザ
からの様々な要求に対応した変形を可能とすることが要
望されている。
し、特に、ソフトエラー耐量を強化するために回路を二
重化した半導体集積回路装置に関する。近年、情報の増
大に伴って、そのシステム構成も益々大規模化する傾向
が強くなっている。このシステムの大規模化は、一度そ
のシステムが故障するようなことがあると、社会生活へ
の影響は深刻なものとなる。従って、システムの高信頼
性の維持は、システム提供側から見て最重要課題となっ
ている。ところで、システムの信頼性は、使用ソフトウ
ェア品質およびハードウェア品質に大きく依存する。ハ
ードウェアを構成するデバイス品質向上の一つとして、
ラッチ回路のα線によるソフトエラー耐量を強化するた
めに回路を二重化することが行われている。このような
回路を二重化した半導体集積回路装置に対して、ユーザ
からの様々な要求に対応した変形を可能とすることが要
望されている。
【０００２】
【従来の技術】図１１は半導体集積回路装置としてのラ
ッチ回路の例を示す論理回路図であり、同図(a) 〜(d)
には異なるＥＣＬ論理ゲートで構成した４つのラッチ回
路の例が示されている。図１１(a) に示すラッチ回路は
３つの論理ゲート（OR/NORゲート1,2 および ANDゲート
3)で構成され、また、図１１(b) に示すラッチ回路は３
つの論理ゲート（OR/NORゲート4,5 および ANDゲート6)
で構成されている。さらに、図１１(c)に示すラッチ回
路は２つの論理ゲート（OR/NORゲート7,8)で構成され、
また、図１１(d) に示すラッチ回路は２つの論理ゲート
（OR/NORゲート9,10) で構成されている。ここで、同図
(a) および(b) において、参照符号D1,D2 はデータ信
号、SMはサンプル信号、HDはホールド信号を示してい
る。また、参照符号Ｑは出力信号、NQはＱ出力の反転信
号を示している。また、同図(c) および(d) において、
参照符号/Dは反転レベルのデータ信号を示している。
ッチ回路の例を示す論理回路図であり、同図(a) 〜(d)
には異なるＥＣＬ論理ゲートで構成した４つのラッチ回
路の例が示されている。図１１(a) に示すラッチ回路は
３つの論理ゲート（OR/NORゲート1,2 および ANDゲート
3)で構成され、また、図１１(b) に示すラッチ回路は３
つの論理ゲート（OR/NORゲート4,5 および ANDゲート6)
で構成されている。さらに、図１１(c)に示すラッチ回
路は２つの論理ゲート（OR/NORゲート7,8)で構成され、
また、図１１(d) に示すラッチ回路は２つの論理ゲート
（OR/NORゲート9,10) で構成されている。ここで、同図
(a) および(b) において、参照符号D1,D2 はデータ信
号、SMはサンプル信号、HDはホールド信号を示してい
る。また、参照符号Ｑは出力信号、NQはＱ出力の反転信
号を示している。また、同図(c) および(d) において、
参照符号/Dは反転レベルのデータ信号を示している。
【０００３】図１１(a) に示すラッチ回路は、OR/NORゲ
ート1,2 および ANDゲート３で構成されている。OR/NOR
ゲート１の入力端子には２つのデータ信号D1,D2 および
サンプル信号SMが供給され、該ゲート１のオア出力は A
NDゲート３の入力に供給されている。OR/NORゲート２の
入力端子にはホールド信号HDおよび ANDゲート３の出力
が供給され、該ゲート２のオア出力は ANDゲート３の入
力に供給されている。OR/NORゲート１のノア出力(E-dot
出力) はOR/NORゲート２のノア出力と共にラッチ回路の
反転出力NQとして出力され、また、 ANDゲート３の出力
はラッチ回路の出力Ｑとして出力されるようになってい
る。
ート1,2 および ANDゲート３で構成されている。OR/NOR
ゲート１の入力端子には２つのデータ信号D1,D2 および
サンプル信号SMが供給され、該ゲート１のオア出力は A
NDゲート３の入力に供給されている。OR/NORゲート２の
入力端子にはホールド信号HDおよび ANDゲート３の出力
が供給され、該ゲート２のオア出力は ANDゲート３の入
力に供給されている。OR/NORゲート１のノア出力(E-dot
出力) はOR/NORゲート２のノア出力と共にラッチ回路の
反転出力NQとして出力され、また、 ANDゲート３の出力
はラッチ回路の出力Ｑとして出力されるようになってい
る。
【０００４】図１１(b) に示すラッチ回路は、OR/NORゲ
ート4,5 および ANDゲート６で構成されている。OR/NOR
ゲート４の入力端子には２つのデータ信号D1,D2 および
サンプル信号SMが供給され、該ゲート４のオア出力は A
NDゲート６の入力に供給されている。OR/NORゲート５の
入力端子にはホールド信号HDおよび ANDゲート３の出力
が供給され、該ゲート５のオア出力は ANDゲート６の入
力に供給されている。OR/NORゲート４のノア出力はOR/N
ORゲート５のノア出力と共にラッチ回路の反転出力NQと
して出力されると共に該ゲート５の反転入力端子（例え
ば、ＥＣＬ回路等の差動入力端子）に供給され、また、
ANDゲート６の出力はラッチ回路の出力Ｑとして出力さ
れるようになっている。
ート4,5 および ANDゲート６で構成されている。OR/NOR
ゲート４の入力端子には２つのデータ信号D1,D2 および
サンプル信号SMが供給され、該ゲート４のオア出力は A
NDゲート６の入力に供給されている。OR/NORゲート５の
入力端子にはホールド信号HDおよび ANDゲート３の出力
が供給され、該ゲート５のオア出力は ANDゲート６の入
力に供給されている。OR/NORゲート４のノア出力はOR/N
ORゲート５のノア出力と共にラッチ回路の反転出力NQと
して出力されると共に該ゲート５の反転入力端子（例え
ば、ＥＣＬ回路等の差動入力端子）に供給され、また、
ANDゲート６の出力はラッチ回路の出力Ｑとして出力さ
れるようになっている。
【０００５】図１１(c) に示すラッチ回路は、OR/NORゲ
ート７および NORゲート８で構成されている。OR/NORゲ
ート７の入力端子には、反転レベルのデータ信号Ｄおよ
び NORゲート８の出力が供給され、該ゲート７のオア出
力はラッチ回路の反転出力NQとして出力され、また、該
ゲート７のノア出力はラッチ回路の出力Ｑとして出力さ
れるようになっている。 NORゲート８の入力端子にはホ
ールド信号HDおよびOR/NORゲート７のノア出力が供給さ
れている。
ート７および NORゲート８で構成されている。OR/NORゲ
ート７の入力端子には、反転レベルのデータ信号Ｄおよ
び NORゲート８の出力が供給され、該ゲート７のオア出
力はラッチ回路の反転出力NQとして出力され、また、該
ゲート７のノア出力はラッチ回路の出力Ｑとして出力さ
れるようになっている。 NORゲート８の入力端子にはホ
ールド信号HDおよびOR/NORゲート７のノア出力が供給さ
れている。
【０００６】図１１(d) に示すラッチ回路は、OR/NORゲ
ート９および NORゲート10で構成されている。OR/NORゲ
ート９の入力端子には反転レベルのデータ信号Ｄおよび
NORゲート10の出力が供給され、該ゲート９のオア出力
はラッチ回路の反転出力NQとして出力されると共に NOR
ゲート10の反転入力に供給され、また、該ゲート９のノ
ア出力はラッチ回路の出力Ｑとして出力されるようにな
っている。 NORゲート10の入力端子にはホールド信号HD
およびOR/NORゲート９のノア出力が供給されている。
ート９および NORゲート10で構成されている。OR/NORゲ
ート９の入力端子には反転レベルのデータ信号Ｄおよび
NORゲート10の出力が供給され、該ゲート９のオア出力
はラッチ回路の反転出力NQとして出力されると共に NOR
ゲート10の反転入力に供給され、また、該ゲート９のノ
ア出力はラッチ回路の出力Ｑとして出力されるようにな
っている。 NORゲート10の入力端子にはホールド信号HD
およびOR/NORゲート９のノア出力が供給されている。
【０００７】図１２は図１１のラッチ回路を実際に使用
した回路例を示す図であり、具体的に、図１１(a) に示
すラッチ回路に対して、クロック信号CLK が入力される
OR/NORゲート300 を設けるように構成したものである。
ここで、図１２におけるOR/NORゲート301,302 および A
NDゲート303 は、図１１(a) におけるOR/NORゲート1,2
および ANDゲート3 に対応している。
した回路例を示す図であり、具体的に、図１１(a) に示
すラッチ回路に対して、クロック信号CLK が入力される
OR/NORゲート300 を設けるように構成したものである。
ここで、図１２におけるOR/NORゲート301,302 および A
NDゲート303 は、図１１(a) におけるOR/NORゲート1,2
および ANDゲート3 に対応している。
【０００８】図１３は従来の半導体集積回路装置の一例
を示す論理回路図であり、図１１(a) に示すラッチ回路
(100A,100B) を２つ並列に接続して二重化したラッチ回
路（二重化ラッチ回路）を示している。ここで、第１の
ラッチ回路100AにおけるOR/NORゲート101,102 並びに A
NDゲート103,および, 第２のラッチ回路100BにおけるOR
/NORゲート201,202 並びに ANDゲート203 は、それぞれ
図１１(a) におけるOR/NORゲート1,2 および ANDゲート
3 に対応している。
を示す論理回路図であり、図１１(a) に示すラッチ回路
(100A,100B) を２つ並列に接続して二重化したラッチ回
路（二重化ラッチ回路）を示している。ここで、第１の
ラッチ回路100AにおけるOR/NORゲート101,102 並びに A
NDゲート103,および, 第２のラッチ回路100BにおけるOR
/NORゲート201,202 並びに ANDゲート203 は、それぞれ
図１１(a) におけるOR/NORゲート1,2 および ANDゲート
3 に対応している。
【０００９】また、図１４は従来の半導体集積回路装置
の他の例を示す論理回路図であり、図１１(b) に示すラ
ッチ回路(200A,200B) を２つ並列に接続して二重化した
二重化ラッチ回路を示している。ここで、第１のラッチ
回路200AにおけるOR/NORゲート104,105 並びに ANDゲー
ト106,および, 第２のラッチ回路200BにおけるOR/NORゲ
ート204,205 並びに ANDゲート206 は、それぞれ図１１
(b) におけるOR/NORゲート4,5 および ANDゲート6 に対
応している。
の他の例を示す論理回路図であり、図１１(b) に示すラ
ッチ回路(200A,200B) を２つ並列に接続して二重化した
二重化ラッチ回路を示している。ここで、第１のラッチ
回路200AにおけるOR/NORゲート104,105 並びに ANDゲー
ト106,および, 第２のラッチ回路200BにおけるOR/NORゲ
ート204,205 並びに ANDゲート206 は、それぞれ図１１
(b) におけるOR/NORゲート4,5 および ANDゲート6 に対
応している。
【００１０】図１５は半導体集積回路装置を構成するゲ
ートアレイの一例を概略的に示す図である。同図におい
て、参照符号400 は半導体チップを示し,401はゲートア
レイ部,402は半導体チップの入出力端子,403はゲートア
レイを構成するセルを示している。図１６は従来の半導
体集積回路装置に適用するマクロ構成の一例を示す図で
あり、上述した図１５におけるゲートアレイ部401 の一
部を示している。同図において、参照符号500 は基準電
圧発生回路を示し、また、501A,501B,502A,502B はそれ
ぞれベーシックセル403 としての基本回路を示し、基本
回路501Aおよび501Bにより１つのラッチ回路501 を構成
し、基本回路502Aおよび502Bにより他の１つのラッチ回
路を構成するようになっており、ラッチ回路501 および
502 により二重化ラッチを構成するようになっている。
ートアレイの一例を概略的に示す図である。同図におい
て、参照符号400 は半導体チップを示し,401はゲートア
レイ部,402は半導体チップの入出力端子,403はゲートア
レイを構成するセルを示している。図１６は従来の半導
体集積回路装置に適用するマクロ構成の一例を示す図で
あり、上述した図１５におけるゲートアレイ部401 の一
部を示している。同図において、参照符号500 は基準電
圧発生回路を示し、また、501A,501B,502A,502B はそれ
ぞれベーシックセル403 としての基本回路を示し、基本
回路501Aおよび501Bにより１つのラッチ回路501 を構成
し、基本回路502Aおよび502Bにより他の１つのラッチ回
路を構成するようになっており、ラッチ回路501 および
502 により二重化ラッチを構成するようになっている。
【００１１】図１６に示されるように、従来の二重化し
た半導体集積回路装置は、例えば、２つのラッチ回路50
1,502 に対して１つの基準電圧発生回路500 が設けられ
ている。すなわち、例えば、二重化ラッチ回路を構成す
る２つのラッチ回路501 および501 に対して、同一の基
準電圧発生回路500 の出力が供給されるようになってい
る。
た半導体集積回路装置は、例えば、２つのラッチ回路50
1,502 に対して１つの基準電圧発生回路500 が設けられ
ている。すなわち、例えば、二重化ラッチ回路を構成す
る２つのラッチ回路501 および501 に対して、同一の基
準電圧発生回路500 の出力が供給されるようになってい
る。
【００１２】
【発明が解決しようとする課題】上述したように、従
来、α線によるラッチソフトエラー対策として、１つの
回路および素子にα線があたった場合でも論理の反転が
起きないように、回路を二重化することが行われてい
る。ところで、図１３および図１４に示されるように、
従来の二重化したラッチ回路は、該ラッチ回路に供給す
る入力信号（データ入力信号D1,D2,サンプル信号SM, ホ
ールド信号HD) を各ラッチ回路100A,200A および100B,2
00B に対して共通に供給し、該ラッチ回路からの出力信
号（出力信号Ｑ, 反転出力信号NQ) を各ラッチ回路100
A,200A および100B,200B から共通に出力するようにな
っている。
来、α線によるラッチソフトエラー対策として、１つの
回路および素子にα線があたった場合でも論理の反転が
起きないように、回路を二重化することが行われてい
る。ところで、図１３および図１４に示されるように、
従来の二重化したラッチ回路は、該ラッチ回路に供給す
る入力信号（データ入力信号D1,D2,サンプル信号SM, ホ
ールド信号HD) を各ラッチ回路100A,200A および100B,2
00B に対して共通に供給し、該ラッチ回路からの出力信
号（出力信号Ｑ, 反転出力信号NQ) を各ラッチ回路100
A,200A および100B,200B から共通に出力するようにな
っている。
【００１３】そのため、従来の二重化したラッチ回路
は、論理が冗長であるため、二重化を構成している各ラ
ッチの片方(100A,200Aまたは100B,200B)に不具合があっ
ても、その不具合を検出することができない。その結
果、二重化したつもりが、実際には二重化されていない
で使用され、期待された効果を発揮できない等の不具合
が生じる危険がある。
は、論理が冗長であるため、二重化を構成している各ラ
ッチの片方(100A,200Aまたは100B,200B)に不具合があっ
ても、その不具合を検出することができない。その結
果、二重化したつもりが、実際には二重化されていない
で使用され、期待された効果を発揮できない等の不具合
が生じる危険がある。
【００１４】また、一般的に、ＬＳＩに搭載されるゲー
ト数には上限があるため、論理構成で殆ど全てのゲート
数を使用している場合、α線によるソフトエラー対策の
ために単純に回路を二重化することは、使用ゲート数の
増加を招くために無理なことがある。さらに、図１６を
参照して説明したように、ＥＣＬ等の回路形式によって
は、基準電圧を必要とするものがあるが、ラッチ回路を
二重化しても該二重化ラッチ回路を構成する各ラッチ回
路への基準電圧が同一の基準電圧発生回路から供給され
ている場合には、該基準電圧発生回路にα線があたると
ソフトエラーが発生して二重化の効果が半減してしまう
ことになる。
ト数には上限があるため、論理構成で殆ど全てのゲート
数を使用している場合、α線によるソフトエラー対策の
ために単純に回路を二重化することは、使用ゲート数の
増加を招くために無理なことがある。さらに、図１６を
参照して説明したように、ＥＣＬ等の回路形式によって
は、基準電圧を必要とするものがあるが、ラッチ回路を
二重化しても該二重化ラッチ回路を構成する各ラッチ回
路への基準電圧が同一の基準電圧発生回路から供給され
ている場合には、該基準電圧発生回路にα線があたると
ソフトエラーが発生して二重化の効果が半減してしまう
ことになる。
【００１５】本発明は、上述した従来の半導体集積回路
装置（二重化ラッチ回路）が有する課題に鑑み、二重化
を構成する回路を個別に試験することによって、回路の
二重化を確実なものとすることを主たる目的とする。ま
た、本発明は、回路の必要個所だけを選択的に二重化す
ることによって、使用ゲート数の増加を抑えつつ二重化
の効果を有効に発揮させることを目的とする。さらに、
本発明は、二重化した回路に対して異なる基準電圧発生
回路の出力から供給することによって、回路の二重化の
効果をより一層確実なものとすることを目的とする。
装置（二重化ラッチ回路）が有する課題に鑑み、二重化
を構成する回路を個別に試験することによって、回路の
二重化を確実なものとすることを主たる目的とする。ま
た、本発明は、回路の必要個所だけを選択的に二重化す
ることによって、使用ゲート数の増加を抑えつつ二重化
の効果を有効に発揮させることを目的とする。さらに、
本発明は、二重化した回路に対して異なる基準電圧発生
回路の出力から供給することによって、回路の二重化の
効果をより一層確実なものとすることを目的とする。
【００１６】
【課題を解決するための手段】本発明によれば、第１の
ラッチ回路10A;30A;50A;60A;70A と、第２のラッチ回路
10B;30B;50B;60B;70B とを並列に接続して多重化した半
導体集積回路装置であって、前記第１のラッチ回路10A;
30A;50A;60A;70A は、該第１のラッチ回路10A;30A;50A;
60A;70A を前記第２のラッチ回路10B;30B;50B;60B;70B
と独立に動作させる入力端子I11;I31;I51;I54;I71,I72
を具備することを特徴とする半導体集積回路装置が提供
される。
ラッチ回路10A;30A;50A;60A;70A と、第２のラッチ回路
10B;30B;50B;60B;70B とを並列に接続して多重化した半
導体集積回路装置であって、前記第１のラッチ回路10A;
30A;50A;60A;70A は、該第１のラッチ回路10A;30A;50A;
60A;70A を前記第２のラッチ回路10B;30B;50B;60B;70B
と独立に動作させる入力端子I11;I31;I51;I54;I71,I72
を具備することを特徴とする半導体集積回路装置が提供
される。
【００１７】
【作用】本発明の半導体集積回路装置によれば、第１の
ラッチ回路10A;30A;50A;60A;70A には入力端子I11;I31;
I51;I54;I71,I72 が設けられ、該入力端子I11;I31;I51;
I54;I71,I72 により第１のラッチ回路10A;30A;50A;60A;
70A を第２のラッチ回路10B;30B;50B;60B;70B と独立に
動作させることができる。
ラッチ回路10A;30A;50A;60A;70A には入力端子I11;I31;
I51;I54;I71,I72 が設けられ、該入力端子I11;I31;I51;
I54;I71,I72 により第１のラッチ回路10A;30A;50A;60A;
70A を第２のラッチ回路10B;30B;50B;60B;70B と独立に
動作させることができる。
【００１８】これによって、多重化を構成するラッチ回
路を個別に試験することができ、回路の多重化を確実な
ものとすることができる。
路を個別に試験することができ、回路の多重化を確実な
ものとすることができる。
【００１９】
【実施例】以下、図面を参照して本発明に係る半導体集
積回路装置の実施例を説明する。図１は本発明に係る半
導体集積回路装置（二重化ラッチ回路）の第１実施例を
示す論理回路図であり、ラッチ構成ゲートの片側に独立
の入力端子を設定したものである。
積回路装置の実施例を説明する。図１は本発明に係る半
導体集積回路装置（二重化ラッチ回路）の第１実施例を
示す論理回路図であり、ラッチ構成ゲートの片側に独立
の入力端子を設定したものである。
【００２０】図１に示す二重化ラッチ回路は、図１３に
示す従来の二重化ラッチ回路に対応するものであり、第
１のラッチ回路10A におけるOR/NORゲート11に対して、
データ信号D3が供給される入力端子I11 をさらに設けた
ものである。ここで、図１において、参照符号D1,D2,D3
はデータ信号、SMはサンプル信号、HDはホールド信号を
示している。また、参照符号Ｑは出力信号、NQはＱ出力
の反転信号を示している。
示す従来の二重化ラッチ回路に対応するものであり、第
１のラッチ回路10A におけるOR/NORゲート11に対して、
データ信号D3が供給される入力端子I11 をさらに設けた
ものである。ここで、図１において、参照符号D1,D2,D3
はデータ信号、SMはサンプル信号、HDはホールド信号を
示している。また、参照符号Ｑは出力信号、NQはＱ出力
の反転信号を示している。
【００２１】すなわち、図１に示されるように、本第１
実施例の二重化ラッチ回路は、第１のラッチ回路10A お
よび第２のラッチ回路10B で構成されている。第１のラ
ッチ回路10A は、OR/NORゲート11,12 および ANDゲート
13で構成されている。OR/NORゲート11の入力端子には３
つのデータ信号D1,D2,D3 およびサンプル信号SMが供給
され、該ゲート11のオア出力は ANDゲート13の入力に供
給されている。OR/NORゲート12の入力端子にはホールド
信号HDおよび ANDゲート13の出力が供給され、該ゲート
12のオア出力は ANDゲート13の入力に供給されている。
第２のラッチ回路10B は、OR/NORゲート21,22 および A
NDゲート23で構成されている。OR/NORゲート21の入力端
子には２つのデータ信号D1,D2 およびサンプル信号SMが
供給され、該ゲート21のオア出力は ANDゲート23の入力
に供給されている。OR/NORゲート22の入力端子にはホー
ルド信号HDおよび ANDゲート23の出力が供給され、該ゲ
ート22のオア出力は ANDゲート23の入力に供給されてい
る。OR/NORゲート11のノア出力(E-dot出力) は、OR/NOR
ゲート12のノア出力, OR/NORゲート21のノア出力,およ
び, OR/NORゲート22のノア出力と共に二重化ラッチ回路
の反転出力NQとして出力され、また、 ANDゲート13の出
力は、 ANDゲート23の出力と共に二重化ラッチ回路の出
力Ｑとして出力されるようになっている。
実施例の二重化ラッチ回路は、第１のラッチ回路10A お
よび第２のラッチ回路10B で構成されている。第１のラ
ッチ回路10A は、OR/NORゲート11,12 および ANDゲート
13で構成されている。OR/NORゲート11の入力端子には３
つのデータ信号D1,D2,D3 およびサンプル信号SMが供給
され、該ゲート11のオア出力は ANDゲート13の入力に供
給されている。OR/NORゲート12の入力端子にはホールド
信号HDおよび ANDゲート13の出力が供給され、該ゲート
12のオア出力は ANDゲート13の入力に供給されている。
第２のラッチ回路10B は、OR/NORゲート21,22 および A
NDゲート23で構成されている。OR/NORゲート21の入力端
子には２つのデータ信号D1,D2 およびサンプル信号SMが
供給され、該ゲート21のオア出力は ANDゲート23の入力
に供給されている。OR/NORゲート22の入力端子にはホー
ルド信号HDおよび ANDゲート23の出力が供給され、該ゲ
ート22のオア出力は ANDゲート23の入力に供給されてい
る。OR/NORゲート11のノア出力(E-dot出力) は、OR/NOR
ゲート12のノア出力, OR/NORゲート21のノア出力,およ
び, OR/NORゲート22のノア出力と共に二重化ラッチ回路
の反転出力NQとして出力され、また、 ANDゲート13の出
力は、 ANDゲート23の出力と共に二重化ラッチ回路の出
力Ｑとして出力されるようになっている。
【００２２】図１に示す二重化ラッチ回路の第１実施例
において、例えば、第１および第２のラッチ回路10A,10
B に対して共通に供給されるデータ信号D1およびD2を低
レベル“Ｌ”に保持し、第１のラッチ回路10A にのみ供
給されるデータ信号D3を変化させることにより、第１の
ラッチ回路10A だけの動作を確認することができる。
尚、データ信号D3を低レベル“Ｌ”に保持すれば、図１
３に示す二重化ラッチ回路と同様の動作をすることにな
る。これによって、二重化ラッチ回路を構成する第１の
ラッチ回路10A を個別に試験することができ、二重化ラ
ッチ回路の二重化を確実なものとすることができる。
において、例えば、第１および第２のラッチ回路10A,10
B に対して共通に供給されるデータ信号D1およびD2を低
レベル“Ｌ”に保持し、第１のラッチ回路10A にのみ供
給されるデータ信号D3を変化させることにより、第１の
ラッチ回路10A だけの動作を確認することができる。
尚、データ信号D3を低レベル“Ｌ”に保持すれば、図１
３に示す二重化ラッチ回路と同様の動作をすることにな
る。これによって、二重化ラッチ回路を構成する第１の
ラッチ回路10A を個別に試験することができ、二重化ラ
ッチ回路の二重化を確実なものとすることができる。
【００２３】図２は本発明に係る半導体集積回路装置の
第２実施例を示す論理回路図であり、ラッチ構成ゲート
の片側に独立の出力端子を設定したものである。図２に
示す二重化ラッチ回路は、図１３に示す従来の二重化ラ
ッチ回路に対応するものであり、第１のラッチ回路20A
におけるOR/NORゲート14および15に対して、反転レベル
の出力信号NQ1 を出力する出力端子O14 およびO15 をマ
ルチ化して設けたものである。他の構成、すなわち、本
第２実施例の第１のラッチ回路20A における ANDゲート
16, および, 第２のラッチ回路20B におけるOR/NORゲー
ト24,25 並びに ANDゲート26の構成は、図１３に示す従
来の二重化ラッチ回路の第１のラッチ回路100Aにおける
ANDゲート103,および, 第２のラッチ回路100Bにおける
OR/NORゲート201,202 並びに ANDゲート203 の構成と同
様である。
第２実施例を示す論理回路図であり、ラッチ構成ゲート
の片側に独立の出力端子を設定したものである。図２に
示す二重化ラッチ回路は、図１３に示す従来の二重化ラ
ッチ回路に対応するものであり、第１のラッチ回路20A
におけるOR/NORゲート14および15に対して、反転レベル
の出力信号NQ1 を出力する出力端子O14 およびO15 をマ
ルチ化して設けたものである。他の構成、すなわち、本
第２実施例の第１のラッチ回路20A における ANDゲート
16, および, 第２のラッチ回路20B におけるOR/NORゲー
ト24,25 並びに ANDゲート26の構成は、図１３に示す従
来の二重化ラッチ回路の第１のラッチ回路100Aにおける
ANDゲート103,および, 第２のラッチ回路100Bにおける
OR/NORゲート201,202 並びに ANDゲート203 の構成と同
様である。
【００２４】図２に示す二重化ラッチ回路の第２実施例
において、例えば、第１のラッチ回路20A における反転
レベルの出力信号NQ1 を単独で検出することにより、該
第１のラッチ回路20A の動作を確認することができる。
これによって、二重化ラッチ回路を構成する第１のラッ
チ回路20A の動作を個別に確認することができ、二重化
ラッチ回路の二重化を確実なものとすることができる。
において、例えば、第１のラッチ回路20A における反転
レベルの出力信号NQ1 を単独で検出することにより、該
第１のラッチ回路20A の動作を確認することができる。
これによって、二重化ラッチ回路を構成する第１のラッ
チ回路20A の動作を個別に確認することができ、二重化
ラッチ回路の二重化を確実なものとすることができる。
【００２５】図３は本発明に係る半導体集積回路装置の
第３実施例を示す論理回路図であり、ラッチ構成ゲート
の両側に独立の入力端子を設定したものである。図３に
示す二重化ラッチ回路は、図１に示す二重化ラッチ回路
において、OR/NORゲート21(41)に対しても、データ信号
D4が供給される入力端子(I41) をさらに設けたものであ
る。他の構成、すなわち、本第３実施例の第１のラッチ
回路30AにおけるOR/NORゲート31,32 並びに ANDゲート3
3, および, 第２のラッチ回路30B におけるOR/NORゲー
ト42並びに ANDゲート43の構成は、図１に示す第１実施
例の二重化ラッチ回路の第１のラッチ回路10A における
OR/NORゲート11,12 並びにANDゲート13, および, 第２
のラッチ回路10B におけるOR/NORゲート22並びに ANDゲ
ート23の構成と同様である。
第３実施例を示す論理回路図であり、ラッチ構成ゲート
の両側に独立の入力端子を設定したものである。図３に
示す二重化ラッチ回路は、図１に示す二重化ラッチ回路
において、OR/NORゲート21(41)に対しても、データ信号
D4が供給される入力端子(I41) をさらに設けたものであ
る。他の構成、すなわち、本第３実施例の第１のラッチ
回路30AにおけるOR/NORゲート31,32 並びに ANDゲート3
3, および, 第２のラッチ回路30B におけるOR/NORゲー
ト42並びに ANDゲート43の構成は、図１に示す第１実施
例の二重化ラッチ回路の第１のラッチ回路10A における
OR/NORゲート11,12 並びにANDゲート13, および, 第２
のラッチ回路10B におけるOR/NORゲート22並びに ANDゲ
ート23の構成と同様である。
【００２６】図３に示す二重化ラッチ回路の第３実施例
において、例えば、第１および第２のラッチ回路30A,30
B に対して共通に供給されるデータ信号D1およびD2を低
レベル“Ｌ”に保持し、第１のラッチ回路30A にのみ供
給されるデータ信号D3を変化させることにより、第１の
ラッチ回路30A の動作を確認することができ、また、第
２のラッチ回路30B にのみ供給されるデータ信号D4を変
化させることにより、第２のラッチ回路30B の動作を確
認することができる。これによって、二重化ラッチ回路
を構成する第１のラッチ回路30A および第２のラッチ回
路30B をそれぞれデータ信号D3およびD4により個別に試
験することができ、二重化ラッチ回路の二重化をより一
層確実なものとすることができる。
において、例えば、第１および第２のラッチ回路30A,30
B に対して共通に供給されるデータ信号D1およびD2を低
レベル“Ｌ”に保持し、第１のラッチ回路30A にのみ供
給されるデータ信号D3を変化させることにより、第１の
ラッチ回路30A の動作を確認することができ、また、第
２のラッチ回路30B にのみ供給されるデータ信号D4を変
化させることにより、第２のラッチ回路30B の動作を確
認することができる。これによって、二重化ラッチ回路
を構成する第１のラッチ回路30A および第２のラッチ回
路30B をそれぞれデータ信号D3およびD4により個別に試
験することができ、二重化ラッチ回路の二重化をより一
層確実なものとすることができる。
【００２７】図４は本発明に係る半導体集積回路装置の
第４実施例を示す論理回路図であり、ラッチ構成ゲート
の両側に独立の出力端子を設定したものである。図４に
示す二重化ラッチ回路は、図１３に示す従来の二重化ラ
ッチ回路に対応するものであり、第１のラッチ回路40A
における ANDゲート36に対して、出力信号Q1を出力する
出力端子O36 を設けると共に、第２のラッチ回路40B に
おける ANDゲート46に対して、出力信号Q2を出力する出
力端子O46 をさらに設けたものである。他の構成、すな
わち、本第４実施例の第１のラッチ回路40A におけるOR
/NORゲート34,35,および, 第２のラッチ回路40B におけ
るOR/NORゲート44,45 の構成は、図１３に示す従来の二
重化ラッチ回路の第１のラッチ回路100AにおけるOR/NOR
ゲート101,102,および, 第２のラッチ回路100Bにおける
OR/NORゲート201,202 の構成と同様である。
第４実施例を示す論理回路図であり、ラッチ構成ゲート
の両側に独立の出力端子を設定したものである。図４に
示す二重化ラッチ回路は、図１３に示す従来の二重化ラ
ッチ回路に対応するものであり、第１のラッチ回路40A
における ANDゲート36に対して、出力信号Q1を出力する
出力端子O36 を設けると共に、第２のラッチ回路40B に
おける ANDゲート46に対して、出力信号Q2を出力する出
力端子O46 をさらに設けたものである。他の構成、すな
わち、本第４実施例の第１のラッチ回路40A におけるOR
/NORゲート34,35,および, 第２のラッチ回路40B におけ
るOR/NORゲート44,45 の構成は、図１３に示す従来の二
重化ラッチ回路の第１のラッチ回路100AにおけるOR/NOR
ゲート101,102,および, 第２のラッチ回路100Bにおける
OR/NORゲート201,202 の構成と同様である。
【００２８】図４に示す二重化ラッチ回路の第４実施例
においては、 ANDゲート36の出力Q1および ANDゲート46
の出力Q2を独立して検出することによって、二重化ラッ
チ回路を構成する第１のラッチ回路40A および第２のラ
ッチ回路40B の動作を個別に確認することができ、二重
化ラッチ回路の二重化をより一層確実なものとすること
ができる。
においては、 ANDゲート36の出力Q1および ANDゲート46
の出力Q2を独立して検出することによって、二重化ラッ
チ回路を構成する第１のラッチ回路40A および第２のラ
ッチ回路40B の動作を個別に確認することができ、二重
化ラッチ回路の二重化をより一層確実なものとすること
ができる。
【００２９】図１〜図４に示すように、本発明の第１実
施例〜第４実施例によれば、ラッチ構成ゲートに対し
て、独立にテスト用のＩ／Ｏ端子（入力端子または出力
端子の一方）を設けることによって、設定の端子数に依
存することになるが、構成ラッチを個別にテストするこ
とが可能となり、二重化をより一層確実なものとするこ
とができる。尚、二重化ラッチ回路を構成する第１およ
び第２のラッチ回路の構成は、上述した図１〜図４の構
成に限定されないのはもちろんである。
施例〜第４実施例によれば、ラッチ構成ゲートに対し
て、独立にテスト用のＩ／Ｏ端子（入力端子または出力
端子の一方）を設けることによって、設定の端子数に依
存することになるが、構成ラッチを個別にテストするこ
とが可能となり、二重化をより一層確実なものとするこ
とができる。尚、二重化ラッチ回路を構成する第１およ
び第２のラッチ回路の構成は、上述した図１〜図４の構
成に限定されないのはもちろんである。
【００３０】図５は本発明に係る半導体集積回路装置の
第５実施例を示す論理回路図であり、構成ラッチの片側
を独立に動作できるように構成したものである。図５に
示す二重化ラッチ回路は、図１に示す第１実施例に対し
て図２に示す第２実施例の構成を含める構成になってい
る。すなわち、第１のラッチ回路50A におけるOR/NORゲ
ート51に対して、データ信号D3が供給される入力端子I5
1 を設けると共に、OR/NORゲート51および52に対して反
転レベルの出力信号NQ1 を出力する出力端子O51 および
O52 をマルチ化して設けるようになっている。これによ
り、二重化ラッチ回路の第１のラッチ回路50A を単独で
動作させることができるようになっている。但し、クロ
ック系（サンプル信号SMおよびホールド信号HD）は、第
１および第２のラッチ回路に対して共通とされている。
第５実施例を示す論理回路図であり、構成ラッチの片側
を独立に動作できるように構成したものである。図５に
示す二重化ラッチ回路は、図１に示す第１実施例に対し
て図２に示す第２実施例の構成を含める構成になってい
る。すなわち、第１のラッチ回路50A におけるOR/NORゲ
ート51に対して、データ信号D3が供給される入力端子I5
1 を設けると共に、OR/NORゲート51および52に対して反
転レベルの出力信号NQ1 を出力する出力端子O51 および
O52 をマルチ化して設けるようになっている。これによ
り、二重化ラッチ回路の第１のラッチ回路50A を単独で
動作させることができるようになっている。但し、クロ
ック系（サンプル信号SMおよびホールド信号HD）は、第
１および第２のラッチ回路に対して共通とされている。
【００３１】図６は本発明に係る半導体集積回路装置の
第６実施例を示す論理回路図であり、構成ラッチの両側
を独立に動作できるように構成したものである。図６に
示す二重化ラッチ回路は、図５に示す第５実施例におけ
る第２のラッチ回路も第１のラッチ回路と同様に構成し
たものである。すなわち、第１のラッチ回路60A におけ
るOR/NORゲート54に対して、データ信号D3が供給される
入力端子I54 を設けると共に、OR/NORゲート54および55
に対して反転レベルの出力信号NQ1 を出力する出力端子
O54 およびO55 をマルチ化して設け、さらに、第２のラ
ッチ回路60B におけるOR/NORゲート64に対して、データ
信号D4が供給される入力端子I64 を設けると共に、OR/N
ORゲート64および65に対して反転レベルの出力信号NQ2
を出力する出力端子O64 およびO65 をマルチ化して設け
るようになっている。これにより、二重化ラッチ回路を
構成する第１のラッチ回路60A および第２のラッチ回路
60B をそれぞれ独立に動作させることができるようにな
っている。但し、クロック系（サンプル信号SMおよびホ
ールド信号HD）は、第１および第２のラッチ回路に対し
て共通とされている。
第６実施例を示す論理回路図であり、構成ラッチの両側
を独立に動作できるように構成したものである。図６に
示す二重化ラッチ回路は、図５に示す第５実施例におけ
る第２のラッチ回路も第１のラッチ回路と同様に構成し
たものである。すなわち、第１のラッチ回路60A におけ
るOR/NORゲート54に対して、データ信号D3が供給される
入力端子I54 を設けると共に、OR/NORゲート54および55
に対して反転レベルの出力信号NQ1 を出力する出力端子
O54 およびO55 をマルチ化して設け、さらに、第２のラ
ッチ回路60B におけるOR/NORゲート64に対して、データ
信号D4が供給される入力端子I64 を設けると共に、OR/N
ORゲート64および65に対して反転レベルの出力信号NQ2
を出力する出力端子O64 およびO65 をマルチ化して設け
るようになっている。これにより、二重化ラッチ回路を
構成する第１のラッチ回路60A および第２のラッチ回路
60B をそれぞれ独立に動作させることができるようにな
っている。但し、クロック系（サンプル信号SMおよびホ
ールド信号HD）は、第１および第２のラッチ回路に対し
て共通とされている。
【００３２】図７は本発明に係る半導体集積回路装置の
第７実施例を示す論理回路図であり、構成ラッチの両側
を独立したクロックで制御するようにした構成である。
図７に示す二重化ラッチ回路70は、図１３に示す従来の
二重化ラッチ回路に対応するものであり、第１のラッチ
回路70A におけるOR/NORゲート71に対して第１のサンプ
ル信号SM1 が供給される入力端子I71 を設けると共に、
OR/NORゲート72に対して第１のホールド信号HD1 が供給
される入力端子I72 を設け、また、第２のラッチ回路70
B におけるOR/NORゲート81に対して第２のサンプル信号
SM2 が供給される入力端子I81 を設けると共に、OR/NOR
ゲート82に対して第２ホールド信号HD2 が供給される入
力端子I82 を設けるようになっている。さらに、第１の
ラッチ回路70A におけるOR/NORゲート54に対して、デー
タ信号D3が供給される入力端子I54 を設けると共に、OR
/NORゲート71および72に対して反転レベルの出力信号NQ
1 を出力する出力端子O71 およびO72 をマルチ化して設
け、また、第２のラッチ回路70B におけるOR/NORゲート
81および82に対して反転レベルの出力信号NQ2 を出力す
る出力端子O81 およびO82 をマルチ化して設けるように
なっている。すなわち、図７に示す二重化ラッチ回路70
は、二重化ラッチ回路を構成する第１のラッチ回路70A
および第２のラッチ回路70B をそれぞれに供給するサン
プル信号SM1,SM2 およびホールド信号HD1,HD2 によっ
て、独立に動作させるようになっている。
第７実施例を示す論理回路図であり、構成ラッチの両側
を独立したクロックで制御するようにした構成である。
図７に示す二重化ラッチ回路70は、図１３に示す従来の
二重化ラッチ回路に対応するものであり、第１のラッチ
回路70A におけるOR/NORゲート71に対して第１のサンプ
ル信号SM1 が供給される入力端子I71 を設けると共に、
OR/NORゲート72に対して第１のホールド信号HD1 が供給
される入力端子I72 を設け、また、第２のラッチ回路70
B におけるOR/NORゲート81に対して第２のサンプル信号
SM2 が供給される入力端子I81 を設けると共に、OR/NOR
ゲート82に対して第２ホールド信号HD2 が供給される入
力端子I82 を設けるようになっている。さらに、第１の
ラッチ回路70A におけるOR/NORゲート54に対して、デー
タ信号D3が供給される入力端子I54 を設けると共に、OR
/NORゲート71および72に対して反転レベルの出力信号NQ
1 を出力する出力端子O71 およびO72 をマルチ化して設
け、また、第２のラッチ回路70B におけるOR/NORゲート
81および82に対して反転レベルの出力信号NQ2 を出力す
る出力端子O81 およびO82 をマルチ化して設けるように
なっている。すなわち、図７に示す二重化ラッチ回路70
は、二重化ラッチ回路を構成する第１のラッチ回路70A
および第２のラッチ回路70B をそれぞれに供給するサン
プル信号SM1,SM2 およびホールド信号HD1,HD2 によっ
て、独立に動作させるようになっている。
【００３３】図８は図７の半導体集積回路装置によるク
ロック系の回路構成実施例を示す図であり、図７の二重
化ラッチ回路70に対してOR/NORゲート92,93 および NOR
ゲート91を設けたものである。図８に示されるように、
NORゲート91の入力には反転レベルのクロック信号/CLK
およびコントロール信号CONTが供給され、OR/NORゲート
92の入力には第１のクロック信号CLK1および NORゲート
91の出力が供給され、また、OR/NORゲート93の入力には
第２のクロック信号CLK2および NORゲート91の出力が供
給されている。そして、OR/NORゲート92のオア出力およ
びノア出力は第１のサンプル信号SM1 および第１のホー
ルド信号HD1 として、また、OR/NORゲート93のオア出力
およびノア出力は第２のサンプル信号SM2 および第２の
ホールド信号HD2 として二重化ラッチ回路70へ供給され
ている。
ロック系の回路構成実施例を示す図であり、図７の二重
化ラッチ回路70に対してOR/NORゲート92,93 および NOR
ゲート91を設けたものである。図８に示されるように、
NORゲート91の入力には反転レベルのクロック信号/CLK
およびコントロール信号CONTが供給され、OR/NORゲート
92の入力には第１のクロック信号CLK1および NORゲート
91の出力が供給され、また、OR/NORゲート93の入力には
第２のクロック信号CLK2および NORゲート91の出力が供
給されている。そして、OR/NORゲート92のオア出力およ
びノア出力は第１のサンプル信号SM1 および第１のホー
ルド信号HD1 として、また、OR/NORゲート93のオア出力
およびノア出力は第２のサンプル信号SM2 および第２の
ホールド信号HD2 として二重化ラッチ回路70へ供給され
ている。
【００３４】図８に示す回路において、二重化ラッチ動
作を行わせる場合には、コントロール信号CONTを低レベ
ル“Ｌ”とし、第１および第２のクロック信号CLK1,CLK
2 を共に低レベル“Ｌ”として、クロック信号/CLKを供
給して動作させる。また、各ラッチ回路(70A,70B) に対
して単独ラッチ動作を行わせる場合には、コントロール
信号CONTを高レベル“Ｈ”とし、第１および第２のクロ
ック信号CLK1,CLK2 を供給して動作させる。尚、データ
信号D1,D2 は、二重化ラッチ回路70を構成する第１のラ
ッチ回路70A および第２のラッチ回路70B に対して共通
に供給されている。このように、図８の回路では、図７
の二重化ラッチ回路70を二重化ラッチ回路および２つの
単独のラッチ回路として選択的に使用することができ
る。
作を行わせる場合には、コントロール信号CONTを低レベ
ル“Ｌ”とし、第１および第２のクロック信号CLK1,CLK
2 を共に低レベル“Ｌ”として、クロック信号/CLKを供
給して動作させる。また、各ラッチ回路(70A,70B) に対
して単独ラッチ動作を行わせる場合には、コントロール
信号CONTを高レベル“Ｈ”とし、第１および第２のクロ
ック信号CLK1,CLK2 を供給して動作させる。尚、データ
信号D1,D2 は、二重化ラッチ回路70を構成する第１のラ
ッチ回路70A および第２のラッチ回路70B に対して共通
に供給されている。このように、図８の回路では、図７
の二重化ラッチ回路70を二重化ラッチ回路および２つの
単独のラッチ回路として選択的に使用することができ
る。
【００３５】図５〜図８に示すように、本発明の第５実
施例〜第７実施例によれば、ラッチ構成ゲートに対し
て、独立にテスト用のＩ／Ｏ端子（入力端子および出力
端子の両方）を設けることによって、構成ラッチを個別
に使用することが可能となる。すなわち、回路の必要個
所だけを選択的に二重化することによって、使用ゲート
数の増加を抑えつつ二重化の効果を有効に発揮させるこ
とができる。
施例〜第７実施例によれば、ラッチ構成ゲートに対し
て、独立にテスト用のＩ／Ｏ端子（入力端子および出力
端子の両方）を設けることによって、構成ラッチを個別
に使用することが可能となる。すなわち、回路の必要個
所だけを選択的に二重化することによって、使用ゲート
数の増加を抑えつつ二重化の効果を有効に発揮させるこ
とができる。
【００３６】図９は本発明の半導体集積回路装置に適用
するマクロ構成の一例を示す図であり、前述した図１５
におけるゲートアレイ部401 の一部を示している。同図
において、参照符号91,92 は基準電圧発生回路を示し、
また、81A,81B,82A,82B はそれぞれベーシックセル(403
の一部) としての基本回路を示している。そして、ラッ
チ回路81A および81B により１つの二重化ラッチ回路81
を構成し、82A および82B により他の１つの二重化ラッ
チ回路82を構成するようになっている。
するマクロ構成の一例を示す図であり、前述した図１５
におけるゲートアレイ部401 の一部を示している。同図
において、参照符号91,92 は基準電圧発生回路を示し、
また、81A,81B,82A,82B はそれぞれベーシックセル(403
の一部) としての基本回路を示している。そして、ラッ
チ回路81A および81B により１つの二重化ラッチ回路81
を構成し、82A および82B により他の１つの二重化ラッ
チ回路82を構成するようになっている。
【００３７】図９に示されるように、本実施例のマクロ
構成においては、ラッチ回路81(82)を構成する第１の基
本回路81A(82A)および第２の基本回路81B(82B)に対し
て、それぞれ異なる基準電圧発生回路91および92から基
準電圧が供給されるようになっている。すなわち、第１
の基本回路81A(82A)には基準電圧発生回路91の出力が印
加され、また、第２の基本回路81B(82B)には基準電圧発
生回路92の出力が印加されるようになっている。これに
より、例えば、基準電圧発生回路91および92にα線が照
射されて同時に両方の基準電圧発生回路91および92が誤
ったレベルの基準電圧を出力しない限り、ラッチ回路81
および82で構成される二重化ラッチの出力が正しい値と
なるように構成することができ、α線によるソフトエラ
ーの発生を基準電圧発生回路においても二重化すること
ができるようになっている。
構成においては、ラッチ回路81(82)を構成する第１の基
本回路81A(82A)および第２の基本回路81B(82B)に対し
て、それぞれ異なる基準電圧発生回路91および92から基
準電圧が供給されるようになっている。すなわち、第１
の基本回路81A(82A)には基準電圧発生回路91の出力が印
加され、また、第２の基本回路81B(82B)には基準電圧発
生回路92の出力が印加されるようになっている。これに
より、例えば、基準電圧発生回路91および92にα線が照
射されて同時に両方の基準電圧発生回路91および92が誤
ったレベルの基準電圧を出力しない限り、ラッチ回路81
および82で構成される二重化ラッチの出力が正しい値と
なるように構成することができ、α線によるソフトエラ
ーの発生を基準電圧発生回路においても二重化すること
ができるようになっている。
【００３８】図１０は本発明の半導体集積回路装置に適
用するマクロ構成の他の例を示す図であり、前述した図
１５におけるゲートアレイ部401 の一部を示している。
同図において、参照符号93,94,95,96 は基準電圧発生回
路を示し、また、83A,83B,84A,84B はそれぞれベーシッ
クセル(403の一部) としての基本回路を示している。そ
して、基本回路83A および83B により１つのラッチ回路
83を構成し、84A および84B により他の１つのラッチ回
路84を構成し、ラッチ回路83および84により二重化ラッ
チを構成するようになっている。
用するマクロ構成の他の例を示す図であり、前述した図
１５におけるゲートアレイ部401 の一部を示している。
同図において、参照符号93,94,95,96 は基準電圧発生回
路を示し、また、83A,83B,84A,84B はそれぞれベーシッ
クセル(403の一部) としての基本回路を示している。そ
して、基本回路83A および83B により１つのラッチ回路
83を構成し、84A および84B により他の１つのラッチ回
路84を構成し、ラッチ回路83および84により二重化ラッ
チを構成するようになっている。
【００３９】図１０に示されるように、本実施例のマク
ロ構成においては、ラッチ回路83を構成する第１の基本
回路83A 並びに第２の基本回路83B,および, ラッチ回路
84を構成する第１の基本回路84A 並びに第２の基本回路
84B に対して、それぞれ異なる基準電圧発生回路93,94,
95,96 から基準電圧が供給されるようになっている。本
実施例のマクロ構成においても、図９のマクロ構成と同
様に、α線によるソフトエラーの発生を基準電圧発生回
路においても多重化することができる。
ロ構成においては、ラッチ回路83を構成する第１の基本
回路83A 並びに第２の基本回路83B,および, ラッチ回路
84を構成する第１の基本回路84A 並びに第２の基本回路
84B に対して、それぞれ異なる基準電圧発生回路93,94,
95,96 から基準電圧が供給されるようになっている。本
実施例のマクロ構成においても、図９のマクロ構成と同
様に、α線によるソフトエラーの発生を基準電圧発生回
路においても多重化することができる。
【００４０】図９および図１０に示すように、本実施例
のマクロ構成によれば、二重化ラッチ回路の各ラッチ回
路へ供給する基準電圧をマクロ構成を２セル或いは４セ
ルに跨ぐマクロ配置にし、二重化した回路に対して異な
る基準電圧発生回路の出力を供給することによって、回
路の二重化の効果をより一層確実なものとすることがで
きる。
のマクロ構成によれば、二重化ラッチ回路の各ラッチ回
路へ供給する基準電圧をマクロ構成を２セル或いは４セ
ルに跨ぐマクロ配置にし、二重化した回路に対して異な
る基準電圧発生回路の出力を供給することによって、回
路の二重化の効果をより一層確実なものとすることがで
きる。
【００４１】
【発明の効果】以上、詳述したように、本発明の半導体
集積回路装置によれば、二重化を構成する回路を個別に
試験することによって、回路の二重化を確実なものとす
ることができる。また、本発明の半導体集積回路装置に
よれば、回路の必要個所だけを選択的に二重化すること
によって、使用ゲート数の増加を抑えつつ二重化の効果
を有効に発揮させることができる。さらに、本発明の半
導体集積回路装置によれば、二重化した回路に対して異
なる基準電圧発生回路の出力を供給することによって、
回路の二重化の効果をより一層確実なものとすることが
できる。その結果、本発明の半導体集積回路装置によれ
ば、二重化によるハードシステムの信頼性を一層向上さ
せることができる。
集積回路装置によれば、二重化を構成する回路を個別に
試験することによって、回路の二重化を確実なものとす
ることができる。また、本発明の半導体集積回路装置に
よれば、回路の必要個所だけを選択的に二重化すること
によって、使用ゲート数の増加を抑えつつ二重化の効果
を有効に発揮させることができる。さらに、本発明の半
導体集積回路装置によれば、二重化した回路に対して異
なる基準電圧発生回路の出力を供給することによって、
回路の二重化の効果をより一層確実なものとすることが
できる。その結果、本発明の半導体集積回路装置によれ
ば、二重化によるハードシステムの信頼性を一層向上さ
せることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の第１実施例
を示す論理回路図である。
を示す論理回路図である。
【図２】本発明に係る半導体集積回路装置の第２実施例
を示す論理回路図である。
を示す論理回路図である。
【図３】本発明に係る半導体集積回路装置の第３実施例
を示す論理回路図である。
を示す論理回路図である。
【図４】本発明に係る半導体集積回路装置の第４実施例
を示す論理回路図である。
を示す論理回路図である。
【図５】本発明に係る半導体集積回路装置の第５実施例
を示す論理回路図である。
を示す論理回路図である。
【図６】本発明に係る半導体集積回路装置の第６実施例
を示す論理回路図である。
を示す論理回路図である。
【図７】本発明に係る半導体集積回路装置の第７実施例
を示す論理回路図である。
を示す論理回路図である。
【図８】図７の半導体集積回路装置によるクロック系の
回路構成実施例を示す図である。
回路構成実施例を示す図である。
【図９】本発明の半導体集積回路装置に適用するマクロ
構成の一例を示す図である。
構成の一例を示す図である。
【図１０】本発明の半導体集積回路装置に適用するマク
ロ構成の他の例を示す図である。
ロ構成の他の例を示す図である。
【図１１】従来の半導体集積回路装置としてのラッチ回
路の例を示す論理回路図である。
路の例を示す論理回路図である。
【図１２】図１１のラッチ回路を実際に使用した回路例
を示す図である。
を示す図である。
【図１３】従来の半導体集積回路装置の一例を示す論理
回路図である。
回路図である。
【図１４】従来の半導体集積回路装置の他の例を示す論
理回路図である。
理回路図である。
【図１５】半導体集積回路装置を構成するゲートアレイ
の一例を概略的に示す図である。
の一例を概略的に示す図である。
【図１６】従来の半導体集積回路装置に適用するマクロ
構成の一例を示す図である。
構成の一例を示す図である。
10A,20A,30A,40A,50A,60A,70A …第１のラッチ回路 10B,20B,30B,40B,50B,60B,70B …第２のラッチ回路 70…二重化ラッチ回路 D1,D2,D3,D4 …データ信号 SM,SM1,SM2…サンプル信号 HD,HD1,HD2…ホールド信号 Q,Q1,Q2 …二重化ラッチ回路の出力信号 NQ,NQ1,NQ2…二重化ラッチ回路の反転出力信号
Claims (11)
- 【請求項１】 第１のラッチ回路(10A;30A;50A;60A;70
A) と、第２のラッチ回路(10B;30B;50B;60B;70B) とを
並列に接続して多重化した半導体集積回路装置であっ
て、 前記第１のラッチ回路は、該第１のラッチ回路を前記第
２のラッチ回路と独立に動作させる入力端子(I11;I31;I
51;I54;I71,I72) を具備することを特徴とする半導体集
積回路装置。 - 【請求項２】 前記第１のラッチ回路を前記第２のラッ
チ回路と独立に動作させる入力端子は、データ信号が供
給される入力端子(I11;I31;I51;I54) となっていること
を特徴とする請求項１の半導体集積回路装置。 - 【請求項３】 前記第１のラッチ回路を前記第２のラッ
チ回路と独立に動作させる入力端子は、サンプル信号(S
M)およびホールド信号(HD)が供給される入力端子(I71,I
72) となっていることを特徴とする請求項１の半導体集
積回路装置。 - 【請求項４】 前記半導体集積回路装置は第１のラッチ
回路および第２のラッチ回路により構成された二重化ラ
ッチ回路として構成され、該第２のラッチ回路も、当該
第２のラッチ回路を該第１のラッチ回路と独立に動作さ
せる入力端子(I41;I81,I82) を具備することを特徴とす
る請求項１の半導体集積回路装置。 - 【請求項５】 前記第２のラッチ回路を前記第１のラッ
チ回路と独立に動作させる入力端子は、データ信号が供
給される入力端子(I41,I64) となっていることを特徴と
する請求項４の半導体集積回路装置。 - 【請求項６】 前記第２のラッチ回路を前記第１のラッ
チ回路と独立に動作させる入力端子は、サンプル信号(S
M)およびホールド信号(HD)が供給される入力端子(I81,I
82) となっていることを特徴とする請求項４の半導体集
積回路装置。 - 【請求項７】 第１のラッチ回路(20A;40A;50A;60A;70
A) と、第２のラッチ回路(20B;40B;50B;60B;70B) とを
並列に接続して多重化した半導体集積回路装置であっ
て、 前記第１のラッチ回路は、該第１のラッチ回路の出力を
前記第２のラッチ回路の出力とは独立して取り出す出力
端子(O14,O15;O36;O51,O52;O54,O55;O71,O72)を具備す
ることを特徴とする半導体集積回路装置。 - 【請求項８】 前記半導体集積回路装置は第１のラッチ
回路および第２のラッチ回路により構成された二重化ラ
ッチ回路として構成され、該第２のラッチ回路も、当該
第２のラッチ回路の出力を該第１のラッチ回路の出力と
は独立して取り出す出力端子(O46,O66) を具備すること
を特徴とする請求項７の半導体集積回路装置。 - 【請求項９】 第１のラッチ回路(81A;83A) と、第２の
ラッチ回路(81B;83B) とを並列に接続して多重化した半
導体集積回路装置であって、 前記各ラッチ回路の基準電圧を発生する基準電圧発生回
路(91,92;93,94,95,96) を、前記多重化した第１および
第２のラッチ回路に対してそれぞれ異なるようにして供
給できるマクロ形成を行うようにしたことを特徴とする
半導体集積回路装置。 - 【請求項１０】 前記半導体集積回路装置は第１のラッ
チ回路および第２のラッチ回路により構成された二重化
ラッチ回路として構成され、前記基準電圧発生回路(91,
92) の異なる２つを二重化ラッチ回路に対して設けるよ
うにしたことを特徴とする請求項９の半導体集積回路装
置。 - 【請求項１１】 前記半導体集積回路装置は第１のラッ
チ回路および第２のラッチ回路により構成された二重化
ラッチ回路として構成され、前記基準電圧発生回路(93,
94,95,96) の異なる４つを二重化ラッチ回路に対して設
けるようにしたことを特徴とする請求項９の半導体集積
回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5022780A JPH06237151A (ja) | 1993-02-10 | 1993-02-10 | 半導体集積回路装置 |
| US08/109,518 US5436572A (en) | 1993-02-10 | 1993-08-20 | Semiconductor integrated circuuit device of dual configuration having enhanced soft error withstanding capacity |
| US08/448,875 US5508634A (en) | 1993-02-10 | 1995-05-24 | Semiconductor integrated circuit device of dual configuration having enhanced soft error withstanding capacity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5022780A JPH06237151A (ja) | 1993-02-10 | 1993-02-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237151A true JPH06237151A (ja) | 1994-08-23 |
Family
ID=12092190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5022780A Withdrawn JPH06237151A (ja) | 1993-02-10 | 1993-02-10 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5436572A (ja) |
| JP (1) | JPH06237151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8320195B2 (en) | 2007-09-20 | 2012-11-27 | Fujitsu Limited | Memory circuit and method of writing data to and reading data from memory circuit |
| JP5182291B2 (ja) * | 2007-11-12 | 2013-04-17 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2014068154A (ja) * | 2012-09-25 | 2014-04-17 | Fujitsu Semiconductor Ltd | カウンタ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237151A (ja) * | 1993-02-10 | 1994-08-23 | Fujitsu Ltd | 半導体集積回路装置 |
| US5600260A (en) * | 1995-06-29 | 1997-02-04 | Motorola, Inc. | Method and apparatus for hardening current steering logic to soft errors |
| US6453431B1 (en) | 1999-07-01 | 2002-09-17 | International Business Machines Corporation | System technique for detecting soft errors in statically coupled CMOS logic |
| US6573773B2 (en) | 2000-02-04 | 2003-06-03 | University Of New Mexico | Conflict free radiation tolerant storage cell |
| FR2830972B1 (fr) * | 2001-10-12 | 2004-09-10 | Iroc Technologies | Architecture de circuits protegee contre des perturbations |
| US6826090B1 (en) | 2003-06-05 | 2004-11-30 | International Business Machines Corporation | Apparatus and method for a radiation resistant latch |
| US8081010B1 (en) | 2009-11-24 | 2011-12-20 | Ics, Llc | Self restoring logic |
| EP2553815A1 (en) * | 2010-04-02 | 2013-02-06 | Tabula, Inc. | System and method for reducing reconfiguration power usage |
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|---|---|---|---|---|
| US3900741A (en) * | 1973-04-26 | 1975-08-19 | Nasa | Fault tolerant clock apparatus utilizing a controlled minority of clock elements |
| US3917961A (en) * | 1974-06-03 | 1975-11-04 | Motorola Inc | Current switch emitter follower master-slave flip-flop |
| US4154395A (en) * | 1977-11-25 | 1979-05-15 | General Electric Company | Redundant signal circuit |
| DE3346942C1 (de) * | 1983-12-24 | 1985-01-24 | Hewlett-Packard GmbH, 7030 Böblingen | Vergleicherschaltung fuer binaere Signale |
| US4849657A (en) * | 1984-09-17 | 1989-07-18 | Honeywell Inc. | Fault tolerant integrated circuit design |
| US5175605A (en) * | 1990-02-05 | 1992-12-29 | Rockwell International Corporation | Single event upset hardening circuits, devices and methods |
| US5250858A (en) * | 1992-02-19 | 1993-10-05 | Vlsi Technology, Inc. | Double-edge triggered memory device and system |
| JPH06237151A (ja) * | 1993-02-10 | 1994-08-23 | Fujitsu Ltd | 半導体集積回路装置 |
-
1993
- 1993-02-10 JP JP5022780A patent/JPH06237151A/ja not_active Withdrawn
- 1993-08-20 US US08/109,518 patent/US5436572A/en not_active Expired - Fee Related
-
1995
- 1995-05-24 US US08/448,875 patent/US5508634A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP5182291B2 (ja) * | 2007-11-12 | 2013-04-17 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US8816739B2 (en) | 2007-11-12 | 2014-08-26 | Fujitsu Semiconductor Limited | Semiconductor device |
| US9287857B2 (en) | 2007-11-12 | 2016-03-15 | Socionext Inc. | Semiconductor device |
| JP2014068154A (ja) * | 2012-09-25 | 2014-04-17 | Fujitsu Semiconductor Ltd | カウンタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5436572A (en) | 1995-07-25 |
| US5508634A (en) | 1996-04-16 |
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