DE2522797A1

DE2522797A1 - Flip-flop-schaltung

Info

Publication number: DE2522797A1
Application number: DE19752522797
Authority: DE
Inventors: J Reed
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1974-06-03
Filing date: 1975-05-22
Publication date: 1975-12-11
Also published as: JPS542056B2; DE2522797B2; US3917961A; DE2522797C3; JPS513563A

Description

DIpK-PHyS₁CE. Weber ο-β München 71

Patentanwalt Hofbrunnstraße 47

Telefon: (089)7915050

Tetegramm: monopolweber münchen

M 123

MOTOROLA, HTO.
5725 Forth East River Road Chicago, 111. 60631 USA

Flip-Flop-Schaltung

Die Erfindung betrifft eine Flip-Flop-Schaltung und bezieht sich insbesondere auf eine FliO-Flop-Schaltung mit einer Haupt- und einer Nebenstufe.

In bestimmten, zur Stromschaltung dienenden Emitterfolger-Logikfamilien bildet der ODER/110R-Logikblock ein grundsätzliches logisches Verknüpfungsglied. Es ist grundsätzlich bekannt, daß das ODER/NOR-Gatter leicht derart ausgedehnt werden kann, daß es durch einfaches Hinzufügen von Eingangsschalttransistoren eine beliebige Anzahl von Eingangsveränderlichen aufnehmen kann. Durch Anwendung dieser Technik wird eine sehr geringe Leistungseinbuße hervorgerufen. Jedoch ist die NAKD/UND-Funktion viel schwieriger gerätetechnisch zu verwirklichen, and erfordert entweder eine Kollektordotierung von zwei ODER/ITOR-Gattern oder eine Reihengatter-Anordnung. Diese

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beiden Techniken kosten Leistung. Es ist ersichtlich, daß die gerätetechnische Verwirklichung von Reihenschaltungen durch die Notwendigkeit für eine UND/NAND-Funktion als Eingang für ein Basis-Flip-Flop-Gatter die V/echselstromleistung der Schaltung begrenzt. Für eine Reihenschaltung ist die maximale Betriebsfrequenz auf die maximale Frequenz des langsanieren Logik-"bloeks "beschränkt. Um die Betriebsfrequens auf ein Maximum zu bringenj. ist es erforderlich, die Ausbreitungsverzögerungen auf ©in Minimum zu bringen oder zu eliminieren, welche den seqnontiellen Gattern zugeordnet sind..

Die Fig. 1 veranschaulicht eine bekannte Lösung raid die Ausbreitungsverzögerung, welche durch die Eingangsgatter hervorgerufen wird, wobei die Gesamtbetriebsfrequenz der Geschwindigkeit der Schaltung durch ein Paar von Eingangs-ODER-Gattern und 12 begrenzt wird, welche an ein UND-Gatter 14 angeschlossen sind· Bas UND-Gatter 14 ist seinerseits mit einem Gesamtlogikblock verbunden, welcher in Form einer Haupt- und Neben-Anordnung ausgebildet ist und bei 16 schematisch dargestellt ist. Wie dem Fachmann bekannt ist, dient diese Anordnung nach dem Stand der Technik für einen Taktsüeichervorganp;, der auf dem Prinzip einer Haupt- und einer Nebenanordnung beruht. Die Arbeitsweise hängt nur von Spannungspegeln ab, und die Form der Wellenformdes Taktsignals wird zur Bestimmung des Zustandes des Flipüops 14 unbedeutend. Die Schaltung empfängt Eingangsdatensignale D1..D4 in Verbindung mit einem Taktsignal 0. Bei dieser Barstellung der bekannten Schaltung enthält der Logikblock 14 sowohl die Hauptanordnung als auch die Nebenanordnung, die im Hinblick auf eine Vereinfachung nicht dargestellt ist. Wenn das Taktsignal tief liegt, werden die Eingangsdaten in der Hauptanordnmig gespeichert und anschließend in die Nebenanordnung übertragen, wenn das Taktsignal hoch liegt, so daß die Daten an den ■Ausgangsklemmen zur Verfügung stehen_? welche mit Q mid "Q bezeichnet sineU Wiederum ist die Gesamtgeschwindigkeit ctieser Schaltung die M,nt@reinan4si· angeordustsn Grtts^sahalbii^gen 10,

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und 14- begrenzt. Obwohl es möglich ist, die logischen ODER-Funktionen, welche den Gattern 10 und 12 eigen sind, in die Basis-ODER/NOR-Logikfamilie einzubeziehen, begrenzt das Vorhandensein des UND-Gatters 16 und seine entsprechende Ausbreitung s verzöge rung die Leistung.

Aufgabe der Erfindung ist es, eine als Hauptanordnung mit einer Nebenanordnung organisierte Flip-Flop-Schaltung zu schaffen, welche die logischen Funktionen UND/NAND sowie ODER/NOR ausführen kann, und zwar mit maximalen Betriebsfrequenzen.

Zur Lösung dieser Aufgabe sieht die Erfindung eine aus einer Haupt- und einer Neben-Anordnung gebildete Flip-Flop-Schaltung vor, welche zwei oder mehrere Eingangs-Hauptlogikblöcke verwendet, welche derart mit einem Nebenlogikblock kombiniert sind, daß die logischen Hauptblöcke in einer logischen ODER-Verdrahtung mit einem gemeinsamen Knoten verbunden sind, um die Daten an den Nebenlogikblock zu liefern.

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

Fig. 1 ein elektrisches Blockdiagramm, welches eine bekannte Schaltung darstellt,

Fig. 2 ein elektrisches Blockdiagramm, welches eine erfindungsgemäße Schaltung darstellt, und

Fig. 3 ein Schaltschema, welches eine detaillierte Ausführungsform des Blockdiagramms gemäß Fig. 2 veranschaulicht.

Die Fig. 2 und 3 veranschaulichen den Grundgedanken des Erfinders, nach welchem wenigstens zwei Haupteingangslogikblöcke und' 22 vorgesehen sind, die mit einem Nebenlogikblock 24- ver-

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bunden sind. Die Hauptblöcke 20 und 22 sind derart ausgebildet, daß sie jeweils Dateneingangssignale D1, D3 bzw. D2, D4 empfangen, obwohl die Anzahl oder die Kapazität der einzelnen Hauptblöcke derart erweitert werden kann, daß zusätzliche Dateneingangssignale verarbeitet werden, was somit im Rahmen der Erfindung liegt.

Die Logikblöcke 20, 22 und 24 sind derart ausgebildet, daß sie hohe und tiefe Pegel des Taktsignals G aufnehmen, welches über einen Transistor 26 zugeführt wird, der seinerseits mit seinem Emitter an eine Diode 28, einen Widerstand 30 und dann an das Erdpotential angeschlossen ist. Das Taktsignal wird am Knoten 32 erzeugt und dem Hauptblock 20 sowie dem Nebenblock 24 über eine Leitung 33 und dem Hauptblock 22 über eine Leitung 34 zugeführt. Der Nebenblock 24 ist derart ausgebildet, daß er sowohl ein in Phase befindliches als auch ein außer Phase befindliches Ausgangssignal Q bzw. Q an der Ausgangsklemme 36 bzw. 38 erzeugt. Es ist jedoch darauf hinzuweisen, daß für bestimmte Anwendungsfälle der Nebenblock 24 etwas vereinfacht werden kann, wenn das Signal Q nicht erforderlich ist.

Im Blockdiagramm der Fig. 2 ist die ODER-Funktion durch die ODER-Gatter 40 und 42 dargestellt, die ihrerseits mit jeweils den Flip-Flop-Elementen 44 und 46 verbunden sind. Die Ausgangssignale von den Flip-Flop- oder Speicherelementen 44 und 46 sind durch eine ODER-Verdrahtung zusammen an den Punkt 48 geführt und von dort dem NebenHock 24 zugeführt. Die Logikblöcke 20 und 22 arbeiten in der Weise, daß sie jeweils die NAND/UND-Signaldarsteilung Ί5Τ + 1)3 und D2 + D4" auf den Leitungen 50 bzw. 52 erzeugen, und zwar bei der Erzeugung eines tiefgelegten Taktsignals 0. Nachdem diese Signale durch eine ODER-Verdrahtung bei 48 ankommen, werden sie dem Nebanblock 24 zugeführt, wenn ein hochgelegtes Taktsignal 0 ankommt, um entweder ein Ausgangssignal Q oder ein Ausgangssignal Q auf den Leitungen 36 bzw. 38 zu erzeugen·

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Nachfolgend wird die Erfindung weiterhin anhand der Mg.3 beschrieben. Gemäß Fig. 3 weist der Hauptlogikblock 20 eine Mehrzahl von Eingangsschalttransistoren 60 und 62 auf, welche derart ausgebildet sind, daß sie ein Datensignal D1 und . DJ empfangen. Eine gemeinsame Versorgungsspannung V^₀ wird über eine Leitung 66 zugeführt, und eine Versorgungsspannung V-g-ß wird jeweils an die Basis eines Paars von Bezugs transistoren 70 und 72 geführt. Ein Vorspannungawiderstand 74-' ist zwischen einer Leitung 66 und einem Knoten 76 angeordnet. Eine Stromquelle, welche durch den Transistor 78 und den Widerstand 80 gebildet wird, liegt zwischen dem Erdpotential und dem Knoten 82. Ein Transistor 84, welcher zwischen den Emitter des Transistors 60 und dem Knoten 82 angeordnet ist, wird durch ein zweites Bezugspotential ^-n-ot vorgespannt, welches am Knoten 86 anliegt, um einen Strompfad zwischen dem Emitter des Transistors 60 und dem Knoten 82 zu bilden. Ein Schalttransistor 90 ist zwischen dem Knoten 82 und einem Knoten 92 angeordnet, und seine Basis ist mit dem Taktsignal -über eine Leitung 33 verbunden, welche zwischen den Knoten 98 und 100 angeordnet ist. Ein Transistor 110 ist zwischen dem Knoten und der Leitung 66 angeordnet, und seine Basis ist mit einem mit einer ODER- Verdrahtung beaufschlagten Ausgangsknoten verbunden. Weiterhin ist mit dem Ausgangsknoten 112 der Emitterfolger-Ausgangstransistor 114 verbunden, dessen Basis mit dem Knoten 76 verbunden ist, dessen Kollektor mit der Leitung 66 verbunden ist und dessen Emitter mit dem Knoten 112 verbunden ist. Ein Vorspannungswiderstand 120 ist ebenfalls mit dem Knoten 112 über eine Leitung 122 verbunden, welche die obere Klemme des Widerstandes 120 mit dem Knoten 124 verbindet· Schließlich ist auch die Basis des Transistors 78 ebenfalls > mit einer festen Bezugsspannung V„q verbunden, und zwar beispielsweise über eine Leitung 130, welche an die Klemme 132 angeschlossen ist.

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Es ist ersichtlich, daß die Hauptlogikblöcke 20 und 22 jeweils in ihrem Aufbau und in ihrer Funktion identisch sind, so daß deshalb vom betrieblichen Standpunkt her gesehen eine Beschreibung des Hauptblockes 20 ausreicht, um den Fachmann in die Lage zu versetzen, daß er die Erfindung anwenden kann. Demgemäß sind zur Vereinfachung die Einzelheiten des Blocks 22 nicht speziell dargestellt. Die erzeugten Ausgangssignale von den Blöcken 20 und 22 sind durch eine ODER-Verdrahtung an dem Knoten 112 geführt. Der Emitterfolger-Ausgangstransistor 114· liefert das Ausgangssignal an den Knoten 112 vom Block 20, und der entsprechende Emitterfolger-Ausgangstransistor vom Block 22 liefert dessen entsprechendes Ausgangssignal über eine Leitung 14-0 an den Knoten 112, welche an den Knoten 124· angeschlossen ist.

Nachfolgend wird auf diese entsprechenden Einzelheiten des Nebenlogikblocks 24- eingegangen. Dabei ist ersichtlich, daß wiederum der G-rundlogikblock in seinem Aufbau den Eingangslogikblöcken 20 und 22 sehr ähnlich ist. Das an dem Knoten 112 erzeugte Ausgangssignal wird in dem Ausgangsnebenblock 24- bei der Erzeugung eines hochgelegten Taktsignals 0 gespeichert, welches an die Basis des Schalttransistors 150 über den Knoten 98 angelegt wird. Ein Eingangsschalttransistor 152 empfängt das Ausgangssignal vom Knoten 112 an dessen Basis und ist seinerseits über einen Widerstand 154· und eine Lei- . tung 66 an die feste Spannung V^ angeschlossen. Ein Bezugstransistor 156 ist ebenfalls mit seinem Kollektor über einen Widerstand 158 an die Leitung 66 angeschlossen, und der Emitter des Transistors 152 sowie des Transistors 156 ist jeweils gemeinsam an dem Knoten 160 mit dem Kollektor des Transistors 150 verbunden. Eine feste Bezugs spannung V₅₃, ist an die Basis des Transistors 156 und an die Basis eines Bezugstransistors 164· über die Klemme 166 geführt.

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Zwischen dem Sr&potential und der Leitung 66 sind ein Übersetzungswiderstand-Transistor 170 und ein Widerstand 172 angeordnet. Ein Transistor 176 ist zwischen den Knoten 173 und. 130 angeordnet, und seine Basis ist an die feste Versorgungsspannung V-OO₁ über eine Leitung 182 angeschlossen. Eine Strom- ' quelle, welche durch den Transistor 184· und den Widerstand gebildet ist, liegt zwischen dem Knoten 180 und dem Erdpotential. Die Basis des Transistors 184- ist mit der festen Versorgungsspannung V_GS über eine Leitung 190 verbunden. Eine gemeinsame Basisleitung 194- verbindet den Knoten 196 mit der Basis des Transistors 170, dem Knoten 200 und mit der Basis des Emitterfolger-Ausgangstransistors 202. Ein Transistor 204-liegt zwischen dem Knoten 200 und dem Transistor 178. Ein zweiter Emitterfolger-Ausgangstransistor 206 liegt zwischen der Ausgangsklemme 36 und der Leitung 66, und seine Basis ist über eine gemeinsame Basisleitung 210 mit der Basis eines Übersetzungstransistors 212 , mit dem Kollektor des Transistors 164- und mit dem Kollektor des Transistors 152 verbunden.

Gemäß Fig. 3 sind die festen Bezugsspannungen V₃₅, V₅₅1 und V_GS Gleichspannungen, welche entweder durch getrennte Versorgungseinrichtungen oder durch (nicht dargestellte) interne Vorspannungstreiber ausgewählt und erzeugt werden, und zwar in der Weise, daß ihre Amplituden die Mittelwerte der Span-• nungsauslenkungen in bezug auf diejenigen Spannungen sind, welche den übersetzten Takteingangssignalen zugeordnet sind. Der Transistor 26, die Diode 28 und der Widerstand 30 übersetzen die Eingangstaktpegel-Signale, damit sie mit einer Eingangsspannung kompatibel sind, deren Auslenkung in bezug auf V-g-gi zentriert ist. Die oben angegebenen Stromquellen erzeugen Ströme H, 12 und 13.

Um die Arbeitsweise der erfindungsgemäßen Anordnung za erläutern, wird zunächst der Betrieb eines einzelnen Hauptlogikblocks beschrieben. Dies kann unter der Annahme geschehen,

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daß die zwei Hauptblöcke voneinender getrennt sind, indem die Verbindung zur Leitung 140 unterbrochen wird, wodurch der Heuptblock 22 vom Knoten 112 getrennt wird. Es gibt vier logische Zustände, welche für den Hauptlogikblock 20 möglich sind, und zwar für ein Datensignal D1ι

D1 C

0 0

1 0

0 1

1 1

Es sei angenommen, daß D1»1 und C«0, dann ist der Transistor 84 durchlässig und der Transistor 90 ist gesperrt oder abgeschaltet. Weiterhin ist zu bemerken, daß bei abgeschaltetem oder gesperrtem Transistor 90 auch die Transistoren 72 und 110 abgeschaltet oder gesperrt sind. Somit muß der Strom 11, welcher durch den Transistor 84 fließt, entweder durch den Transistor 62 oder durch den Transistor 70 fließen. Wenn das Datensignal D1 gleich eins ist, ist der Transistor 70 abgeschaltet, und somit fließt der Strom 11 durch den Transistor 62, und zwar über den Widerstand 74» welcher an die Leitung 66 angeschlossen ist. Demgemäß wird ein Spannungsabfall am Widerstand 74 erzeugt, der wiederum eine Pegelverschiebung durch den Emitterfolger-Traneistor 114 erfährt und an die Basis des Transistors 110 am Knoten 112 geführt ist. Wtnn dae Datensignal D1 somit hoch liegt, wird es invertiert und an die Basis des Transistors 110 geführt, welcher seinerseits ein Eingangssignal an den Nebenlogikblock 24 liefert.

Wenn hingegen das Eingangssignal D1 auf einen niedrigen. Pegel oder einen Pegel 0 gelegt ist, wenn das Taktsignal C gleich ist oder in einem Zustand <? ist, dann ist der Transistor 62 . abgeschaltet oder gesperrt, und somit würde Strom durch den Transistor 70 fließen. Wenn der Transistor 62 abgeschaltet ist, entsteht kein Spannungsabfall am Widerstand 74» und somit

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erzeugt der Emitterfolger-Transistor 114 einen hohen oder einen binären Pegel eins an seinem Emitter, welcher wiederum mit dem Knoten 112 verbunden ist. Demgemäß ist das tief gelegte Dateneingangssignal D1 invertiert und der Basis des Transistors 110 zugeführt worden. Zusammengefaßt, wenn das Taktsignal C auf einem niedrigen Pegel oder einem Pegel Null liegt, invertiert der Eingangshauptblock die Eingangsdaten und überträgt sie an die Basis des Transistors 110, welcher wiederum die Eingangsdaten für den Ausgangsnebenlogikblock 24 liefert.

Nachfolgend wird die Arbeitsweise des Eingangsblocks 20 betrachtet, wenn das Taktsignal einen positiven Übergang von einer binären Null oder einem tiefen Pegel zu einer binären Eins oder einem hohen Pegel ausführt, und zwar für jeden der obigen Zustände. Wenn das Exngangsdatensignal D1 auf einem hohen Pegel oder einem binären Pegel eins liegt, geht die Basis des Transistors 90 von einem binären Pegel null zu einem binären Pegel eins über, und zwar beim positiven Übergang des Taktsignals, und somit wird er in den durchlässigen Zustand versetzt, so daß der Strom 11, welcher durch den Transistor 84 fließt, zu dem Transiefcr 90 geleitet wird. Dieser Strom muß dann entweder durch den Transistor 72 oder durch den Transistor 110 fließen. Da die Basis des Transistors 110 tief gelegt ist, fließt der Strom durch den Transistor über den Widerstand 74. Somit bleibt, obwohl der Strom auf den Transistor 72 geschaltet ist, der Stromfluß durch den Transistor 7^ ^im wesentlichen konstant, somit bleibt auch der tiefe Pegel, welcher an die Basis des Transistors 110 gelegt ist, auf einem tiefen Pegel, und der Signalzustand am Eingang zum Block 24 bleibt aufrechterhalten. Sobald der Taktübergang abgeschlossen ist, fließt dann der gesamte Strom durch den Transistor 72» und der tiefe Pegel oder der Pegel null am Ausgang des Blocks 20 wird in einem Verriegelungsmodus gespeichert, welcher durch die Transistoren 72, 110, 114 und

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durch den Widerstand 74 gebildet wird. Da beide Transistoren 62 und 70 abgeschaltet sind, kann von dem Hauptlogilcblo.ok 20 keine Information angenommen werden.

Nachfolgend wird der Pail betrachtet, in welchem das Datensignal D1 auf einem tiefen Pegel oder einem binären Pegel null liegt, bevor der positive Taktübergang erfolgt. Es ist ersichtlich, daß die Basis des Transistors 110 hoch liegt und der Strom 11 durch den Transistor 110 fließt, iiachdem der Taktübergang abgeschlossen ist, fließt der gesamte Strom weiterhin durch den Transistor 110, und die Verriegelung hält den binären Pegel 1 oder den hohen Pegel an dem Hauptausgangsknoten 112 weiter aufrecht, der seinerseits das Eingangssignal für den Kebenblock 24 liefert. Zusammengefaßt, es ist ersichtlich, daß für alle möglichen Zustände der Hauptblock 20 eine beliebige Information annimmt und invertiert, welche an seine Dateneingangsklemmen geführt wird, wenn das Taktsignal C»0. Wenn das Signal C den positiven Übergang zu einem binären Pegel eins oder zu einem hohen Pegel ausführt, wird die Information im Hauptblock 20 gespeichert, und es wird keine Information angenommen. Diese Information bleibt solange gespeichert, wie das Taktsignal C auf einem binären Pegel eins bleibt. Eine ähnliche Arbeitsweise ergibt sich für den Eingang D3, was somit keiner weiteren Erläuterung bedarf. Der Hauptlogikblock 22 arbeitet in identischer Weise, was somit ebenfalls nicht weiter erläutert zu werden braucht.

Nunmehr sei angenommen, daß der Hauptblock 20 und der Hauptblock 22 gemäß Fig. 3 zusammengeschaltet sind. In der bevorzugten Ausführungsform wird diese Verbindung durch eine GDER-Verdrahtung ausgeführt, wobei die Emitter des Transistors 114 und des entsprechenden Ausgangs-Emitterfolger-Transistors im Hauptblock 22 mittels der Leitung 140 zu einer entsprechenden logischen Verknüpfung zubammengefaßt sind.

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Wie oben bereits erlöutert vurde, bleibt der Knoten 112 sui: einem binären Pegel eins oder einem hohen Pegel, wenn entweder der Transistor 114 oder sein entsprechender Transistor im Logikblock 22 auf einem binären Pegel eins ,legen. Der logische Zustand für den Knoten 112 kann somit folgendermaßen beschrieben werden: D1+D3 + D2+D4 UT 1)3 + D2~ D4 . Dies bewirkt effektiv eine logische Funktion NANL/ GLEk sin Knoten 112, und zwar in Reaktion auf die Anwendung von Eingengsdatensignalen D1...D4.

Bei der nachfolgenden Beschreibung des Nebenblocks 24 sei angenommen, daß des Eingangssignal zum Transistor 152 auf einem binaren Pegel eins oder einem hohen Pegel liegt und daß das Aungangssigrial Q, auf der Leitung 36 ebenfalls auf einem binären Pegel eins liegt und daß das Taktsignal C tief liegt oder auf einem binären Pegel null liegt,so daß d?ann der Transistor 176 eingeschaltet ist und der Transistor 1^0 abgeschaltet ist. Wenn der Transistor 150 abgeschaltet ist, sind die Transistoren 152 und 156 ebenfalls abgeschaltet. Demgemäß fließt der Strom, welcher in dem Nebenblock 24 fließt, durch den Transistor 176. In ähnlicher Weise muß der Strom, welcher durch den Transistor 176 fließt, auch entweder durch den Transistor 164 oder durch den Transistor 204 fliessen. i'ür die angenommenen Bedingungen, d.h. für Q1*eins, liegt die Basis des Transistors 204 auf einem höheren Spannungspegel als die Basis des Transistors 164. Deshalb ist der Transistor 204 durchlässig, und der Strom 12 fließt vollkommen, durch den Transistor 204, und es wird ein Spannungsabfall am Widerstand 158 erzeugt, der wiederum durch den Transistor I70 übersetzt oder in seinem Pegel verschoben wird, und zwar zur Basis dee Transistors 164. Da die Basis des Transistors 164 auf einem niedrigeren Potential liegt als die Basis des Transistors 204, ist die Annahme, daß der Transistor 164 abgeschaltet ist und der Transistor 204 durchlässig ist, für die vorliegenden Betrachtungen gültig. Somit bilden in diesem Zustand die

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Transistoren 164, 204, 232, 170 und der Widerstand 158 eine Verriegelung, welche für die Bedingung Q«1 oder für die Bedingung Q«0 stabil ist. Weiterhin ist zu "bemerken, daß deshalb, weil die Transistoren 152 und 156 abgeschaltet oder gesperrt sind, irgendwelche Eingangssignale an die Basis des Transistors 152 unwirksam sind, wenn das Taktsignal C tief liegt.

Nachfolgend wird der Fall betrachtet, in welchem das Taktsignal C einen positiven Übergang in einen hohen Zustand ausführt und das Eingangssignal an die Basis des Transistors 152 auf einem Pegel null oder auf einem tiefen Pegel liegt, wobei die Spannung an der Basis des Transistors 150 positiv wird und der Transistor I50 eingeschaltet wird und weiterhin der Strom 12 durch den Transistor 1% von dessen Kollektorwiderstand 158 fließt. Der Spannungsabfall am Widerstand wird in seinem Pegel verschoben oder durch den Transistor übersetzt und an die Basis des Transistors 164 geführt. Da der Transistor 152 abgeschaltet ist, fließt kein Strom durch dessen Kollektorwiderstand 154, und der Ausgang des Traneistors 206 liegt hoch. Somit ist für einen positiven Taktsignalübergang der binäre tiefe Pegel am Eingangsknoten 112 invertiert worden und als ein binärer hoher Pegel an den Q-Ausgang 36 übertragen worden. In ähnlicher Weise wird bei einem binären hohen Pegel am Eingangsknoten 112 ein binärer tiefer Pegel an dem Q-Ausgang 36 erzeugt. Der Q-Ausgangsknoten 38 liefert den komplementen binären Pegel des an der Klemme 36 erzeugten Pegels.

Demgemäß invertiert sowohl der Hauptlogikblock 20 als auch der Hauptlögikblock 22 die empfangene Information oder die empfangenen Daten, bevor sie von diesem Block an den Nebenlogikblock übertragen werden. Oben ist gezeigt worden, daß der Knoten 112 die logische Funktion NAND/ODER liefert und daß der Nebenblock 24 eine invertierte Funktion liefert. Somit wird das Eingangssignal für den Eebenblock 24 durch die

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Ausgangssignale gebildet, welche von dem Hauptblock 20 und dem Hauptblock 22 erzeugt werden, und das Ausgangssignal vom ^ebenblock 24- en der Klemme 36 kann bezeichnet werden als Q » U1 D3 + D2 D4 - (D1+D3) (D2+D4-). Diese Analyse veranschaulicht klar die ODER/UKD-Funktion, welche zuvor durch getrennte Eingangsgatter für die Flip-Flop-Schaltung ausgeführt wurde und nunmehr in die Flip-Flop-Schaltung eingebaut ist, ohne daß irgendeine zusätzliche Ausbreitungsverzögerung erzeugt wird.

Diese Art eines Flip-Flops kann somit leicht für Zähler verwendet werden, die dazu in der Lage sind, mit einer Schaltfrequenz oder Kippfrequenz des Basis-Flip-Flops zu arbeiten.

- Patentansprüche -

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Claims

Patentansprüche

rL· Flip-Flop-Schaltung in einer Haupt- und Keben-Anordnung, dadurch gekennzeichnet , daß ein erster und ein zweiter ODER/NOR-Stromschalt-Emitterfolger-Hauptlogikblock (20 und 22) vorgesehen sind, von denen jeder auf einen ersten Signalpegel eines Taktsignals anspricht, um Datensignale zu speichern und um ein logisches Ausgangssignal an einer gemeinsamen Klemme zu liefern, daß weiterhin ein Stromschalt-Emitterfolger-Nebeninverterlogikblock (24) vorhanden ist, welcher mit der gemeinsamen Klemme verbunden ist und auf einen zweiten Signalpegel eines Taktsignals anspricht, um das logische Ausgangssignal zu empfangen und zu speichern, um ein invertiertes Ausgangssignal des logischen Ausgangssignals an eine Ausgangsklemme (36) zu liefern.
2. Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß der erste und der zweite Hauptlogikblock jeweils einen ersten bzw. einen zweiten Emitterfolger-Ausgangstransistor aufweisen und ihre Emitter jeweils direkt miteinander verbunden haben, um die gemeinsame Klemme (112) zu bilden.
3. Flip-Flop-Schaltung nach Anspruch 2, dadurch gekennzeichnet , daß der Nebenlogikblock weiterhin einen dritten Emitterfolger-Ausgangstransistor (206) aufweist und daß die Ausgangsklemme durch dessen Emitter gebildet wird.
4. Flip-Flop-Schaltung nach Anspruch 3i dadurch gekennzeichnet , daß der Nebenlogikblock weiterhin einen vierten Emitterfolger-Ausgangstransistor (202) aufweist, um das Komplement (Q) des invertierten Ausgangssignals an dessen Emitter (38) zu erzeugen.

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5. i'lip-Flop-Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß der erste und der zweite Hauptlogikblock jeweils einen ersten und einen zweiten Eingangesehalttransistor aufweisen, um an deren entsprechenden Basen (D1, D2,D3, D4) Datensignale zu empfangen.
6. Ilip-Elop-Schaltung nach Anspruch 5, dadurch gekennzeichnet , daß der Nebenlogikblock einen dritten Eingangs-Schalttransistör (152) aufweist, um an seiner Basis das logische Ausgangssignal zu empfangen.
7· Flip-i'lop-Schaltung nach Anspruch 6, dadurch g e k e η η rzeichnet , daß Stromquellen (11, 12, 13) vorgesehen sind, welche jeweils mit dem ersten, dem zweiten und dem dritten Schalttransistor verbunden sind.
8. i'lip-Flop-Schaltung nach Anspruch 7» dadurch gekennzeichnet , daß eine Taktsignaleinrichtung (32) vorgesehen ist, welche mit dem ersten und dem zweiten Hauptlogikblock und mit dem Nebenlogikblock verbunden ist, um die Information bei einem ersten Taktsignalpegel der gemeinsamen Klemme und bei einem zweiten Taktsignalpegel der Ausgangsklemme zuzuführen.

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