DE2503800C2 - Sperrschicht-Feldeffekttransistor - Google Patents
Sperrschicht-FeldeffekttransistorInfo
- Publication number
- DE2503800C2 DE2503800C2 DE19752503800 DE2503800A DE2503800C2 DE 2503800 C2 DE2503800 C2 DE 2503800C2 DE 19752503800 DE19752503800 DE 19752503800 DE 2503800 A DE2503800 A DE 2503800A DE 2503800 C2 DE2503800 C2 DE 2503800C2
- Authority
- DE
- Germany
- Prior art keywords
- region
- insulating layer
- lattice
- source region
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 210000002105 tongue Anatomy 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Description
Die Erfindung betrifft einen Sperrschicht-Feldeffekttransistor
entsprechend dem Oberbegriff des Anspruches 1.
Ein Sperrschicht-Feldeffekttransistor mit den Merkmalen des Oberbegriffes des Anspruches 1 ist durch die
DE-OS 23 39 444 bereits bekannt und wird anhand von F i g. 1 noch im einzelnen erläutert.
Der Erfindung liegt die Aufgabe zugrunde, einen Sperrschicht-Feldeffekttransistor der im Oberbegriff
des Anspruches 1 vorausgesetzten Art so auszubilden, daß der spezifische Widerstand des Sourcebereiches
verringert wird, ohne daß hierbei jedoch die Durchbruchspannung zwischen Source und Gate verkleinert
wird.
Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruches 1 gelöst.
Die Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Es zeigt
F i g. 1 einen Schnitt durch den eingangs genannten bekannten Sperrschicht-Feldeffekttransistor,
F i g. 2 einen Schnitt durch ein Ausführungsbeispiel des erfindungsgemäßen Sperrschicht-Feldeffekttransistors,
Fig.3 eine Aufsicht auf die Ausführung gemäß F ig· 2,
Fig. 4 bis 13 Schemadarstellungen zur Erläuterung
der Herstellung des Sperrschicht-FET gemäß den Fig. 2 und 3.
Der in Fig. 1 dargestellte bekannte Sperrschicht-FET enthält ein den Drainbereich bildendes
Halbleitersubstrat 1 aus Silizium des N~-Typs. Ein gitterförmiger Gatebereich 2 des P+-Typs ist durch
Diffusion auf der Oberseite des Substrats 1 ausgebildet Die Gitterfenster dieses Gatebereiches 2 werden vom
Substrat 1 ausgefüllt und bilden eine Vielzahl von Kanälen 3. Auf dem Gatebereich 2 ist deckungsgleich
eine gittenförmige Isolierschicht 4 vorgesehen, deren Gitterfenster jedoch kleiner als die des Gatebereichs 2
ίο sind.
In den Fenstern der Isolierschicht 4 sind hochdotierte Sourcebereiche 5 des N+-Typs ausgebildet Weiterhin
ist eine Sourceelektrode 6, eine Gateelektrode 7 und eine Drainelektrode 8 vorhanden. Der hochdotierte
N+-Be>eich im unteren Teil des Substrats 1 dient dem Zweck, einen guten Ohnj'schen Kontakt zwischen der
Drainelektrode 8 und dem Hauptteil des N--Halbleitermateriales
herzustellen, das den Drainbereich des FET bildet
Bei der Weiterentwicklung dieses bekannten Sperrschicht-FET hat es sich als schwierig erwiesen, den
spezifischen Widerstand des Source-Bereiches zu verringern, ohne gleichzeitig die Durchbruchspannung
zwischen dem Gatebereich 2 und dem Source-Bereich 5 zu verkleinern.
F i g. 2 zeigt ein Ausführungsbeispiel der Erfindung, bei dem dieses Problem gelöst ist
Der Sperrschicht-FET 25 gemäß Fig.2 enthält ein
Substrat 110 mit einem N--Halbleiterbereich aus Silizium, der auf einem N+-Bereich 14 ausgebildet ist.
Ein Gatebereich 16 des P+-Typs ist in die Oberseite des
Substrates 10 unter einer Isolierschicht 19 eindiffundiert.
Eine Vielzahl von ersten Sourcebereichen 205 aus
hochdotiertem N+-Typ Silizium reicht von der Außenfläche
der Isolierschicht 19 in deren Gitterfenstern nach unten bis zu einem Punkt kurz vor dem Boden der
Gitterfenster der Isolierschicht 19. Eine Anzahl von zweiten Sourcebereichen 2OA aus mitteldotiertem
N-Typ Silizium sind im übrigen unteren TeiF' der Gitterfenster der Isolierschicht 19 ausgebildet und
besitzen Zungen, die nach unten in die Kanäle 21 des gitterförmigen Gatebereiches 16 hineinreichen.
Die Aufsicht in Fig.3 läßt die Gitterform der
Isolierschicht 19 und des Gatebereiches 16 erkennen.
Der vom ersten Sourcebereich 20ß und vom zweiten Sourcebereich 20/t gebildete gesamte Source-Bereich
ist mit dem Bezugszeichen 20 gekennzeichnet.
Die bevorzugten Dotierungs-Konzentrationen der einzelnen Bereiche sind wie folgt: Das Substrat 10 des
N~-Typs, das auch die Kanäle 21 bildet, ist vorzugsweise auf einen Wert von 10M bis 1015 Atome/cm3 dotiert.
Der zweite Sourcebereich 20Λ des N-Typs besitzt eine Dotierung von 1016 bis 1018 Atome/cm3. Die Dotierung
des ersten Sourcebereiches 2OS(N+ -Typ) ist vorzugsweise
größer als 5 · 1019 Atome/cm3. Liegt die Dotierungs-Konzentration
des zweiten Sourcebereiches 20Λ am oberen Ende des genannten Bereiches, d. h. bei
1018 Atome/cm3, so kann man das Substrat 10 und die Kanäle 21 mit 1016 Atome/cm3 dotieren. Die vorstehend
so erläuterte Struktur ergibt gute Dioden-Eigenschaften.
Das verwendete Silizium-Substrat 10 des N-Typs ist mit Phosphor (P) leicht dotiert, wobei wie bereits
erwähnt, die Störstellen-Konzentration etwa ΙΟ14 bis
1015 Atome/cm3 beträgt. Dieses Substrat bildet den Drainbereich des FET. Auf die Bodenfläche des
Substrates 10 wird ein hochdotierter N-Typ-Bereich 14 diffundiert, der eine genügend hohe Störstellen-Konzentration
besitzt, um einen guten Ohm'schen Kontakt
für die Drainelektrode zu gewährleisten. Vorzugsweise ist die Störstellen-Konzentration höher als 5 · 10'9 Atome/cm3.
EineSourceelektrode 22 wird auf der Überfläche der Isolierschicht 19 in Kontakt mit den oberen Enden der
Sourcebereiche 2OB ausgebildet Eine Gateelektrode 23 erstreckt sich durch die Isolierschicht 19 hindurch und
steht in Kontakt mit dem Gatebereich 16. Eine Drainelektrode 24 ist auf der Unterseite des N+-Bereiches
14 vorgesehen.
Anhand der F i g. 4 bis 13 sei nun die Herstellung des
Sperrschicht-FET gemäß den Fig.2 und 3 näher
erläutert
Wie Fig.4 zeigt werden eine erste Isolierschicht 11,
beispielsweise aus Siliziumdioxyd (S1O2), eine zweite
Isolierschicht 12, beispielsweise aus Siliziumnitrid (313N.,) und eine dritte Isolierschicht 13, beispielsweise
aus Siliziumdioxyd (SiO2), in der genannten Reihenfolge
auf die Oberseite des N-Typ Substrates 10 aufgebracht. Die erste Schicht Il wird so gewählt, daß sie
physikalisch gut mit dem SiHziumsubstrat 10 zusammenpaßt Die zweite Schicht 12 wird so gewählt daß ihre
chemische Ätzcharakteristik von der der ersten Schicht
11 abweicht und daß sie gegen thermische Oxydation
beständig ist. Siliziumnitrid (S13N4) ist ein bekanntes Material zur Verwendung als Oxydationsmaske. Die
dritte Schicht 13 wird so gewählt, daß sie eine gute Ätzmasken-Charakteristik für den chemischen Ätzprozeß
der zweiten Isolierschicht besitzt. Eine Resistschicht ist bekanntlich als Ätzmaske für die Nitridschicht wegen
deren Härte nicht ausreichend. Aus diesem Grunde wird S1O2 als dritte Schicht 13 gewählt.
Fig.5 zeigt den zweiten Schritt, in dem die drei Isolierschichten 11, 12 und 13 selektiv in einem
gitterartigen Muster geätzt werden. Die zweite Schicht
12 wird mit der dritten Schicht 13 als Maske geätzt. Die erste Schicht 11 wird mit der zweiten Schicht 12 als
Maske geätzt.
Ein P+-Typ-Gatebereich 16 wird durch selektive
Diffusion durch die Fenster 15 der drei Isolierschichten 11, 12 und 13 hergestellt. Der Gatebereich 16 wird
gitterartig entsprechend dem Muster der Isolierschichten erzeugt.
Fig.5 zeigt in Verbindung mit Fig.4, daß der
P-Typ-Gate-Bereich 16 Gitterstruktur besitzt. Seine Störstellen-Konzentration ist verhältnismäßig hoch und
liegt vorzugsweise zwischen 1018 und 1020 Atome/cm3.
Im dritten Verfahrensschritt, der in F i g. 6 dargestellt ist, wird ein äußerer Teil 17 der zweiten und dritten
Isolierschicht weiter geätzt, während der innere Teil verbleibt. Sodann wird die dritte Isolierschicht 13 geätzt
und ohne Maske entfernt; gleichzeitig wird die erste Isolierschicht 11 selektiv mit der Isolierschicht 12 als
Maske geätzt (vgl. F i g. 7). Durch Steuerung der Ätzzeit wird ein Teil der ersten Isolierschicht 11 unter der
Isolierschicht 12 etwas geätzt, wie F i g. 7 zeigt. Auf diese Weise wird die Grenzschicht zwischen dem
P+-Typ-Gatebereich 16 und dem N~-Substrat 10
teilweise freigelegt.
Sodann wird das Substrat 10 und der P+-Typ-Gatebereich 16 selektiv mit der Ätzmaske der ersten
Isolierschicht 11 von der Oberseite her geätzt (vgl. F i g. 8). Es entsteht dadurch im Substrat eine Rille 18 mit
Gitterstruktur, deren Tiefe sorgfältig überwacht wird.
F i g. 9 zeigt den nächsten Verfahrensschritt in dem die freigelegte Oberfläche der Rille thermisch oxydiert
wird. Die zweite Isolierschicht 12 wirkt hierbei als Oxydationsmaske, wenn das Silizium-Substrat einer
Dampfatmosphäre von 900 bis 110O0C ausgesetzt wird.
Die Bodenfläche soll hierbei mit einer anderen Maske abgedeckt sein. Die durch thermische Oxydation
entstandene Isolierschicht 19 aus Siliziumdioxyd wächst in der genannten Rille. Die Oberfläche der Isolierschicht
in 19 ist nahezu eben und liegt auf gleicher Höhe wie die
ursprüngliche Silizium-Oberfläche. Die Isolierschicht 19 besitzt eine Stärke von 1 bis 2 μΐη.
Die Isolierschichten 11 und 12 werden sodann
entfernt (Fig. 10), wobei nur die Isolierschicht 19
π zurückbleibt Damit sind eine Vielzahl von Bereichen
10A aus N-Typ-Silizium freigelegt, die von der gitterförmigen Isolierschicht 19 umgeben sind.
Die zweiten Sourcebereiche 2OA werden von der Oberseite der Bereiche 10Λ in Richtung auf die Kanäle
21 diffundiert (Fig. 11). Die Störstellen-Konzentration
der zweiten Sourcebereiche 2OA liegt zwischen 1016 und 1018 Atome/cm3, vorzugsweise 1017 Atome/cm3. Vorzugsweise
reichen die unteren Enden der zweiten Sourcebereiche 2OA als Zungen in die Kanäle 21.
Aufgrund dieser Anordnung der z-weiten Sourcebereiche
20/4 ist die Kanallänge sehr kurz und ergibt eine gute Triodencharakteristik. Die unteren Enden der
zweiten Sourcebereiche 20/4 liegen vorzugsweise sehr nahe am Gatebereich 16. Eine N~-Grenzschicht
3(i zwischen dem N--Kanal 21 und dem zweiten
Sourcebereich 20/4 endet an der Rillenoberfläche und liegt der Isolierschicht 19 gegenüber.
Die zweiten Sourcebereiche 2OA müssen nicht unbedingt durch Diffusion erzeugt werden, sondern
können auch durch Ionen-Implantation hergestellt werden.
Fig. 12 zeigt einen zweiten Diffusionsschritt zur Bildung der ersten Sourcebereiche 20ß auf den
Bereichen 10/4. Die Isolierschicht 19 wirkt auch bei diesem Diffusionsprozeß als Diffusionsmaske. Die
ersten Sourcebereiche 205 besitzen eine höhere Störstellenkonzentration als die zweiten Sourcebereiche
20/4, beispielsweise höher als 5 ■ 1019 Atome/cm3.
Die N-N+-Grenzschicht zwischen dem zweiten Sourcebereich 20/4 und dem ersten Sourcebereich 20ß liegt der
Isolierschicht 19 gegenüber. Die Tiefe der ersten Sourcebereiche 20ß ist so gewählt, daß diese Bereiche
kurz vor dem Boden der Fenster der Isolierschicht 19 enden.
Wie Fig. 13 zeigt, wird auf zwei Oberflächen der
Anordnung ein leitendes Material, wie Aluminium, aufgebracht. Durch selektives Ätzen des Aluminiums
werden drei Elektroden gebildet, nämlich eine Sourceelektrode 22, eine Gateelektrode 23 und eine Drainelektrode
24. Die Sourceelektrode 22 überdeckt und berührt alle ersten Sourcebereiche 2OB und zugleich die
Isolierschicht 19.
Statt der als Bodenelektrode vorgesehenen Drainelektrode 24 kann auch am Umfang ein hochdotierter
Bereich als Drainelektrode vorgesehen werden.
Wenngleich vorstehend ein N-Kanal-FET beschrieben wurde, so versteht es sich doch, daß die Erfindung in
gleicher Weise auch auf P-Kanal-FET anwendbar ist.
Hierzu 3 Blatt Zeichnungen
Claims (3)
1. Sperrschicht-Feldeffekttransistor mit einem den Drainbereich bildenden Halbleitersubstrat des einen
Leitfähigkeitstyps und mit niedriger Störstellenkonzentration, einem gitterförmigen Gatebereich des
entgegengesetzten Leitfähigkeitstyps in der Oberseite des Substrats, dessen Gitterfenster mit dem
Substrat gefüllt sind, einer deckungsgleichen gitterförmigen Isolierschicht auf dem Gatebereich, deren
Gitterfenster kleiner als die des Gatebereichs sind, einem ersten Sourcebereich des einen Leitfähigkeitstyps
mit hoher Störstellenkonzentration, der innerhalb der Gitterfenster der Isolierschicht angeordnet
ist und bis etwa zum Boden der Gitterfenster der Isolierschicht nach unten reicht,
dadurch gekennzeichnet, daß zwischen dem ersten Sourcebereich (20B) und dem Drainbereich
(10) ein zweiter Sourcebereich (20A) ausgebildet ist, dessen Störstellenkonzentration zwischen
derjenigen des Drainbereichs (10) und derjenigen des ersten Sourcebereichs (20B) liegt
2. Sperrschicht-Feldeffekttransistor nach Anspruch 1, gekennzeichnet durch einen Drainbereich
aus N-Typ Silizium mit einer Störstellen-Dotierung von 10'f bis 1015 Atome/cm3, einen ersten Sourcebereich
(20B) aus N-Typ Silizium mit einer Störstellen-Dotierung von mehr als 5- 1019 Atome/cm3 und
einen zweiten Sourcebereich (2OA) aus N-Typ Silizium mit einer Störstellen-Dotierung von 1016 bis
1018 Atome/cm3.
3. Sperrschicht-Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß der zweite
Sourcebereich (2OA) in die Kanäle (21) des gitterförmigen Gatebereiches (16) hineinreicht.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19752503800 DE2503800C2 (de) | 1975-01-30 | 1975-01-30 | Sperrschicht-Feldeffekttransistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19752503800 DE2503800C2 (de) | 1975-01-30 | 1975-01-30 | Sperrschicht-Feldeffekttransistor |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2503800A1 DE2503800A1 (de) | 1976-08-05 |
DE2503800C2 true DE2503800C2 (de) | 1984-02-16 |
Family
ID=5937690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19752503800 Expired DE2503800C2 (de) | 1975-01-30 | 1975-01-30 | Sperrschicht-Feldeffekttransistor |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2503800C2 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4364072A (en) * | 1978-03-17 | 1982-12-14 | Zaidan Hojin Handotai Kenkyu Shinkokai | Static induction type semiconductor device with multiple doped layers for potential modification |
FR2548453B1 (fr) * | 1983-06-30 | 1986-11-14 | Thomson Csf | Procede de fabrication d'un transistor a effet de champ a jonction vertical haute frequence |
DE4437016C1 (de) * | 1994-10-17 | 1996-01-18 | Forschungszentrum Juelich Gmbh | Permeable Base Transistor und Verfahren zu seiner Herstellung |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA975872A (en) * | 1972-02-12 | 1975-10-07 | Sony Corporation | Variable resistance field effect transistor |
JPS49134282A (de) * | 1973-04-25 | 1974-12-24 |
-
1975
- 1975-01-30 DE DE19752503800 patent/DE2503800C2/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
DE2503800A1 (de) | 1976-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3121224C2 (de) | MOS-Transistor für hohe Betriebsspannungen | |
DE2753613C3 (de) | Isolierschicht-Feldeffekttransistor | |
DE1589810C3 (de) | Passiviertes Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE69403251T2 (de) | Halbleiterbauelement mit semi-isolierender Schicht für hohe Durchbruchspannungen | |
DE2814973A1 (de) | Halbleiterspeichervorrichtung und verfahren zu ihrer herstellung | |
DE2852621C3 (de) | Isolierschicht-Feldeffekttransistor mit einer Drif tstrecke zwischen Gate-Elektrode und Drain-Zone | |
DE4208537C2 (de) | MOS-FET-Struktur und Verfahren zu deren Herstellung | |
DE3229250A1 (de) | Halbleitervorrichtung mit isoliertem gate und verfahren zu ihrer herstellung | |
DE3103143A1 (de) | Halbleiterspeicher | |
DE3121223C2 (de) | MOS-Transistor für hohe Betriebsspannungen | |
DE2824419C2 (de) | Feldeffekttransistor und Verfahren zu dessen Herstellung | |
DE2636369C2 (de) | Feldeffekttransistor mit isolierter Gate-Elektrode | |
DE1948921A1 (de) | Halbleiterbauelement,insbesondere monolithischer integrierter Schaltkreis und Verfahren zu seiner Herstellung | |
DE2704647A1 (de) | Widerstand mit gesteuert einstellbarer groesse | |
DE1639372B2 (de) | Isolierschicht Feldeffekttransistor | |
DE2453279C3 (de) | Halbleiteranordnung | |
DE2238278A1 (de) | Feldeffekt-halbleiteranordnung | |
DE2833068A1 (de) | Integrierte halbleitervorrichtung | |
DE3688711T2 (de) | Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung. | |
DE3124283A1 (de) | Halbleiteranordnung und verfahren zu dessen herstellung | |
DE1539090B1 (de) | Integrierte Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE3030862A1 (de) | Halbleitervorrichtung mit einer mehrschichtigen isolationsstruktur | |
DE1564059A1 (de) | Fieldistor aus Metalloxyd-Halbleitermaterial | |
DE2503800C2 (de) | Sperrschicht-Feldeffekttransistor | |
DE2703871A1 (de) | Halbleiterspeicher |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8125 | Change of the main classification |
Ipc: H01L 29/80 |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition |