DE2233597C3

DE2233597C3 - Schaltungsanordnung zur Fehlerkorrektur für die Datenübertragung

Info

Publication number: DE2233597C3
Application number: DE2233597A
Authority: DE
Inventors: Michel Meudon-La-Foret Lambourg
Original assignee: Compagnie Industrielle de Telecommunication CIT Alcatel SA
Current assignee: Alcatel CIT SA
Priority date: 1971-07-08
Filing date: 1972-07-07
Publication date: 1981-04-30
Also published as: DE2233597A1; NL7209471A; LU65633A1; NL165898C; FR2144614B1; US3796991A; BE785572A; GB1394561A; IT962499B; NL165898B; DE2233597B2; FR2144614A1

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Korrektur einer fehlerhaft empfangenen Folge von Redundanzanzeigebits in einer Datenübertragung, welche in einen Pulskodemodulationsrahmen mit einer höheren Abtastfrequenz als der Telegrafiegeschwindigkeit der Übertragung der Daten integriert ist und deshalb Redundanzbits aufweist, wobei am Eingang das Pulskodemodulationssignal und der Takt der Redundanzanzeigen empfangen wird und die Korrektur verbotene Folgen (00 und 111) des Redundanzanzeigebits erkennt. Die Erfindung ist insbesondere auf die Datenübertragung über eine Telefonleitung mittels Pulskodemodulation (MIC) anwendbar, deren Abtastfolge schneller ist als die Telegrafiegeschwindigkeit (Anzahl der Bits pro Sekunde). In diesem Fall muß man in einem MIC-Rahmen erstens Informationsbits übertragen, zweitens Verdopplungsbits, sogenannte Redun- bo danzbits, und drittens zusätzliche Bits, welche als Redundanzanzeige bezeichnet werden, die es nämlich ermöglichen zu erkennen, ob ein bestimmtes Bit ein Informationsbit oder ein Redundanzbit ist. Die Wertfolge der Redundanzanzeigebits folgt einem vorgegebenen Gesetz,"wobei die Erfindung die Einrichtung schafft, um eine Korrektur auszuführen, wenn dieses Gesetz nicht erfüllt ist. Die Datenübertragung auf einer Telefonleitung erfolgt mit einer Telegrafiegeschwindigkeit, welche unter den normalen Telegrafiegeschwindigkeiten auswählbar ist, beispielsweise mit einer der folgenden Geschwindigkeiten: 1200-2400-4800 —S600 Bits pro Sekunde.

Die Abtastfolgen der MIC-Rahmen sind im Betrieb für die Datenübertragung auf Telefonleitungen Vielfache von 500 Hz. Um bei der Übertragung von Daten in einem MIC-Rahmen keine Informationen zu verlieren, ist es erforderlich, eine höhere Rahmenfolge zu verwenden, und zwar in einem festen Verhältnis. Dies führt für die oben genannten Telegrafiegeschwindigkeiten Vzu den folgenden Abtastfolgen:

F	Hz	Tür	V	b/s	Verhältnis FIV
1500	Hz	für	1200	b/s	5/4
3 000	Hz	Tür	2 400	b/s	5/4
6 000	H?	für	4 800	b/s	5/4
12 000		9 600	5/4

Diese zusätzliche Geschwindigkeit der Frequenz M/CFüber die Telegrafiegeschwindigkeit Vführt durch ein Aussetzen dazu, desselbe Informationsbit der Daten zweimal hintereinander abzutasten. In diesem Fall entspricht das zweite Bit MIC demselben Datenbit und wird als Redundanzbit bezeichnet.

Unter diesen Umständen ist es erforderlich, eine zusätzliche Information auf die Leitung zu schicken, welche es ermöglicht, zu erkennen, ob ein empfangenes Bit ein Informationsbit oder ein Redundanzbit ist. Dies geschieht bekanntlich dadurch, daß in festgelegter Folge systematisch sogenannte Redundanzanzeigebits zwischengefügt werden und zwar mit folgender Vereinbarung: wenn das empfangene Redundanzanzeigebit (IB) gleich 1 ist, ist das vorhergehende Bit ein Redundanzbit (BB); wenn das Redundanzanzeigebit gleich 0 ist, ist das vorhergehende Bit ein Informationsbit.

Die weitere Beschreibung erfolgt im Rahmen einer Datenübertragung mit einer festgelegten Telegrafiegeschwindigkeit, beispielsweise mit 4800 b/s: Es ist zu bemerken, daß die gezogenen Schlußfolgerungen sich auf beliebige Telegrafiegeschwindigkeiten beziehen können, und zwar mit einer entsprechend angepaßten MIC-Frequenz.

Aus der obigen Tabelle ist ersichtlich, daß im Prinzip ein Verhältnis von 5/4 zwischen der MIC-Frequenz (6000 Hz) und der Telegrafiegeschwindigkeit (4800 b/s) vorhanden ist. Es ist erforderlich, den Platz ebenso für Redundanzanzeigen zur Verfügung zu stellen. Einfache arithmetische Beziehungen führen dazu, auf vier Schritte eine Redundanzanzeige einzuführen. Unter diesen Umständen geht die MIC-Frequenz von 6000 Hz auf 8000 Hz ( = 6000 χ 4/3).

Die den verschiedenen Telegrafiegeschwindigkeiten zugeordneten MIC-Frequenzen haben somit folgende reelle Werte:

2 000 Hz für 1 200 b/s

4 000 Hz für 2 400 b/s

8 000 Hz für 4 800 b/s

16 000Hz für 9 600 b/s

Es ist leicht zu zeigen, daß unter diesen idealen Bedingungen (mit dem MIC-Takt synchronisierter Datentakt, keine Verzerrung, kein Übertragungsfehler) der Fluß der Redundanzanzeigen periodisch ist (mit einer Periode Von 01011).

Wenn die Synchronisation nicht gewährleistet ist und wenn Verzerrungsphänomene auftreten, wird diese Periode verfälscht, und dies führt dann dazu, daß sich unter den unten angegebenen Verzerrungsgrenzen folgende Ergebnisse ergeben:

1. Die Werte 0 (keine Redundanz) sind stets isoliert, es treten niemals zwei oder mehr hintereinander auf;

2. Die Werte 1 (Redundanz) treten höchstens zweimal hintereinander auf, niemals jedoch treten drei oder mehr Werte auf.

Daraus ergibt sich, daß jegliche Verletzung von einem dieser Kriterien einen Übertragungsfehler bedeutet und, in umgekehrter Weise, daß jeder Übertragungsfehler die Verletzung von einem dieser Kriterien hervorruft

Aufgabe der Erfindung ist es, eine Schaltungsanordnung der eingangs genannten Art so auszubilden, daß sie auf einfache und sichere Weise fehlerhafte Redundanzanzeigebits erkennt und soweit möglich korrigiert. Diese Aufgabe wird durch die in Anspruch 1 definierte Schaltungsanordnung gelöst.

Die Rolle der Korrektureinrichtung besteht in einem derartigen Falle darin, die erforderliche Umkehrung des Wertes durchzuführen. Durch eine eingehende Analyse der verschiedenen Möglichkeiten läßt sich zeigen, daß in bestimmten Fällen die fehlerhafte Redundanzanzeige augenblicklich korrigiert wird und daß in anderen Fällen die Korrektur mit einer Zeitverzögerung erfolgt.

Die Korrektur der Redundanzanzeige gemäß der Erfindung basiert auf dem folgenden Postulat:

Es gibt niemals zwei aufeinanderfolgende falsche Redundanzanzeigen. Es läßt sich zeigen, daß mit praktischen Werten der oben angegebenen Parameter dies mit einer Wahrscheinlichkeit von 10-'° etwa zutrifft.

Andererseits ist es verboten, Kettenkorrekturen durchzuführen, deren Ergebnis zu einer Fehlerausbreitung führen würde: Wenn eine Korrektur durchgeführt ist, werden zumindest zwei Taktzeiten abgewartet, bevor eine Entscheidung darüber getroffen wird, ob eventuell eine erneute Korrektur erforderlich ist.

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigt

F i g. 1 drei grafische Darstellungen, welche die Zwischenschaltung von Redundanzbits zwischen bestimmte Informationsbits darstellen,

F i g. 2 den Korrekturvorgang in verschiedenen Fehlerfällen,

F i g. 3 ein Organigramm der erfindungsgemäßen Schaltungsanordnung,

F i g. 4 ein synoptisches Schema der Schaltungsanordnung und

F i g. 5 ein logisches Schaltbild einer Ausführungsform der erfindungsgemäßen Schaltungsanordnung.

Die F i g. 1 zeigt drei Abtastdiagramme mit einer Zeitfolge bei einer Geschwindigkeit von 4800 b/s, und zwar für einen MIC-Rahmen mit 6000 Hz. Die Abtastimpulse MlC sind jeweils in Gruppen zu drei angeordnet. Es liegt ein* Redundanz vor, wenn zwei MIC-Impulse in dieselbe Datenzeit fallen. In diesem Falle ist die Bezugslinie in durchgezogener Linie angegeben. Jedes Diagramm enthält zwei Linien: Auf der oberen Linie sind die Abtastzeitpunkte aufgetragen, auf der unteren Linien sind die Daten aufgetragen.

Das Diagramm a) entspricht dem Fall mit geringer Verzerrung: Es ist erkennbar, wie sich die oben genannte Periode bildet: 01011,01011.

Das Diagramm b) enispricht einem ersten. Grenzverzerrungsfall des Datensignals, welcher eine Verlängerung von 20% der Periode bei 7 Perioden nach sich zieht: Es ist ersichtlich, daß in unmittelbarer Folge drei Redundanzbits eingeschaltet sind.

Das Diagramm c) entspricht einem zv/eiten Grenzverzerrungsfall des DatensignaJs, welcher eine Verkürzung des Datensignals um 20% der Periode bei 5 Perioden nach sich zieht: Es ist ersichtlich, daß sich eine Folge von zwei Nichtredundanzen bildet (NB).

Aus diesen zwei Beobachtungen läßt sich ableiten, daß dann, wenn dem Eingangssignal die Bedingung auferlegt wird, in sieben Perioden eine Verzerrung von weniger als 20% im Sinne einer Verlängerung und unterhalb von 20% bei fünf Perioden im Sinne einer Verkürzung aufzuweisen, in einer Folge von Redundanzanzeigen niemals drei aufeinanderfolgende Anzeigen auftreten, die gleich 1 sind, während niemals zwei aufeinanderfolgende Anzeigen auftreten, die gleich 0 sind.

Daraus läßt sich unmittelbar das Prinzip der Fehlerkorrektur ableiten: Jedesmal dann, wenn die Schaltungsanordnung zwei aufeinanderfolgende Redundanzanzeigebits erkennt, die gleich 0 sind, setzt sie die zweite auf 1; jedesmal dann, wenn die Schaltungsanordnung drei aufeinanderfolgende Anzeigen ermittelt, die gleich 1 sind, so setzt sie die dritte auf 0.

Darüber hinaus wartet dann, wenn eine Korrektur durchgeführt wurde, die Schaltungsanordnung wenigstens zwei neue Anzeigen ab, ehe eine erneute Korrektur durchgeführt wird.

Die F i g. 2 zeigt eine Folge von Redundanzanzeigebits, in welcher ais Beispiel neun Positionen angegeben sind, und es wird angenommen, daß ein Fehler (Umkehr eines Wertes) in jeder der neun Positionen vorliegt

Das Korrekturgesetz besteht darin, eine zweite 0 durch eine 1 zu ersetzen, welche auf eine erste 0 folgt und eine dritte 1 durch eine 0 zu ersetzen, welche auf eine zweimalige 1 folgt.

In den Fällen (1), (2), (4), (6), (8) und (9) erfolgt eine Korrektur des fehlerhaften Bits. In den übrigen Fällen wird die Korrektur durch eine Inkompatibilität ausgelöst, die auf einen vorhergehenden Fehler zurückzuführen ist. Die »Korrektur« erfolgt mit einer Verzögerungszeit, die korrigierte Folge ist nicht mit der vorgegebenen Folge identisch, sie läßt einen Fehler fortbestehen.

In den Fällen (3) und (7) würde dann, wenn eine Korrektur ausgeführt ist und keine Vorsichtsmaßnahme getroffen wäre, zwei Perioden abzuwarten, bevor eine Entscheidung gefällt wird, ob eventuell eine erneute Korrektur durchzuführen ist, ein Kettenkorrekturphänomen auftreten, dessen Folge eine Fehlerausbreitung wäre. Anstelle eines solchen willkürlichen Ergebnisses in der Übertragungsfolge läßt man Heber eine Inkompatibilität fortbestehen, nämlich zwoi Nullen im Fall (3), drei Einsen im Fall (7).

In den meisten Fällen wird also der Fehler gelöscht, es bleibt keine Spur bestehen.

Anhand des Falles (7) wird nun nachgewiesen, daß auch dann die »Korrektur« sinnvoll ist, wenn ein Fehler nicht ganz korrigiert werden kann.

his sei angenommen, daß das folgende Signal ausgesandt ist (es sei in Erinnerung gebracht, daß AB ein Redundanzbit bedeutet und daß IB eine Redundanzanzeige bedeutet):

.ill-

Signal MIC ausgesandt

Signal MIC ohne Fehler empfangen

Signal MIC mit Fehler empfangen

Signal MlC korrigiert empfangen

Daten gemäß (2)

Daten gemäß (3)

Daten gemäß (4)

Der Fehler liegt in Zeile (3) im Übergang des ersten IB von dem Wert 1 auf den Wert 0. Die verzögerte Korrektur besteht im Übergang des zweiten IB vom Wert Q auf den Wert! (Zeile 4).

Es ist ersichtlich, daß in den Daten gemäß Zeile (3) (nicht korrigierter Fehler) jenseits von a b alle Bits verschoben sind, d. h. falsch sind. In den Daten gemäß Zeile (4) liegt eine Störung vor. welche sich auf die Bits α b 1 IB c d e IB f g h ... (1)
α b BB 1 c d e 0 / g /; . .. (2)
α b I 0 c d eOfg Ii ... (3)

ab\0cde\/gh... (4)

abcdefgh... ab 1 c d c f g . . . ab 1 c d f g h . . .

Die Fig.3 ist ein Organigramm, welches eine zusammengefaßte Darstellung der Arbeitsweise der erfindungsgemäßen Schaltungsanordnung wiedergibt

Die Schaltungsanordnung besteht Lw. aus einem sequentiellen Schaltwerk, dessen Konfiguration als Funktion der auftretenden Redundanzanzeigebits zu verstehen ist. Dieses Schaltwerk hat vier Zustände, die untereinander durch die folgenden Bedingungen ver-

cc/eauswirkt, wonach die ordnungsgemäße Beziehung 20 knüpft sind, wie es im Organigramm der Fig.3

wieder hergestellt ist.

Übergang vom Zustand (a)
Übergang vom Zustand (tr)
Übergang vom Zustand (IS)
Übergang vom Zustand (ß)
Übergang vom Zustand (γ)
Übergang vom Zustand!)·)
Übergang vom Zustand!ö)
Übergang vom Zustand (ri)

in den Zustand
in den Zustand
in den Zustand
in den Zustand
in den Zustand
in den Zustand
in den Zustand
in den Zustand

0»)

(a)

(δ)

ia) dargestellt ist:

wenn IB = O
wenn IB = 1
wenn IB = O
wenn IB = 1
wenn IB = O
wenn IB = 1
wenn IB = O
wenn IB = 1

jedesmal dann, wenn ein Übergang in den Zustand (<x) stattfindet, erfolgt eine Korrektur der letzten Anzeige. Wenn das Schaltwerk von (ß) auf (λ) übergeht, geht das letzte Redundanzanzeigebit von 0 auf 1 über; wenn das Schaltwerk von (ö) auf (λ) übergeht, geht das letzte IB von 1 auf 0 über.

Andererseits zeigt die Untersuchung des Organigrarnms, daß nach der Durchführung einer Korrektur (Zustand [α]) wenigstens zwei Schritte abgewartet werden, ehe eine erneute Korrektur durchgeführt wird.

Die Fig.4 ist,ein synoptisches Schema der Schaltungsanordnung in symbolischer Form. Sie weist zwei Untergruppen auf, ein Schaltwerk 1, welches der Veränderung des Korrekturzustands folgt, wobei die auftretende Redundanzanzeige (IB) empfangen wird sowie der Takt der Redundanzanzeigen HB. Am Ausgang treten zwei Signale A und B auf, deren Kombination es gestattet, die vier Zustände festzulegen, welche als Grundlage des Organigramms der I- ig.3 dienen. Diese Signale werden einem logischen Glied 2 zugeführt, welches ebenfalls IB empfängt und welches die Korrektur durchführt. Es liefert als Ausgangssignal die korrigierte Redundanzanzeige IB'.

Die Signale A und B werden durch zwei Speicherelemente geliefert (Kippstufen), die dazu dienen, die vier Zustände zu speichern. Es lassen sich die folgenden Beziehungen aufstellen: t,o

Daraus läßt sich folgende Wahrheitstabelle ableiten:

Zeitpunkt N Zeitpunkt Λ' Zxitpunkt Λ' + 1 Zeilpunkt N

IB

A B Zu- AB Zustand IB'

stand
0 0 σ
0 0 a
0 1 β

0 1

1 1
1 1

ο γ ο ν

δ δ

0 1 β

1 0 )■

0 0 σ

1 0 )>

0 1 β

1 1 δ
0 1 β
0 0 α

1 +

ο++

Zustand α	0
Zustand./}	0
Zustand γ	1
Zustand δ	1

In dem mit + markierten Fall erfolgt eine Korrektur Ö -► i und in dem mit + ■+■ markierten Füll erfolgt eine Korrektur von 1 — 0 in Übereinstimmung mit dem Organigramm der F i g. 3.

Die F i g. 5 zeigt ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Schaltungsanordnung, welche dem Organigramm der Fig.3 und dem synoptischen Schema der F i g. 4 entspricht.

Sie weist am Eingang einen Inverter IO auf, welcher den Takt der Redundanzanzeigebits HB empfängt, und sie weist ein UND-NICHT-Glied 11 auf, welches das empfangene Binärsignal 5 und HB empfängt und IB liefert; sie weist weiterhin zwei Kippstufen 12 und 13 auf, welche auf der Klemme H das Signal HB und auf den Klemmen D Signale empfangen, deren Ursprung unten erläutert wird. Die Kippstufen liefern A und A bzw. B und B.

Ein Inverter 14 und sieben UND-NICHT-Glieder 15,

16,17,18,19 erzeugen ein Stellsignal für die Klemme D der Kippstufe 12 nach der Beziehung (TB)+A ■ B, sowie ein_Ste]jsignal für die Kippstufe 13 nach der Beziehung AB+(IB) (A+ B).
Ein UND-NICHT-Glied 22, welches HB, (A + B) und

(B+IB) empfängt, liefert IB'. Es bildet zusammen mit zwei UND-NICHT-Gliedern 20 und 21 den Block 2 aus F i g. 4. Genau betrachtet gehört das Glied 20 auch zum Schaltwerk 1, da sein Ausgang bei der Bildung der Stellsignale für die Kippstufe mitverwende, wird.

Hierzu 4 131 Li11 Zeichnungen

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Claims

Patentansprüche:

1. Schaltungsanordnung zur Korrektur einer fehlerhaft empfangenen Folge von Redundanzanzeigebits in einer Datenübertragung, welche in einen Pulskodemodulationsrahmen mit einer höheren Abtastfrequenz als der Telegrafiegeschwindigkeit der Übertragung der Daten integriert ist und deshalb Redundanzbits aufweist, wobei am Eingang das Pulskodemodulationssignal und der Takt der Redundanzanzeigen empfangen wird und die Korrektur verbotene Folgen (00 und 111) des Redundanzanzeigebits erkennt, dadurch gekennzeichnet, daß ein logisches Schaltwerk (1) mit vier möglichen Zuständen (α, β, γ, ö) vorgesehen ist, gemäß den Werten der aufeinanderfolgenden Redundanzanzeigebits (IB), daß ein Übergang von einem zweiten Zustand (ß) in einen ersten Zustand (α) beim Auftreten der verbotenen Folge (00) erfolgt, daß ein Übergang von einem dritten Zustand (ό) in den ersten Zustand (α) beim Auftreten der verbotenen Folge (111) erfolgt, und daß anläßlich dieser beiden Übergänge das gerade empfangene Redundanzanzeigebit invertiert v/ird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zwei Kippstufen (12, 13) vorgesehen sind, welche je Eingangsklemmen //und D aufweisen, welche weiterhin Ausgänge A und A bzw. Bund B haben, wejche weiterhin jeweils an der Klemme H ein Signal HB empfangen, das von dem Takt der Redundanzanzeigebits kommt, und auf deren Klemmen D jeweils zweilogischejkellsignale empfangen werden, die aus A, Ä, Bund Bentwickelt werden, von denen das eine (TB)+AB und das andere AB + (IB)(A + B) ist, wobei IB das Redundanzanzeigebit bezeichnet, welches aus dem Eingangssignal S durch ein UND-Glied (11) mit Hilfe des Taktsignals HB abgezweigt worden ist.

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