DE3544820C2

DE3544820C2 -

Info

Publication number: DE3544820C2
Application number: DE3544820A
Authority: DE
Inventors: Hideo Tokio/Tokyo Jp Takahashi
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-12-18
Filing date: 1985-12-18
Publication date: 1987-09-17
Also published as: DE3544820A1; GB8531120D0; GB2169116A; GB2169116B; JP2687325B2; US4656649A; JPS61144121A

Description

Die Erfindung betrifft eine Taktfrequenzteilerschaltung zur Erzeugung eines Signals einer bestimmten Frequenz in Abhängigkeit von Eingangstaktimpulsen mit wahlweise einer ersten oder zweiten vorgegebenen Frequenz.

Codec-Schaltungen (Coder-Decoderschaltungen) eines PCM- Datenkommunikationssystems verwenden eingebaute Filter mit einem Bandpaßfilter und einem Anti-Alias-Filter, das so ausgelegt ist, daß es die Schleifenverzerrung in einer dem Analogeingang der Codierschaltung nachgeschalteten Stufe eliminiert. Jedes solche Anti-Alias-Filter und Bandpaßfilter ist typischerweise in Form eines Filters mit Kapazitätsumschaltung vorgesehen und muß somit mit einer Taktfrequenz von 1,024 MHz angetrieben werden. Diese Taktfrequenz wird erzeugt mit Hilfe eines Frequenzteilers, der so ausgelegt ist, daß er Eingangstaktimpulse empfängt, deren Frequenz eine ausgewählte Frequenz aus einer Anzahl von Normtaktfrequenzen ist, und diese mit einem Faktor multipliziert, der der jeweilig vorliegenden Eingangstaktfrequenz angepaßt ist. Wenn die T-1 Taktfrequenz für PCM-Übertragung von 1,536 MHz oder 1,544 MHz als Eingangstaktfrequenz verwendet werden soll, multipliziert der Frequenzteiler die Eingangsfrequenz von 1,536 MHz oder 1,544 MHz mit dem Faktor 2/3, um die gewünschte Taktfrequenz von 1,024 MHz zu erhalten. Wenn andererseits der Frequenzteiler eine Eingangstaktfrequenz von 2,048 MHz entsprechend der von CCITT empfohlenen Norm für die PCM-Übertragung empfängt, dann multipliziert der Frequenzteiler die Eingangstaktfrequenz mit dem Faktor 1/2 zum Erzeugen der Taktfrequenz von 1,024 MHz für das Filter mit Kapazitätsumschaltung.

Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte Taktfrequenzteilerschaltung zu schaffen, die von einfacher Konstruktion ist und mit einer möglichst kleinen Anzahl von Schaltelementen auskommt, die einen deutlich geringere Fläche auf einem LSI-Halbleiterchip einnimmt.

Die Lösung der Aufgabe ist im Anspruch 1 angegeben. Die Unteransprüche beziehen sich auf weitere vorteilhafte Ausgestaltungen der Erfindung.

Ausführungsformen der Erfindung werden anhand der Zeichnungen näher erläutert. Es zeigt:

Fig. 1 das Blockschaltbild eines Taktfrequenzteilers gemäß einer Ausführungsform der Erfindung;

Fig. 2 das Blockschaltbild einer Ausführungsform einer Flip-Flop-Schaltung für den Taktfrequenzteiler nach Fig. 1;

Fig. 3 das Blockschaltbild einer anderen Ausführungsform einer Flip-Flop-Schaltung für den Taktfrequenzteiler nach Fig. 1;

Fig. 4 ein Zeitdiagramm mit Beispielen von Taktsignalen, die bei dem Taktfrequenzteiler nach Fig. 1, 2 und 3 bei einer ersten Betriebsweise mit einer Eingangstaktfrequenz von 2,048 MHz auftreten;

Fig. 5 ein ähnliches Zeitdiagramm mit Taktsignalen, die bei einer zweiten Betriebsweise mit einer Eingangstaktfrequenz von 1,536 MHz auftreten;

Fig. 6 ein ähnliches Zeitdiagramm wie Fig. 4 mit Beispielen von Taktsignalen, die bei einer dritten Betriebsweise mit einer Eingangstaktfrequenz von 1,544 MHz auftreten.

Gemäß Fig. 1 besteht der dargestellte Taktfrequenzteiler aus einer Taktsteuerschaltung 10, einer Frequenzteilerschaltung 12 und einer Frequenzwählschaltung 14. Die Taktsteuerschaltung 10 hat einen Takteingangsanschluß CK und umfaßt einen ersten logischen Inverter 16, ein erstes logisches NAND-Glied 18, ein zweites logisches NAND-Glied 20 und einen zweiten logischen Inverter 22. Der erste Inverter 16 ist mit seinem Eingang an den Takteingangsanschluß CK und mit seinem Ausgang an einen Eingang des zweiten NAND-Gliedes 20 angeschlossen. Am Takteingangsanschluß CK der Taktsteuerschaltung 10 erscheint ein Taktimpulszug mit einer vorgegebenen Taktfrequenz, wobei drei verschiedene genormte Taktfrequenzen für diese Taktimpulse verfügbar sind. Diese genormten Taktfrequenzen sind die Frequenz 2,048 MHz entsprechend der von der CCITT empfohlenen Norm sowie die Frequenzen 1,536 MHz und 1,544 MHz entsprechend den T-1 Taktfrequenznormen für pulscodemodulierte Trägerübertragung.

Das erste NAND-Glied 18 der Taktsteuerschaltung 10 ist mit seinem einen Eingang an eine Quelle für ein Binärsignal angeschlossen, welches als ein erstes Frequenzwellsignal S₁ in der Taktfrequenzteilerschaltung dient. Der andere Eingang des zweiten NAND-Gliedes 20 ist mit einer Quelle für ein Bildeinstellsignal oder Sampling-Signal verbunden, welches als Synchronisiersignal S _FS in der Frequenzteilerschaltung dient. Der Ausgang des ersten NAND-Gliedes 18 ist mit dem anderen Eingang des zweiten NAND-Gliedes 20 verbunden. Der Ausgang des zweiten NAND-Gliedes 20 ist, wie dargestellt, mit der Frequenzteilerschaltung 12 einerseits direkt und andererseits über den zweiten Inverter 22 verbunden. Wenn ein logisches Signal "0" als erstes Frequenzwählsignal S₁ an einem Eingang des ersten NAND-Gliedes 18 anliegt, erscheint am Ausgang des ersten NAND-Gliedes 18 das logische Signal "1" unabhängig von dem am anderen Eingang des NAND-Gliedes 18 anliegenden Synchronisiersignals S _FS. Unter dieser Bedingung erscheinen logische Signale "1" und "0" am Ausgang des zweiten NAND-Gliedes 20, wenn Impulse mit dem logischen Wert "1" am Eingang des ersten Inverters 16 vorhanden sind bzw. nicht vorhanden sind. Somit werden Pulse Φ, die zu den Eingangstaktimpulsen komplementär sind, vom Inverter 22 der Frequenzteilerschatung 12 zugeführt, und gleichzeitig werden nicht-invertierte Steuerimpulse direkt von dem zweiten NAND-Glied 20 der Frequenzteilerschaltung 12 zugeführt. Somit hat die Frequenzteilerschaltung 12 eine erste Steuerimpulsleitung 24 für die nicht-invertierten Steuerimpulse , die mit dem Ausgang des zweiten NAND- Gliedes 20 verbunden ist, und eine zweite Steuerimpulsleitung 26 für die invertierten Steuerimpulse Φ, die mit dem Ausgang des zweiten Inverters 22 verbunden ist. Die nicht-invertierten Steuerimpulse und die invertierten Steuerimpulse erscheinen auf dieser ersten bzw. zweiten Steuerimpulsleitung 24 bzw. 26 bei Vorhandensein eines logischen Signals "1" als Frequenzwählsignal S₁ an einem Eingang des NAND-Gliedes 18, wenn ein logisches Signal "0" als Synchronisiersignal S _FS am anderen Eingang des NAND- Gliedes 18 vorhanden ist. Wenn die Signale an beiden Eingängen des ersten NAND-Gliedes 18 den logischen Wert "1" haben, dann erscheinen die logischen Signale "1" bzw. "0" auf der ersten bzw. zweiten Steuerimpulsleitung 24 und 26 der Frequenzteilerschaltung 12 unabhängig von den der Taktsteuerschaltung 10 zugeführten Taktimpulsen. Das Synchronisiersignal S _FS, das von dem Bildeinstell- oder Sampling-Signal für die PCM-Übertragung geliefert wird, hat eine vorgegebene Frequenz von 8 KHz sowohl im T-1 System als auch in dem von CCITT empfohlenen System und eine Impulsbreite, die gleich dem Pulszyklus der am Taktimpulseingang CK zugeführten Taktsignale ist, wie man aus den Fig. 4, 5 und 6 erkennt.

Die Frequenzteilerschaltung 12 umfaßt eine Serienanordnung einer ersten und zweiten Flip-Flop-Schaltung 28 und 30, von denen jede beispielsweise vom statisch D-verriegelten Master-Slave-Typ mit CMOS-Gates sein kann. Die erste Flip-Flop-Schaltung 28 besteht aus einem Master-Flip-Flop 28 a und einem Slave-Flip-Flop 28 b und hat einen Eingangsanschluß D₁, einen invertierten und einen nicht-invertierten Ausgang Q₁ und ₁ und einen Selbstanschluß S, wie in Fig. 2 gezeigt. Entsprechend besteht die zweite Flip-Flop- Schaltung 30 aus einem Master-Flip-Flop 30 a und einem Slave-Flip-Flop 30 b und hat einen Eingangsanschluß D₂, einen invertierten und einen nicht-invertierten Ausgang Q₂ und ₂ sowie einen Rücksetzanschluß R, wie in Fig. 3 dargestellt.

Das Master-Flip-Flop 28 a der ersten Flip-Flop-Schaltung 28 umfaßt ein Übertragungsgate 32, ein logisches NAND-Glied 34, einen logischen Inverter 36 und ein Übertragungsgate 38, wobei jedes der Gates 32 und 38 in CMOS-Technik ausgebildet sein kann (complementary metal oxide semiconductor). Das p-Kanal-Gate des Übertragungsgliedes 32 ist mit der Steuerimpulsleitung 24 für die nicht-invertierten Steuerimpulse verbunden, während sein n-Kanal-Gate mit der Steuerimpulsleitung 26 für die invertierten Steuerimpulse Φ verbunden ist. Ferner sind die Drain-Anschlüsse des Übertragungsgliedes 32 zwischen den Eingangsanschluß D₁ und einen Eingang des NAND-Gliedes 34 geschaltet. Der andere Eingang des NAND-Gliedes 34 ist mit dem Setzeingang S der Flip-Flop-Schaltung 28 verbunden. Der Ausgang des NAND-Gliedes 34 ist, wie dargestellt, mit dem invertierten Ausgang ₁ der Flip-Flop-Schaltung 28 und ferner über den Inverter 36 und das Übertragungsglied 38 mit dem erwähnten Eingang des NAND-Gliedes 34 verbunden. Das p-Kanal-Gate des Übertragungsgliedes 38 ist mit der zweiten Impulssteuerleitung 26 für die invertierten Steuerimpulse Φ verbunden, während sein n-Kanal-Gate mit der ersten Steuerimpulsleitung 24 für die nicht-invertierten Steuerimpulse verbunden ist. Andererseits umfaßt das Slave-Flip-Flop 28 b der ersten Flip-Flop-Schaltung 28 ein Übertragungsgate 40, logische Inverter 42 und 44 und ein Übertragungsgate 46, wobei jedes der Gates 40 und 46 in CMOS-Technik ausgebildet sein kann. Das Gate 40 ist mit seinem p-Kanal-Gate mit der zweiten Impulssteuerleitung 26 für die invertierten Steuerimpulse Φ und mit seinem n-Kanal-Gate mit der ersten Steuerimpulsleitung 24 für die nicht-invertierten Steuerimpulse verbunden. Ferner sind die Drain-Anschlüsse des Übertragungsgates 40 an den Ausgang des NAND-Gliedes 34 des Master-Flip-Flop 28 a bzw. über den Inverter 42 mit dem nicht-invertierenden Ausgang Q₁ der Flip-Flop-Schaltung 28 verbunden. Der auf diese Weise zwischen das Gate 40 und den nicht-invertierenden Ausgang Q₁ geschaltete Inverter 42 ist ferner über den Inverter 44 und das Gate 46 mit dem Eingang des Inverters 42, wie dargestellt, verbunden. Das p-Kanal-Gate des Übertragungsgates 46 ist mit der ersten Steuerimpulsleitung 24 für die nicht-invertierten Steuerimpulse verbunden, während sein n-Kanal-Gate mit der zweiten Steuerimpulsleitung 26 für die invertierten Steuerimpulse Φ verbunden ist.

Die zweite Flip-Flop-Schaltung 30 ist im wesentlichen von gleicher Konstruktion wie die erste Flip-Flop-Schaltung 28. Wie in Fig. 3 gezeigt, umfaßt ihr Master-Flip-Flop 30 a ein Übertragungsgate 32′, ein logisches NOR- Glied 34′, einen logischen Inverter 36′ und ein Übertragungsgate 38′. Die Drain-Anschlüsse des Gates 32′ sind zwischen den Eingang D₂ und einen Eingang des NOR-Gliedes 34′ geschaltet, dessen anderer Eingang mit dem Rücksetzanschluß R der Flip-Flop-Schaltung 30 verbunden ist. Das NOR-Glied 34′ ist mit seinem Ausgang mit dem invertierten Ausgang ₂ der Flip-Flop-Schaltung 30 sowie ferner über den Inverter 36′ und das Gate 38′ mit dem bereits erwähnten Eingang des NOR-Gliedes 34′, wie dargestellt, verbunden. Andererseits umfaßt das Slave-Flip-Flop 30 b der Flip-Flop-Schaltung 30 ein Übertragungsgate 40′, logische Inverter 42′ und 44′ und ein Übertragungsgate 46′. Die Drain-Anschlüsse des Gates 40′ sind mit dem Ausgang des NOR-Gliedes 34′ des Master-Flip-Flops 30 a und über den Inverter 42′ mit dem nicht-invertierten Ausgang Q₂ der Flip-Flop-Schaltung 30 verbunden. Der auf diese Weise zwischen das Gate 40′ und den nicht-invertierten Ausgang Q₂ geschaltete Inverter 42′ ist ferner über den Inverter 44′ und das Gate 46′ mit dem Eingang des Inverter 42′ verbunden.

Der nicht-invertierte Ausgang Q₂ der so ausgebildeten Flip-Flop-Schaltung 30 ist, wie in Fig. 1 gezeigt, an den Eingang D₁ des ersten Flip-Flops 28 zurückgekoppelt. Ferner ist, wie bei der ersten Flip-Flop-Schaltung 28, das p-Kanal-Gate jedes der Übertragungsgates 32′ und 46′ mit der ersten Steuerimpulsleitung 24 für die nicht-invertierten Steuerimpulse verbunden, während ihr n-Kanal-Gate mit der zweiten Steuerimpulsleitung 26 für die invertierten Steuerimpulse verbunden ist. Ebenso ist das p-Kanal-Gate jedes der Übertragungsgates 38′ und 40′ mit der Steuerimpulsleitung 26 für die invertierten Steuerimpulse Φ verbunden, während ihr n-Kanal-Gate jeweils mit der Steuerimpulsleitung 24 für die nicht-invertierten Steuerimpulse verbunden ist. Jedes der Übertragungsgates 32′, 38′, 40′ und 46′ kann ebenfalls z. B. in CMOS-Technik ausgebildet sein.

Wie ferner in Fig. 1 gezeigt, sind die erste und zweite Flip-Flop-Schaltung 28 und 30 miteinander über die Kombination eines logischen ODER-Gliedes 48 und eines logischen NAND-Gliedes 50 verbunden. Das ODER-Glied 48 ist mit einem seiner Eingänge an den nicht-invertierten Ausgang Q₁ der ersten Flip-Flop-Schaltung 28 angeschlossen. Der andere Eingang des ODER-Gliedes 48 ist über einen logischen Inverter 52 mit einer Quelle eines Binärsignals verbunden, welches als zweites Frequenzwählsignal S₂ in der erfindungsgemäßen Frequenzteilerschaltung dient. Das ODER-Glied 48 ist mit seinem Ausgang an einen Eingang des NAND-Gliedes 50 angeschlossen, dessen anderer Eingang mit dem nicht-invertierten Ausgang Q₂ der zweiten Flip-Flop-Schaltung 30, wie dargestellt, verbunden ist. Die beiden Flip-Flop-Schaltungen 28 und 30 sind jeweils mit einer Quelle für ein Setz-/ Rücksetz-Signal S _SR verbunden, welches den Setzeingang S der ersten Flip-Flop-Schaltung 28 über einen logischen Inverter 54 und dem Rücksetzeingang R der zweiten Flip- Flop-Schaltung 30 direkt zugeführt wird. Das Setz-/Rücksetz- Signal S _SR ist so geformt, daß es gleichzeitig mit dem Synchronisiersignal S _FS auftritt und eine Pulsbreite hat, die die Hälfte der Pulsbreite des Synchronisiersignals S _FS beträgt. Wenn das zweite Frequenzwählsignal S₂ den logischen Zustand "0" hat, arbeitet die Frequenzteilerschaltung 12 so, daß sie an dem nicht-invertierten, bzw. invertierten Ausgang Q₂, bzw. ₂ der zweiten Flip-Flop- Schaltung 30 zueinander komplementäre Impulssignale erzeugt, von denen jedes die halbe Frequenz der am Takteingangsanschluß CK zugeführten Taktimpulse hat, wie noch näher erläutert wird. Wenn dagegen das zweite Frequenzwählsignal S₂ den logischen Zustand "1" hat, werden an dem nicht-invertierten, bzw. invertierten Ausgang Q₂, bzw. ₂ der zweiten Flip-Flop-Schaltung 30 Pulse mit einer Frequenz erzeugt, die gleich einem Drittel der Frequenz der zugeführten Taktimpulse ist. Somit hängt das Bruchverhältnis, mit welchem die zugeführte Taktimpulsfrequenz in der Frequenzteilerschaltung 12 multipliziert wird, von dem logischen Zustand des zweiten Frequenzwählsignals S₂ ab.

Die Frequenzwählschaltung 14 umfaßt, wie in Fig. 1 dargestellt, sechs NAND-Glieder 56 bis 66. Ein Eingang des ersten NAND-Gliedes 56 ist mit dem invertierten Ausgang ₁ der ersten Flip-Flop-Schaltung 28 verbunden, während sein anderer Eingang mit dem nicht-invertierten Ausgang Q₂ der zweiten Flip-Flop-Schaltung 30 verbunden ist. Die Eingänge des zweiten NAND-Gliedes 58 sind mit dem invertierten, bzw. dem nicht-invertierten Ausgang Q₂ bzw. ₂ der zweiten Flip-Flop-Schaltung 30 verbunden. Die Eingänge des dritten NAND-Gliedes 60 sind mit den Ausgängen des ersten, bzw. des zweiten NAND-Gliedes 56 und 58 verbunden. Ein Eingang des vierten NAND-Gliedes 62 ist mit dem Ausgang dieses dritten NAND-Gliedes 60 verbunden. Der andere Eingang des NAND-Gliedes 62 ist mit der Quelle für das zweite Frequenzwählsignal S₂ unter Umgehung des Inverters 52 verbunden. Das fünfte NAND-Glied 64 ist mit einem seiner Eingänge mit dem nicht-invertierten Ausgang Q₂ der zweiten Flip-Flop- Schaltung 30 verbunden, während sein anderer Eingang 64 mit der Quelle für das zweite Frequenzwählsignal S₂ über den Inverter 52 verbunden ist. Die Eingänge des sechsten NAND-Gliedes 66 sind mit den Ausgängen des vierten und fünften NAND-Gliedes 62 bzw. 64 verbunden, die so ausgebildete Frequenzwählschaltung 14 hat einen Taktausgangsanschluß CK′, der mit dem Ausgang des sechsten NAND-Gliedes 66 verbunden ist.

Wenn das zweite Frequenzwählsignal S₂ mit dem logischen Wert "0" anliegt, wirkt die beschriebene Frequenzwählschaltung 14 als offene Signalleitung, die im wesentlichen aus dem vierten, fünften und sechsten NAND-Glied 62, 64 und 66 besteht. In diesem Fall werden die am nicht- invertierten Ausgang Q₂ der zweiten Flip-Flop-Schaltung 30 der Frequenzteilerschaltung 12 erzeugten Impulse einfach durch das fünfte und sechste NAND-Glied 64 und 66 zu dem Taktausgangsanschluß CK′ der Frequenzwählschaltung 14 durchgelassen. Somit ist die Frequenz der am Taktausgangsanschluß CK′ erscheinenden Taktimpulse gleich der Hälfte der Frequenz der ursprünglichen Taktimpulse, die am Takteingangsanschluß CK zugeführt wurden, wie noch näher erläutert wird. Wenn andererseits das zweite Frequenzwählsignal S₂ den logischen Zustand "1" hat, arbeitet die Frequenzwählschaltung 14 als eine Multiplikationsschaltung, die im wesentlichen aus dem ersten, zweiten, dritten, vierten und sechsten NAND-Glied 56, 58, 60, 62 und 66 besteht. In diesem Fall erzeugt die Frequenzwählschaltung 14 am Taktausgangsanschluß CK′ Impulse mit einer Frequenz, die das doppelte der gemeinsamen Frequenz der Impulse ist, die am invertierten Ausgang ₁ der ersten Flip-Flop-Schaltung 28 und dem invertierten und nicht-invertierten Ausgang Q₂ und ₂ der zweiten Flip- Flop-Schaltung 30 der Frequenzteilerschaltung 12 erscheinen. Die Frequenz der somit am Taktausgangsanschluß CK′ erscheinenden Taktimpulse beträgt zwei Drittel der Frequenz der am Takteingangsanschluß CK zugeführten ursprünglichen Taktimpulse, wie noch näher erläutert wird.

Jedes der ersten und zweiten binären Frequenzwählsignale S₁ und S₂ wird durch geeignete Steuermittel (nicht dargestellt) so gesteuert, daß es zwischen den logischen Zuständen "0" und "1" wechselt, je nachdem welche der oben erwähnten drei unterschiedlichen Normtaktfrequenzen ausgewählt werden soll. Die nachstehende Tabelle gibt ein Beispiel des Schemas an, nach welchem die Frequenzwählsignale S₁ und S₂ zwischen den logischen Zuständen "0" und "1" umgeschaltet werden.

Somit hat die erfindungsgemäße Frequenzteilerschaltung drei verschiedene Betriebsweisen entsprechend den drei verschiedenen verfügbaren Normtaktfrequenzen. Jede dieser drei Betriebsweisen der Taktfrequenzteilerschaltung wird im folgenden unter Bezugnahme auf Fig. 1 bis 3 und Fig. 4 bis 6 der Zeichnungen näher erläutert.

Erste Betriebsart (mit Wahl von 2,048 MHz)

Die Taktfrequenz von 2,048 MHz entsprechend der von CCITT empfohlenen Norm wird dadurch gewählt, daß das erste und zweite Frequenzwählsignal S₁ und S₂ jeweils auf den logischen Wert "0" gesetzt werden. Ein Taktimpulszug mit jeweils insgesamt 256 Impulsen pro Bild oder Tafel wird von dem Takteingangsanschluß CK an den Inverter 16 der Taktsteuerschaltung 10 (Fig. 1) angelegt, wie in der Zeile (b) in Fig. 4 dargestellt. Da ein Signal mit dem Wert "0" als erstes Frequenzwählsignal S₁ an einem Eingang des NAND-Gliedes 18 der Taktsteuerschaltung 10 anliegt, erscheint ein Signal vom logischen Wert "1" am Ausgang des NAND-Gliedes 18 unabhängig von dem am anderen Eingang des NAND-Gliedes 18 anliegenden Synchronisiersignals S _FS. Somit werden am Ausgang des NAND-Gliedes 20 die logischen Signale "1" bzw. "0" erzeugt je nach Vorhandensein oder Fehlen eines Impulses vom logischen Wert "1" am Eingang des Inverters 16. Somit werden nicht-invertierte Steuerimpulse über die erste Impulssteuerleitung 24 der Frequenzteilerschaltung 12 zugeführt, und zu den Eingangstaktimpulsen komplementäre Steuerimpulse Φ werden über die zweite Steuerimpulsleitung 26 der Frequenzteilerschaltung 12 zugeführt, wie in Zeile (d) von Fig. 4 dargestellt.

Wenn ein logisches Signal "0" als das zweite Frequenzwählsignal S₂ zugeführt wird, erscheint ein logisches Signal "1" am Ausgang des Inverters 52, so daß das ODER- Glied 48 in der Frequenzteilerschaltung 12 ein logisches Ausgangssignal "1" erzeugt, unabhängig von dem am invertierten Ausgang Q₁ der ersten Flip-Flop-Schaltung 28 vorhandenen Signal. Hieraus folgt, daß ein logisches Signal, welches komplementär zu dem am nicht-invertierten Ausgang Q₂ der zweiten Flip-Flop-Schaltung 30 vorhandenen Signal ist, durch das NAND-Glied 50 zum Eingang D₂ der Flip-Flop- Schaltung 30 durchgelassen wird. Unter diesen Bedingungen arbeiten das Master-Flip-Flop 30 a und das Slave-Flip-Flop 30 b (Fig. 3) der zweiten Flip-Flop-Schaltung 30 in Kombination miteinander als einfacher Binärzähler, der am Ausgang Q₂ Impulse mit einer Frequenz erzeugt, die die Hälfte der Frequenz der zugeführten Steuerimpulse ist, wie in Zeile (e) von Fig. 4 dargestellt.

Andererseits wird das Frequenzwählsignal S₂ vom Wert "0" direkt einem Eingang des vierten NAND-Gliedes 62 zugeführt, und das logische Signal "1", das am Ausgang des Inverters 52 erscheint, wird einem Eingang des fünften NAND- Gliedes 64 in der Frequenzwählschaltung 14 zugeführt. Das vierte NAND-Glied 62 wird somit so angesteuert, daß es ein logisches Ausgangssignal "1" unabhängig von dem an seinem anderen Eingang anliegenden Signal erzeugt. Das fünfte NAND-Glied 64 ist so angesteuert, daß es ein logisches Ausgangssignal "1" jedesmal dann erzeugt, wenn das Signal am nicht-invertierten Ausgang Q₂ der zweiten Flip-Flop-Schaltung 30 auf den logischen Wert "0" abfällt, wie man aus Zeile (f) von Fig. 4 sieht. Das sechste NAND-Glied 66 ist daher so angesteuert, daß es einen Impulszug erzeugt, der komplementär zu den Impulsen ist, die am Ausgang des fünften NAND-Gliedes 64 erscheinen. Die Frequenz der so von dem NAND-Glied 66 erzeugten Impulse ist gleich der Hälfte der Frequenz der ursprünglichen Taktimpulse von 2,048 MHz, so daß ein Taktimpulszug von insgesamt 128 Impulsen für jedes Bild mit einer Frequenz von 1,024 MHz von dem Taktausgangsanschluß CK′ der Frequenzwählscheibe 14 abgegeben wird, wie in Zeile (g) von Fig. 4 dargestellt.

Wenn das Setz-/Rücksetzsignal S _SR dem Rücksetzanschluß R der zweiten Flip-Flop-Schaltung 30 der Frequenzteilerschaltung 12 gleichzeitig mit dem Synchronisierisgnal S _FS zugeführt wird, wie in den Zeilen (a) und (c) von Fig. 4 dargestellt, ist der nicht-invertierte Ausgang Q₂ auf dem logischen Niveau "1" fixiert, so daß das Signal am Taktausgangsanschluß CK′ der Frequenzwählschaltung 14 den logischen Wert "1" hat, wenn das Synchronisiersignal S _FS am Ende jedes Bildes oder jeder Tafel erscheint.

Zweite Betriebsart (mit Wahl von 1,536 MHz)

Die Taktfrequenz von 1,536 MHz entsprechend dem T-1 PCM Trägerübertragungssystem wird dadurch ausgewählt, daß das erste Frequenzwählsignal S₁ auf den logischen Wert "0" und das zweite Frequenzwählsignal S₂ auf den logischen Wert "1" gesetzt wird. Ein Taktimpulszug mit insgesamt 192 Impulsen für jedes Bild wird vom Takteingangsanschluß CK dem Inverter 16 der Taktsteuerschaltung 10 zugeführt, wie in Zeile (b) von Fig. 5 dargestellt. Da ein logisches Signal "0" als das erste Frequenzwählsignal S₁ an einem Eingang des NAND-Gliedes 18 der Taktsteuerschaltung 10 vorliegt, erscheint ein logisches Signal "1" am Ausgang des NAND-Gliedes 18 unabhängig von dem Synchronisiersignal S _FS am anderen Eingang des NAND-Gliedes 18. Somit werden logische Signale "1" bzw. "0" am Ausgang des NAND-Gliedes 20 bei Vorhandensein bzw. bei Abwesenheit von Impulsen mit dem logischen Wert "1" am Eingang des Inverters 16 erzeugt. Somit werden nicht-invertierte Steuerimpulse über die erste Steuerimpulsleitung 24 der Frequenzteilerschaltung 12 zugeführt, und gleichzeitig werden Steuerimpulse Φ, die komplementär zu den Eingangstaktimpulsen sind, über die zweite Steuerimpulsleitung 26 der Frequenzteilerschaltung 12 zugeführt, wie in Zeile (d) von Fig. 5 dargestellt.

Wenn als zweites Frequenzwählsignal S₂ ein logisches Signal "1" zugeführt wird, erscheint nun ein logisches Signal "0" am Ausgang des Inverters 52, so daß der Zustand des Ausgangssignals vom NAND-Glied 50 in der Frequenzteilerschaltung 12 vom Zustand des Signals am nicht-invertierten Ausgang Q₁ der ersten Flip-Flop- Schaltung 28 und vom Zustand des Signals am nicht- invertierten Ausgang Q₂ der zweiten Flip-Flop-Schaltung 30 abhängt. Wenn die Signale an den beiden nicht- invertierten Ausgängen Q₁ und Q₂ der ersten und zweiten Flip-Flop-Schaltung 28 und 30 den logischen Zustand "1" haben, wird ein logisches Signal "1" am Ausgang des ODER-Gliedes 48 vorliegen, und entsprechend wird ein logisches Signal "0" am Ausgang des NAND-Gliedes 50 vorliegen, wie man aus den Zeilen (f), (g) und (i) von Fig. 5 sieht. Wenn mindestens eines der Signale an den nicht-invertierten Ausgängen Q₁ und Q₂ der Flip-Flop- Schaltungen 28 und 30 den logischen Zustand "0" hat, erscheint ein logisches Signal "1" am Ausgang des NAND- Gliedes 50, wie man ebenfalls aus Fig. 5 erkennt.

Es wird nun angenommen, daß ein Setz-/Rücksetzsignal S _SR zu einem Zeitpunkt t₁ gleichzeitig mit dem Synchronisiersignal S _FS erscheint, wie in Zeilen (a) und (c) von Fig. 5 dargestellt. Die erste Flip-Flop-Schaltung 28 empfängt nun ein logisches Signal "0" an ihrem Setzeingang S über den Inverter 54 (Fig. 1), und gleichzeitig empfängt die zweite Flip-Flop-Schaltung 30 an ihrem Rücksetzeingang R das Setz-/Rücksetzsignal S _SR vom logischen Wert "1". Zu diesem Zeitpunkt hat der über die erste Steuerimpulsleitung 26 der ersten Flip- Flop-Schaltung 28 zugeführte Steuerimpuls Φ den logischen Zustand "0", wie aus Zeile (d) von Fig. 5 ersichtlich. Entsprechend werden die Gates 32 und 46 gesperrt und die Gates 38 und 40 in der ersten Flip-Flop-Schaltung 28 geöffnet, während in der zweiten Flip-Flop-Schaltung 30 die Gates 32′ und 46′ gesperrt und die Gates 38′ und 40′ geöffnet werden. In Anwesenheit des logischen Signals "0" am Setzeingang S erscheint ein logisches Signal "1" am Ausgang des NAND-Gliedes 34 in dem Master-Flip-Flop 28 a der Flip-Flop-Schaltung 28, und entsprechend an dem invertierten Ausgang ₁ der Flip- Flop-Schaltung 28, wie in Zeile (e) von Fig. 5 dargestellt. Das am Ausgang ₁ erzeugte logische Signal "1" wird durch das Gate 40 und den Inverter 42 geleitet, so daß ein logisches Signal "0" am nicht-invertierten Ausgang Q₁ des Flip-Flops 28 erscheint, wie in Zeile (f) von Fig. 5 dargestellt. Es ist zu vermerken, daß das am nicht-invertierten Ausgang Q₁ der ersten Flip-Flop- Schaltung 28 vorhandene logische Signal "0" ein logisches Signal "1" am Ausgang des NAND-Gliedes 50 in der Frequenzteilerschaltung 12 gemäß Fig. 1 bewirkt, wie in Zeile (g) von Fig. 5 dargestellt.

Wenn das Setz-/Rücksetzsignal S _SR mit dem logischen Wert "1" an den Rücksetzeingang R der zweiten Flip-Flop-Schaltung 30 angelegt wird, erscheint ein logisches Ausgangssignal "0" am Ausgang des NOR-Gliedes 34′ in dem Master- Flip-Flop 30 a und somit am invertierten Ausgang ₂ der Flip-Flop-Schaltung 30 wie in Zeile (h) von Fig. 5 dargestellt. Das am Ausgang ₂ erzeugte logische Signal "0" wird durch das Gate 40′ und den Inverter 42′ weitergeleitet, so daß ein logisches Signal "1" am nicht-invertierten Ausgang Q₂ der Flip-Flop-Schaltung 30 erscheint, wie in Zeile (i) von Fig. 5 dargestellt.

Wenn anschließend der Steuerimpuls Φ auf den logischen Wert "1" ansteigt zu einem Zeitpunkt t₂, der um einen halben Taktzyklus nach dem Zeitpunkt t₁ liegt, sind die Gates 32 und 46 offen und die Gates 38 und 40 in der ersten Flip-Flop-Schaltung 28 gesperrt und in der zweiten Flip-Flop-Schaltung 30 sind die Gates 32′ und 46′ offen und die Gates 38′ und 40′ gesperrt. Zum Zeitpunkt t₂ endet das Setz-/Rücksetzsignal S _SR mit dem logischen Wert "1", wie in Zeile (c) von Fig. 5 dargestellt, so daß ein logisches Signal "1" am Setzeingang S der ersten Flip- Flop-Schaltung 28 und ein logisches Signal "0" am Rücksetzeingang R der zweiten Flip-Flop-Schaltung 30 vorhanden ist. Ferner ist ein logisches Signal "1" am Eingang D₁ der ersten Flip-Flop-Schaltung 28 vorhanden, wobei ein logisches Signal "1" am nicht-invertierten Ausgang Q₂ der Flip-Flop-Schaltung 30 während des vorhergehenden Taktzyklus vorliegt. Aufgrund dieses Vorhandenseins von logischen Signalen "1" an beiden Eingängen des NAND-Gliedes 34 erscheint nun ein logisches Signal "0" am Ausgang des NAND-Gliedes 34 und somit an dem invertierten Ausgang ₁ der ersten Flip-Flop-Schaltung 28, wie aus Zeile (e) von Fig. 5 ersichtlich. Da das Gate 40, wie oben erwähnt geschlossen ist, ist das Slave-Flip- Flop 28 b der ersten Flip-Flop-Schaltung 28 von dem Master- Flip-Flop 28 a getrennt, so daß das logische Signal "1" am invertierten Ausgang ₁ der Flip-Flop-Schaltung 28 in dem Master-Flip-Flop 28 a verriegelt ist, bis das Gate 40 während des folgenden Taktzyklus geöffnet wird. Das Slave-Flip-Flop 28 b der ersten Flip-Flop-Schaltung 28 behält somit den während des unmittelbar vorhergehenden Taktzykus eingestellten Zustand bei, so daß das logische Signal "0" am nicht-invertierten Ausgang Q₁ der Flip-Flop-Schaltung 28 erhalten bleibt, wie man aus Zeile (f) von Fig. 5 sieht.

Wenn ein Signal S _SR vom logischen Wert "0" am nicht-invertierten Ausgang Q₁ der ersten Flip-Flop-Schaltung 28 vorhanden ist, liegt ein logisches Signal "1" am Eingang D₂ der zweiten Flip-Flop-Schaltung 30 vor, wie aus Zeile (g) von Fig. 5 zu ersehen. Dieses logische Signal "1" wird durch das Gate 32 zu einem Eingang des NOR-Gliedes 34′ durchgelassen, so daß ein logisches Signal "0" am Ausgang des NOR-Gliedes 34′ erhalten bleibt, und somit auch an dem invertierten Ausgang ₂ der zweiten Flip-Flop-Schaltung 30, wie in Zeile (h) von Fig. 5 dargestellt. Da das Gate 40′ im geschlossenen Zustand gehalten wird, ist das Slave-Flip-Flop 30 b der Flip-Flop-Schaltung 30 vom Master- Flip-Flop 30 a getrennt, so daß das logische Signal "0" am invertierten Ausgang ₂ der Flip-Flop-Schaltung 30 in dem Master Flip-Flop 30 a verriegelt ist, bis das Gate 40′ während des folgenden Taktzyklus geöffnet wird. Das Slave- Flip-Flop 30 b der zweiten Flip-Flop-Schaltung 30 behält somit den darin während des unmittelbar vorangehenden Taktzyklus hergestellten Zustand bei, so daß ein logisches Signal "1" am nicht-invertierten Ausgang Q₂ der Flip-Flop- Schaltung 30 vorhanden bleibt, wie aus Zeile (i) von Fig. 5 ersichtlich.

Wenn danach der Steuerimpuls Φ zum logischen Zustand "0" zurückkehrt zu einem Zeitpunkt t₃ der um einen weiteren halben Taktzyklus nach dem Zeitpunkt t₂ liegt, werden in der ersten Flip-Flop-Schaltung 28 die Gates 32 und 46 gesperrt und die Gates 38 und 40 freigegeben, während in der zweiten Flip-Flop-Schaltung 30 die Gates 32′ und 46′ geschlossen und die Gates 38′ und 40′ geöffnet werden. In Abwesenheit des Setz-/Rücksetz-Signals S _SR vom logischen Wert "1" erscheint ein logisches Signal "1" am Setzeingang S der ersten Flip-Flop-Schaltung 28. Das NAND-Glied 34 der ersten Flip-Flop-Schaltung 28 bleibt somit angesteuert, um ein logisches Ausgangssignal "0" zu erzeugen, wobei das Gate 38 zum Zeitpunkt t₃ geöffnet wird.

Dieses logische Ausgangssignal "0" wird durch das Gate 40 und den Inverter 42 weitergeleitet, so daß ein logisches Signal "1" am nicht-invertierten Ausgang Q₁ der Flip-Flop- Schaltung 28 erscheint, wie in Zeile (f) von Fig. 5 dargestellt. Es ist hier anzumerken, daß zu diesem Zeitpunkt ein logisches Signal "0" am Ausgang des NAND-Gliedes 50 in der Frequenzteilerschaltung 12 von Fig. 1, und entsprechend am Eingang D₁ der zweiten Flip-Flop-Schaltung 30 vorhanden ist, wie in Zeile (g) von Fig. 5 dargestellt, da beide Signale an den nicht-invertierten Ausgängen Q₁ und Q₂ der ersten und zweiten Flip-Flop-Schaltung 28 und 30 nunmehr im logischen Zustand "1" sind.

Wenn das Setz/Rücksetzsignal S _SR mit dem logischen Wert "0" dem Rücksetzeingang R der zweiten Flip-Flop-Schaltung zugeführt wird und das Gate 38′ zum Zeitpunkt t₃ geöffnet wird, bleibt das logische Signal "0" am Ausgang des NOR- Gliedes 34′ im Master-Flip-Flop 30 a und entsprechend am invertierten Ausgang ₂ der Flip-Flop-Schaltung 30 vorhanden, wie in Zeile (h) von Fig. 5 dargestellt. Das am Ausgang ₂ erzeugte logische Signal "0" wird durch das Gate 40′ und den Inverter 42′ weitergeleitet, so daß ein logisches Signal "1" am nicht-invertierten Ausgang ₂ der Flip-Flop-Schaltung 30 erhalten bleibt, wie in Zeile (i) von Fig. 5 dargestellt.

Wenn der Steuerimpuls Φ auf den logischen Wert "1" ansteigt zum Zeitpunkt t₄, der um einen halben Taktzyklus nach dem Zeitpunkt t₃ liegt, sind die Gates 32 und 46 offen und die Gates 38 und 40 in der ersten Flip-Flop-Schaltung 28 geschlossen, während in der zweiten Flip-Flop-Schaltung 30 die Gates 32′ und 46′ offen und die Gates 38′ und 40′ geschlossen sind. Wenn im vorhergehenden Taktzyklus ein logisches Signal "1" am Eingang der Flip-Flop-Schaltung 28 erzeugt wurde, empfängt das NOR-Glied 34′ an seinen beiden Eingängen logische Signale "1" und bleibt so angesteuert, daß es ein logisches Signal "0" an seinem Ausgang und entsprechend an dem invertierten Ausgang ₁ der ersten Flip-Flop- Schaltung 28, wie in Zeile (e) von Fig. 5 dargestellt. Da das Gate 40 im Sperrzustand ist, wird das logische Signal "1" an dem invertierten Ausgang ₁ der Flip-Flop-Schaltung 28 in dem Maß der Flip-Flop 28 a verriegelt, bis das Gate 40 während des folgenden Taktzyklus geöffnet wird. Das Slave-Flip-Flop 28 b der ersten Flip-Flop-Schaltung 28 verbleibt somit in dem Zustand, der in ihm während des unmittelbar vorangehenden Taktzyklus hergestellt wurde, so daß ein logisches Signal "1" an dem nicht-invertierten Ausgang Q₁ der Flip-Flop-Schaltung 28 vorhanden bleibt, wie aus Zeile (f) von Fig. 5 ersichtlich.

Bei Vorhandensein der logischen Signale "0" an beiden nicht-invertierten Ausgängen Q₁ und Q₂ der ersten und zweiten Flip-Flop-Schaltung 28 und 30 ist am Eingang D₂ der zweiten Flip-Flop-Schaltung 30 ein logisches Signal "1" vorhanden, wie aus Zeile (g) von Fig. 5 ersichtlich. Dieses logische Signal "1" wird durch das Gate 32 zu einem Eingang des NOR-Gliedes 34′ geführt, so daß bei Vorhandensein eines logischen Signals "0" am anderen Eingang des NOR-Gliedes 34′ ein logisches Signal "1" am Ausgang des NOR-Gliedes 34′ und damit am invertierten Ausgang ₂ der zweiten Flip-Flop-Schaltung erscheint, wie aus Zeile (h) von Fig. 5 ersichtlich. Bei geschlossenem Gate 40′ wird das logische Signal "1" am invertierten Ausgang ₂ der Flip-Flop-Schaltung 30 in dem Master-Flip-Flop 30 a verriegelt, so daß das Slave-Flip-Flop 30 b der zweiten Flip- Flop-Schaltung 30 den Zustand beibehält, der darin während des unmittelbar vorangehenden Taktzyklus hergestellt wurde. Hieraus folgt, daß ein logisches Signal "1" an dem nicht-invertierten Ausgang Q₂ der Flip-Flop-Schaltung 30 erhalten bleibt, wie aus Zeile (i) von Fig. 5 ersichtlich.

Somit erscheinen Pulse mit dem logischen Zustand "1" an jedem der invertierten Ausgänge ₁ und ₂, und Pulse mit dem logischen Zustand "0" erscheinen an jedem der nicht-invertierten Ausgänge Q₁ und Q₂ der ersten bzw. zweiten Flip-Flop-Schaltung 28 und 30. Wie man ohne weiteres aus den Zeilen (e), (f), (h) und (i) von Fig. 5 erkennt, haben die somit an jedem dieser Ausgänge erscheinenden Pulse eine Frequenz (0,512 MHz) gleich einem Drittel der Frequenz (1,536 MHz) der Steuerimpulse Φ, die von der Taktsteuerschaltung 10 zugeführt werden, und somit der ursprünglichen Taktimpulse, die vom Takteingangsanschluß CK der Taktsteuerschaltung 10 zugeführt werden. Von diesen Impulsen mit der Frequenz 0,512 MHz werden die Pulse, die am invertierten Ausgang ₁ der ersten Flip-Flop-Schaltung 28 und an dem nicht-invertierten bzw. invertierten Ausgang Q₂ und ₂ der zweiten Flip-Flop-Schaltung erzeugt werden, der Frequenzwählschaltung 14 zugeführt, um in dieser zusammen mit dem zweiten Frequenzwählsignal S₂ mit dem logischen Wert "1" sowie mit dem zum Frequenzwählsignal S₂ komplementären logischen Signal "0" verarbeitet zu werden.

Der am invertierten Ausgang ₁ der ersten Flip-Flop-Schaltung 28 erzeugte Impuls wird einem Eingang des ersten NAND- Gliedes 56 zugeführt, während der am invertierten Ausgang Q₂ der zweiten Flip-Flop-Schaltung 30 erzeugte Impuls einem Eingang des zweiten NAND-Gliedes 58 zugeführt wird. Der am nicht-invertierten Ausgang Q₂ der zweiten Flip-Flop-Schaltung 30 wird dem jeweils anderen Eingang des ersten und zweiten NAND-Gliedes 56 und 58 sowie einem Eingang des fünften NAND-Gliedes 64 zugeführt. Andererseits wird das zweite Frequenzwählsignal S₂ mit dem logischen Wert "1" einem Eingang des vierten NAND-Gliedes 62 zugeführt, während das zum zweiten Frequenzwählsignal S₂ komplementäre logische Signal "0" dem anderen Eingang des fünften NAND-Gliedes 64 zugeführt wird.

Somit arbeitet das erste NAND-Glied 56 so, daß es Pulse mit dem logischen Zustand "1" erzeugt, falls nicht die Impulse von den Ausgängen ₁ und Q₂ gleichzeitig den logischen Zustand "1" haben, wie man aus Zeilen (e), (i) und (j) von Fig. 5 erkennt. Die am Ausgang des ersten NAND-Gliedes 56 erzeugten Impulse sind frequenzgleich mit den Impulsen von den Ausgägen ₁ und Q₂ und bleiben auf dem logischen Niveau "0" während eines halben Taktzyklus nach jeder Abfallflanke der Impulse von dem Ausgang ₁ bzw. jeder Anstiegsflanke der Impulse vom Ausgang Q₂. Das zweite NAND-Glied 58 arbeitet so, daß es Impulse vom logischen Wert "1" erzeugt, falls nicht die Impulse vom Ausgang ₂ und vom Ausgang Q₂ gleichzeitig den logischen Wert "1" haben, wie man aus den Zeilen (h), (i) und (k) von Fig. 5 erkennt. Die am Ausgang des zweiten NAND-Gliedes 58 erzeugten Impulse sind frequenzgleich mit den Impulsen von den Ausgängen ₂ und Q₂ und bleiben auf dem logischen Niveau "0" während eines halben Taktzyklus nach jeder Anstiegsflanke der Impulse vom Ausgang ₂ bzw. jeder Abstiegsflanke der Impulse vom Ausgang Q₂. In Abhängigkeit von den so vom ersten und zweiten NAND-Glied 56 und 58 erzeugten Impulsen erzeugt das dritte NAND-Glied 60 einen Ausgangsimpuls bei jedem Abfall der seinen beiden Eingängen zugeführten Impulse, wie man aus Zeile (1) von Fig. 5 erkennt. Jeweils zwei der so am Ausgang des dritten NAND-Gliedes 60 erzeugten Impulse entsprechen einem der vom ersten oder zweiten NAND-Glied 56 oder 58 zugeführten Impulse, und aus diesem Grunde haben die am Ausgang des dritten NAND-Gliedes 60 erscheinenden Impulse eine Frequenz von 1,024 MHz entsprechend zwei Dritteln der ursprünglichen Taktimpulse mit der Taktfrequenz von 1,536 MHz.

Die so vom dritten NAND-Glied 60 erzeugten Impulse werden einem Eingang des vierten NAND-Gliedes 62 zugeführt. In Gegenwart des logischen Signals "0" am anderen Eingang dieses NAND-Gliedes 62 werden die Pulse vom dritten NAND- Glied 60 durch das vierte NAND-Glied 62 invertiert. Da das fünfte NAND-Glied 64 in einem Zustand ist, in dem es ein logisches Ausgangssignal "1" bei Gegenwart des zweiten Frequenzwählsignals S₂ komplementären logischen Signals "0" erzeugt, werden die von dem dritten NAND-Glied 60 dem vierten NAND-Glied 62 zugeführten Impulse weiter durch das sechste NAND-Glied 66 invertiert, welches somit einen Taktimpulszug von 128 (= 192 × 2/3) Impulsen pro Bild erzeugt, wie in Zeile (m) von Fig. 5 angedeutet.

Dritte Betriebsart (bei Wahl von 1,544 MHz)

Die Taktfrequenz von 1,536 MHz entsprechend dem T-1 PCM- Trägerübertragungssystem wird so ausgewählt, daß das erste Frequenzwählsignal S₁ auf den logischen Wert "1" und gleichzeitig das zweite Frequenzwählsignal S₂ auf den logischen Wert "1" gesetzt wird. Ein Taktimpulszug mit insgesamt 193 Impulsen für jedes Bild oder jede Tafel wird vom Takteingangsanschluß CK dem Eingang des Inverters 16 der Taktsteuerschaltung 10 zugeführt, wie in Zeile (b) von Fig. 6 angedeutet. Da ein logisches Signal "1" als erstes Frequenzwählsignal S₁ an einem Eingang des NAND-Gliedes 18 der Taktsteuerschaltung 10 anwesend ist (Fig. 1) erzeugt das NAND-Glied 18 der Taktsteuerschaltung 10 ein Ausgangssignal, das komplementär zu dem am anderen Eingang zugeführten Synchronisiersignal S _SF ist. Somit werden Impulse, die identisch zu den zugeführten Taktimpulsen sind, am Ausgang des nachfolgenden NAND-Gliedes 20 in Abhängigkeit von dem logischen Zustand "1" des Synchronisiersignals S _SF erzeugt und als nicht-invertierte Steuerimpulse über die erste Steuerimpulsleitung 24 der Frequenzteilerschaltung 12 zugeführt. Über die zweite Steuerimpulsleitung 26 werden zu diesen Impulsen komplementäre Impulse als invertierte Steuerimpulse Φ in Abhängigkeit vom logischen Zustand "0" des Synchronisiersignals S _SF zugeführt, wie in Zeile (d) von Fig. 6 angedeutet. Bei Vorhandensein des logischen Zustandes "1" der Synchronisierimpulse S _SF werden die invertierten Steuerimpulse Φ auf dem logischen Wert "0" gehalten, wie in Zeile (d) von Fig. 6 dargestellt, während die nicht-invertierten Steuerimpulse auf dem logischen Niveau "1" gehalten werden.

Da nun ein logisches Signal "1" als zweites Frequenzwählsignal S₂ vorgesehen ist, hängt der Zustand des Ausgangssignals vom NAND-Glied 50 in der Frequenzteilerschaltung 10 vom Zustand des Signals am nicht-invertierten Ausgang Q₁ der ersten Flip-Flop-Schaltung 28 und vom Zustand des Signals am nicht-invertierten Ausgang Q₂ der zweiten Flip- Flop-Schaltung 30 ab. Wenn die Signale an diesen beiden nicht-invertierten Ausgängen Q₁ und Q₂ der ersten und zweiten Flip-Flop-Schaltung 28 und 30 den logischen Zustand "1" haben, wird ein logisches Signal "1" am Ausgang des ODER- Gliedes 48 vorhanden sein und somit wird ein logisches Signal "0" am Ausgang des NAND-Gliedes 50 vorliegen, wie man aus den Zeilen (f), (g) und (i) von Fig. 6 erkennt. Wenn mindestens eines der Signale an den nicht-invertierten Ausgängen Q₁ und Q₂ der Flip-Flop-Schaltungen 28 und 30 den logischen Zustand "0" hat, wird ein logisches Signal "1" am Ausgang des NAND-Gliedes 50 erscheinen, wie man ebenfalls auf Fig. 6 erkennt. Dies entspricht dem, was oben für die zweite Betriebsart beschrieben wurde.

Es wird nun angenommen, daß das Setz/Rücksetzsignal S _SR mit dem logischen Wert "1" zum Zeitpunkt t₁ gleichzeitig mit dem Synchronisiersignal S _FS erscheint, wie in Zeilen (a) und (c) von Fig. 6 angegeben. Die erste Flip-Flop- Schaltung 28 empfängt dann ein logisches Signal "0" an ihrem Setzeingang S über den Inverter 54 (Fig. 1), und gleichzeitig empfängt die zweite Flip-Flop-Schaltung 30 das Setz/Rücksetzsignal S _SR vom logischen Wert "1" an ihrem Rücksetzeingang R. Zu diesem Zeitpunkt hat der über die zweite Steuerimpulsleitung 26 der ersten Flip-Flop- Schaltung 28 zugeführte Steuerimpuls Φ den logischen Zustand "0", wie man aus Zeile (d) von Fig. 6 sieht. Somit sind in der ersten Flip-Flop-Schaltung 28 die Gates 32 und 46 geschlossen und die Gates 38 und 40 offen, während in der zweiten Flip-Flop-Schaltung 30 die Gates 32′ und 46′ geschlossen und die Gates 38′ und 40′ offen sind. In Gegenwart des logischen Signals "0" an dem Setzeingang S ist ein logisches Signal "1" am Ausgang des NAND-Gliedes 34 in dem Master-Flip-Flop 28 a der ersten Flip-Flop-Schaltung 28 und somit auch am invertierten Ausgang ₁ der Flip-Flop-Schatung 28 vorhanden, wie aus Zeile (e) von Fig. 6 ersichtlich. Das am Ausgang ₁ der ersten Flip- Flop-Schaltung 28 erzeugte logische Signal "1" wird durch das Gate 40 und den Inverter 42 weitergeleitet, so daß ein logisches Signal "0" am nicht-invertierten Ausgang Q₁ der Flip-Flop-Schaltung 28 erscheint, wie aus Zeile (f) von Fig. 6 ersichtlich.

Bei Anliegen des Setz/Rücksetzsignals S _SR vom logischen Wert "1" am Rücksetzeingang R der zweiten Flip-Flop-Schaltung 30 ist ein logisches Ausgangssignal "0" am invertierten Ausgang ₂ der Flip-Flop-Schaltung 30 vorhanden, wie aus Zeile (h) von Fig. 6 ersichtlich. Das am Ausgang ₂ erzeugte logische Signal "0" wird durch das Gate 40′ und durch den Inverter 42 weitergeleitet, so daß ein logisches Signal "1" am nicht-invertierten Ausgang Q₂ der Flip-Flop- Schaltung 30 erscheint, wie aus Zeile (i) von Fig. 6 ersichtlich. Wie man aus der Beschreibung der zweiten Betriebsart erkennt, wird das somit am nicht-invertierten Ausgang Q₂ der zweiten Flip-Flop-Schaltung 30 erzeugte logische Signal "1" dem ersten und zweiten NAND-Glied 56 und 58 der Frequenzwählschaltung 14 zugeführt und bewirkt, daß die Frequenzwählschaltung 14 an ihrem Taktausgangsanschluß CK′ ein logisches Ausgangssignal "1" erzeugt, wie in Zeile (m) von Fig. 6 dargestellt.

Wenn danach der zugeführte Taktimpuls auf den logischen Wert "1" ansteigt, an einem Zeitpunkt t₂, der um einen halben Taktzyklus nach dem Zeitpunkt t₁ liegt, bleibt der invertierte Steuerimpuls Φ auf der zweiten Steuerimpulsleitung 26 auf dem logischen Niveau "0", wie in Zeile (d) von Fig. 6 zu sehen. Entsprechend bleiben die Gates 32 und 46 in der ersten Flip-Flop-Schaltung 28 geschlossen und die Gates 38 und 40 offen, während in der zweiten Flip-Flop-Schaltung 30 die Gates 32′ und 46′ geschlossen und die Gates 38′ und 40′ offen bleiben. Im Zeitpunkt t₂ hört der logische Zustand "1" des Setz/Rücksetzsignals S _SR auf, wie man aus Zeile (c) von Fig. 6 sieht, so daß ein logisches Signal "1" am Setzeingang S der ersten Flip-Flop-Schaltung 28 und ein logisches Signal "0" am Rücksetzeingang R der zweiten Flip-Flop-Schaltung 30 vorhanden ist. Somit bleibt ein logisches Signal "1" am invertierten ₂ der Flip-Flop-Schaltung 30 vorhanden, wie aus Zeile (e) von Fig. 6 ersichtlich, da im Zeitpunkt t₂ das logische Signal "0" am Rücksetzeingang R vorliegt und das Gate 38 offen ist. Dementsprechend verbleibt ein logisches Signal "0" am nicht-invertierten Ausgang Q₁ der Flip-Flop-Schaltung 28 erhalten, wie aus Zeile (f) von Fig. 6 ersichtlich. Bei Anliegen des logischen Signals "0" am Rücksetzeingang R der zweiten Flip-Flop-Schaltung 30 bleibt ferner ein logisches Ausgangssignal "0" am invertierten Ausgang ₂ der Flip-Flop-Schaltung 30 vorhanden, wie aus Zeile (h) von Fig. 6 ersichtlich, da im Zeitpunkt t₂ das Gate 38′ offen ist. Somit erscheint ein logisches Signal "1" am nicht-invertieren Ausgang Q₂ der Flip-Flop-Schaltung 30, wie aus Zeile (i) von Fig. 6 ersichtlich. Das im Zeitpunkt t₁ am Taktausgangsanschluß CK′ der Frequenzteilerschaltung 14 (Fig. 1) erzeugte logisches Signal "1" wird somit im Zeitpunkt t₂ aufrecht erhalten, wie man aus Zeile (m) von Fig. 6 sieht.

Wenn danach der Steuerpuls Φ zum logischen Wert "0" zurückkehrt in einen Zeitpunkt t₃, der um einen Taktzyklus nach dem Zeitpunkt t₂ liegt, werden in der ersten Flip- Flop-Schaltung 28 die Gates 32 und 46 geschlossen und die Gates 38 und 40 geöffnet, während in der zweiten Flip-Flop- Schaltung 30 die Gates 32′ und 46′ geschlossen und die Gates 38′ und 40′ geöffnet werden. Bei Vorhandensein eines logischen Signals "1" am Eingang D₁ und eines logischen Signals "1" am Setzeingang S der ersten Flip-Flop- Schaltung 28 ist das NAND-Glied 34 der ersten Flip-Flop- Schaltung 28 nun in einem Zustand, in dem es ein logisches Ausgangssignal "0" am invertierten Ausgang ₁ der Flip-Flop- Schaltung 28 erzeugt, wie aus Zeile (e) von Fig. 6 ersichtlich, da das Gate 38 im Zeitpunkt t₃ geöffnet wird. Da das Gate 40, wie erwähnt geschlossen ist, ist der Slave-Flip- Flop 28 b der ersten Flip-Flop-Schaltung 28 vom Master- Flip-Flop 28 a getrennt, so daß das logische Signal "0" am invertierten Ausgang ₁ der Flip-Flop-Schaltung 28 in dem Master-Flip-Flop 28 a verriegelt ist. Das Slave-Flip-Flop 28 b der ersten Flip-Flop-Schaltung 28 behält somit den Zustand bei, der darin während des unmittelbar vorangehenden Taktzyklus hergestellt wurde, so daß ein logisches Signal "0" am nicht-invertierten Ausgang Q₁ der Flip-Flop-Schaltung 28 vorhanden bleibt, wie man aus Zeile (f) von Fig. 6 sieht.

Da das Signal am nicht-invertierten Ausgang Q₁ der ersten Flip-Flop-Schaltung 28 den Wert "0" hat, tritt ein logisches Signal "1" am Eingang D₁ der zweiten Flip-Flop-Schaltung 30 auf. Da im Zeitpunkt t₃ das logische Signal "0" am Rücksetzeingang R vorhanden ist und das Gate 38′ geöffnet wurde, bleibt ein logisches Ausgangssignal "0" am invertierten Ausgang ₂ der Flip-Flop-Schaltung 30 erhalten, wie man aus Zeile (h) von Fig. 6 sieht. Da das Gate 40′ im geschlossenen Zustand ist, wird das logische Signal "0" am invertierten Ausgang ₁ der zweiten Flip-Flop- Schaltung 30 in dem Master-Flip-Flop 30 a verriegelt. Das Slave-Flip-Flop 30 b der zweiten Flip-Flop-Schaltung 30 behält somit den Zustand bei, der darin während des unmittelbar vorhergehenden Taktzyklus hergestellt wurde, so daß ein logisches Signal "1" am nicht-invertierten Ausgang Q₂ der Flip-Flop-Schaltung 28 erhalten bleibt, da im Zustand t₃ das Gate 46′ geschlossen ist, wie man aus Zeile (i) von Fig. 6 sieht.

Der am invertierten Ausgang ₁ der ersten Flip-Flop-Schaltung erzeugte logische Impuls "0" wird einem Eingang eines ersten NAND-Gliedes 56 der Frequenzwählschaltung 14 zugeführt. Der am invertierten Ausgang ₂ der zweiten Flip-Flop-Schaltung 30 erzeugte Impuls wird einem Eingang des zweiten NAND-Gliedes 58 zugeführt. Der am nicht-invertierten Ausgang Q₂ der zweiten Flip-Flop-Schaltung 30 wird dem jeweils anderen Eingang des ersten und zweiten NAND- Gliedes 56 und 58 und einem Eingang des fünften NAND-Gliedes 64 zugeführt. Die Frequenzwählschaltung 14 ist somit im gleichen Zustand, wie im Zeitpunkt t₂ in der zweiten Betriebsart und arbeitet nun so, daß sie am Taktausgangsanschluß CK′ einen Taktimpulszug erzeugt, der 128 Taktimpulse umfaßt, bis das nachfolgende Synchronisiersignal S _FS der Taktsteuerschaltung 10 von Fig. 1 zugeführt wird, wie man aus Zeile (m) von Fig. 6 sieht. Diese am Taktausgangsanschluß CK′ erscheinenden Impulse haben jeweils den gleichen Impulszyklus mit Ausnahme des Impulses, der in Abhängigkeit von jedem Synchronisiersignal S _FS erzeugt wird, und haben eine Frequenz von 1,024 MHz.

Claims

1. Taktfrequenzteilerschaltung zur Erzeugung eines Signals einer bestimmten Frequenz in Abhängigkeit von Eingangstaktimpulsen mit wahlweise einer ersten oder zweiten vorgegebenen Frequenz, gekennzeichnet durch

1) Mittel (S₁, S₂) zum Empfang eines ersten und eines zweiten Frequenzwählsignals, mit jeweils einem ersten und einem zweiten logischen Zustand;
2) ein Mittel (S _SF ) zum Empfang eines Synchronisiersignals von vorgegebener Frequenz, die größer als die erste und die zweite Frequenz der Eingangstaktimpulse ist;
3) eine vom ersten Frequenzwählsignal und vom Synchronisiersignal angesteuerte Taktsteuerschaltung (10), der wahlweise die Eingangsimpulse mit der ersten oder zweiten vorgegebenen Frequenz zugeführt werden, und die dann, wenn gleichzeitig das Synchronisiersignal und der zweite logische Zustand des ersten Frequenzwählsignals anliegen, ein zweites Steuersignal mit vorgegebenem logischen Zustand erzeugt und ansonsten ein erstes Steuersignal mit gleicher Frequenz wie die Frequenz der Eingangstaktimpulse erzeugt;
4) eine Frequenzteilerschaltung (12), die von dem zweiten Frequenzwählsignal und wahlweise von dem ersten oder zweiten Steuersignal angesteuert ist und je nachdem, ob das zweite Frequenzwählsignal mit seinem ersten oder zweiten logischen Zustand anliegt, ein erstes oder zweites frequenzgeteiltes Signal erzeugt, dessen Frequenz gleich einem ersten vorgegebenen Bruchteil der ersten Eingangsimpulsfrequenz bzw. gleich einem zweiten vorgegebenen Bruchteil der zweiten Eingangsimpulsfrequenz ist; und
5) eine Frequenzwählschaltung (14), die das zweite Frequenzwählsignal und wahlweise das erste oder zweite frequenzgeteilte Signal empfängt und je nachdem, ob das zweite Frequenzwählsignal mit seinem ersten oder zweiten logischen Zustand anliegt, Ausgangsimpulse mit einer Frequenz erzeugt, die gleich einem ersten vorgegebenen Vielfachen der Frequenz des ersten frequenzgeteilten Signals oder gleich einem zweiten vorgegebenen Vielfachen der zweiten frequenzgeteilten Frequenz ist.

2. Taktfrequenzteilerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Frequenzwählschaltung (14) so ausgebildet ist, daß das erste vorgegebene Vielfache gegeben ist als ganze Zahl (k), die kleiner ist, als eine ganze Zahl (m), die der reziproke Wert des ersten vorgegebenen Bruchteils ist, und daß das zweite vorgegebene Vielfache gegeben ist als (m/n) (f₁/f₂) wobei (n) eine ganze Zahl entsprechend dem reziproken Wert des zweiten vorgegebenen Bruchteils ist und (f₁) und (f₂) der ersten und zweiten Eingangstaktimpulsfrequenz entsprechende Zahlen sind.

3. Taktfrequenzteilerschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das erste Steuersignal einen ersten und zweiten logischen Zustand hat und die Frequenzteilerschaltung (12) eine erste und zweite Flip- Flop-Schaltung (28, 30) und eine dazwischen angeordnete Logikschaltung (48, 50) aufweist, wobei die erste bzw. zweite Flip-Flop-Schaltung vom ersten bzw. zweiten Steuersignal von der Taktsteuerschaltung (10) angesteuert ist und ein Master-Flip-Flop, welches seinen Zustand bei Vorliegen des ersten logischen Zustandes des ersten Steuersignals oder bei Vorliegen des zweiten Steuersignals verriegelt, und ein Slave-Flip-Flop (28 b) aufweist, welches bei Vorhandensein des zweiten logischen Zustandes des ersten Steuersignals vom Zustand des Master-Flip-Flops abhängig ist und bei Vorhandensein des ersten logischen Zustandes des ersten Steuersignals oder bei Vorhandensein des zweiten Steuersignals vom Master-Flip-Flop getrennt ist, und daß die Logikschaltung (48, 50) Daten vom Slave-Flip-Flop (28 b) der ersten Flip-Flop-Schaltung (28) zum Master-Flip-Flop (30 a) der zweiten Flip-Flop-Schaltung (30) sowie vom Slave- Flip-Flop (30 b) der zweiten Flip-Flop-Schaltung (30) zum Master-Flip-Flop (30 a) der ersten Flip-Flop-Schaltung (28) überträgt.

4. Taktfrequenzteilerschaltung nach Anspruch 3, dadurch gekennzeichnet, daß das Master-Flip-Flop (28 a, 30 a) der ersten bzw. zweiten Flip-Flop-Schaltung (28, 30) jeweils einen Eingang (D₁, D₂) und einen invertierten Ausgang (₁, ₂) aufweist und daß das Slave-Flip-Flop (28 b, 30 b) der ersten bzw. zweiten Flip-Flop-Schaltung (28, 20) einen nicht-invertierten Ausgang (Q₁, Q₂) aufweist, wobei der Eingang (D₁) des Master-Flip-Flop (28 a) der ersten Flip-Flop-Schaltung (28) direkt mit dem nicht-invertierten Ausgang (Q₂) der zweiten Flip-Flop-Schaltung (30) verbunden ist und der Eingang (D₂) des Master-Flip-Flop (30 a) der zweiten Flip-Flop-Schaltung (30) mit dem nicht-invertierten Ausgang (Q₁) der ersten Flip-Flop-Schaltung (28) jeweils über die Logikschaltung (48, 50) verbunden ist.

5. Taktfrequenzteilerschatung nach Anspruch 4, dadurch gekennzeichnet, daß die Logikschaltung bei Vorhandensein eines Signals von einem ersten logischen Zustand an den nicht-invertierten Ausgängen (Q₁, Q₂) der ersten und zweiten Flip-Flop-Schaltung (28, 30) ein Signal mit einem ersten logischen Zustand erzeugt und bei Vorhandensein eines Signals mit dem zweiten logischen Zustand an dem nicht-invertierten Ausgang (Q₁, Q₂) mindestens eine der Flip-Flop-Schaltungen (28, 30) ein Signal vom zweiten logischen Zustand erzeugt.