DE2515921A1

DE2515921A1 - Schaltungsanordnung zur korrektur des schlupffehlers in einem pcm-uebertragungssystem

Info

Publication number: DE2515921A1
Application number: DE19752515921
Authority: DE
Inventors: Guiseppe Dipl Ing Valbonesi
Original assignee: Societa Italiana Telecomunicazioni Siemens SpA
Current assignee: Italtel SpA
Priority date: 1974-04-11
Filing date: 1975-04-11
Publication date: 1975-10-30
Also published as: FR2267667A1; SE396683B; IT1014585B; BR7501439A; SE7503702L; GB1507093A; FR2267667B1; BE826063A; NL7501584A; US3938086A

Description

9549-75/H/Ro. _Λ , _, _fJ

_DB 325 Dr.-ing. Hrnat Somnorfeld

Ital.Anm.Nr. 21252 A/74 Dr. r>:-.Lu.-» ', «,.'J

vom 11.4.1974 ^Ε·^!Γ-'· :'*·· .'V-·'ΐ- — ti

Dipl.-In-. ν.c:.;/,.-. ,;~:e!er f₁ oü, Püsti^cti 8üO6e8

Societä Italiana Telecomunicazioni

Siemens s.p.a.
Piazzale Zavattari 12, Mailand/Italien

Schaltungsanordnung zur Korrektur des Schlupffehlers in einem PCM-tibertragungssystem.

Die Erfindung bezieht sich auf eine Schaltungsanordnung nach dem Gattungsbegriff des Anspruchs 1.

Übertragungssysteme bestehen im allgemeinen aus einem Sende- und einem Empfangsteil, die über eine Verbindungsleitung miteinander verbunden und mit Einrichtungen zum Schutz gegen über die Verbindungsleitung eingekoppelte Störungen versehen sind. Zum Erkennen und Korrigieren der bei einer digitalen übertragung auftretenden Fehler ist es bekannt und üblich, im Sendeteil künstlich eine Redundanz in die zu sendende Nachricht einzuführen, so daß im Empfangsteil durch eine überprüfung des empfangenen Signals gegebenenfalls von der Verbindungsleitung herrührender Fehler festgestellt werden können. Da die Datensendung im allgemeinen zeichengruppenweise erfolgt, werden die die Zeichengruppen darstellenden Binärmuster zu Paketen von jeweils η Bits mit K Informationsbits und (n-K) Redundanzbits gesendet, von denen letztere durch eine vorbestimmte Operation aus den Informationsbits gewonnen werden. Der Empfangsteil muß

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zum Zweck einer richtigen Decodierung die empfangene Bitfolge wieder in Gruppen zu η Bits aufteilen, die den sendeseitig gebildeten Gruppen entsprechen, und die empfangene Nachricht dahingehend überprüfen, daß sie keine von der Verbindungsleitung herrührende Fehler enthält. Diese Funktionen werden von einer Fehlererkennungsschaltung übernommen, welche das empfangene Polynom, als dessen Koeffizienten die vermutlich zu einem Paket gehörenden η Bit angesehen werden können, durch das erzeugende Polynom g (x) teilt.

Falls im Empfangsteil ein Schlupf oder ein schlupfähnlicher Fehler in der von der Leitung kommenden Bitfolge auftritt, zeigen bekannte Einrichtungen der genannten Art das Vorhandensein des Fehlers im überprüften Bit-Paket an, ohne dabei zu unterscheiden, ob dieser Fehler auf einen echten Schlupf zurückzuführen ist, oder ob es sich um einen Leitungsfehler handelt. Der Schlupf wird in der Fachliteratur auch als "Slip" bezeichnet. Unter einem "Schlupf h-ter Ordnung" (mit h = ganze Zahl) wird ein Verschiebungsfehler verstanden, der eine falsche Auswahl von aufeinanderfolgenden Paketen infolge Verlust oder fälschlichen Hinzufügens von h Bits verursacht. Der Schlupf ist also ein zufälliges, meist ungewünschtes Ereignis,wird aber in manchen Fällen auch künstlich zur Beseitung einer Drift erzeugt, die infolge einer Frequenzabweichung der Folgefrequenz der Taktimpulse der sendenden Endstelle im Vergleich zur Folgefrequenz der Taktimpulse der empfangenden Endstelle entsteht.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine besonders einfache und wirtschaftliche Schaltungsanordnung zur Korrektur eines Schlupffehlers in einem synchronen übertragungssystem zu schaffen, welcher auf eine Hinzufügung bzw. Unterdrückung von h Bits in dem zum Empfangsteil gelangenden Informationsfluß zurückzuführen ist.

Die Erfindung löst diese Aufgabe durch die im Patentanspruch 1 gekennzeichnete Schaltungsanordnung.

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Ein bevorzugtes Ausführungsbeispiel der Erfindung wird nachfolgend anhand der Zeichnung erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild der Schaltungsanordnung zur Korrektur des Schlupffehlers; und

Fig. 2a, 2b und 2c Zeitdiagratnme zur Schaltungsanordnung nach Fig. 1.

Gemäß Fig. 1 gelangt der vom Sendeteil kommende, mit PCM bezeichnete Informationsfluß zu den Eingängen von drei zueinander parallelgeschalteten Fehlererkennungsschaltungen RE, , RE₂ ^un<i RE 3 ^und zum Eingang eines Schieberegisters SR. Außerdem wird der Informationsfluß einer Taktschaltung UT zugeführt, die in an sich bekannter Weise aus dem ankommenden Signal die in Fig. 2a mit b_f c und d bezeichneten Ausgleichsimpulse auskoppelt, welche zur Steuerung der Fehlererkennungsschaltungen RE₁, RE₂ bzw. RE₃ dienen. Die betreffenden Impulsfolgen sind in Fig. 2a in ihrer zeitlichen Lage im normalen Betriebszustand dargestellt, d.h. für den Fall, daß die aus η Bits (K Informationsbits und (n-K) Redundanzbits) bestehenden Pakete keinen Schlupf (Slip) aufweisen. In diesem Zustand ermittelt das durch zwei aufeinanderfolgende Impulse der Impulsfolge a bestimmte Zeitfenster die η Bits eines vollständigen

Bit-Paketes. Die Bit-Pakete sind mit m, m₄ bezeichnet. Die

Impulsfolge a stimmt mit der Impulsfolge c überein, während die Impulsfolgen b bzw. d gegenüber der Impulsfolge c eine Vorbzw. Nacheilung um eine der Schlupf-Ordnungszahl h entsprechende Zeitspanne haben. Die Impulsfolgen steuern die Verarbeitung des n-Bit-Paketes im entsprechenden Zeitpunkt.

Zur Erläuterung der Wirkungsweise der Anordnung sei angenommen, daß bei Erkennung eines richtigen Bit-Paketes ein Signal u, dagegen bei Erkennung eines falschen Bit-Paketes ein Signal ΰ am Ausgang einer der Fehlererkennungsschaltungen RE₁ bis RE₃ erscheint. Wenn also kein Schlupf vorhanden ist, dann

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wird am Ausgang U₁ bzw. U₃ der Fehlererkennungsschaltungen RE₁ und RE₃ ein Signal ü erzeugt, am Ausgang u₂ der Fehlererkennungsschaltung RE2 dagegen ein Signal u, da die betreffende Impulsfolge c mit der eingangsseitigen Impulsfolge a übereinstimmt. Unter diesen Umständen gibt eine von den Ausgangssignalen der Fehlererkennungsschaltungen gesteuerte logische Verknüpfungsschaltung RL keinen Steuerbefehl an die Taktschaltung UT ab.

Die Ausgangssignale der Fehlererkennungsschaltungen werden auch einem ODER-Glied N. zugeführt, welches zusammen mit dem ersten Schieberegister SR und einem zweiten, als Ausgangsregister dienenden Schieberegister SR¹ zu einer Empfangsfreigabeschaltung AR gehört, die den Empfang des von der übertragungsleitung kommenden Bitflusses freigibt. Die Aufnahmefähigkeit der Schieberegister SR bzw. SR¹ entspricht den η Bits, die zusammen ein Bit-Paket bilden. Diese Schieberegister sind zueinander derart parallelgeschaltet, daß ein am Ausgang des ODER-Gliedes N₁ auftretender Impuls die übergabe des Inhaltes des Registers SR an das Ausgangsregister SR¹ bwirkt.

In Fig. 2b sind Impulsfolgen a, b, c und d gezeigt, wie sie bei einem durch Unterdrückung von h Bits entstehenden Schlupf vorkommen können. Die aufeinanderfolgenden Bit-Pakete sind wieder mit m. , iru, usw. bezeichnet, wobei jedes Bit-Paket η Bit umfaßt, hier aber mit Ausnahme des Bit-Paketes m₂, welches mit einem Schlupf behaftet ist und daher nur eine Länge von (n - h) Bits hat. Beim Anstehen des Bit-Paketes m₂ zeigen die Fehlererkennungsschaltungen RE₁, RE₂ und RE₃ einen Schlupf an und geben hierzu ausgangsseitig ein Signal ü ab, da nun die Auswerteschaltung RE₁ h Bits des Bit-Paketes m^ und den verbleibenden Teil des Bit-Paketes m~, die Auswerteschaltung RE₂ das Bit-Paket iru und h Bits des Bit-Paketes Jn₃ und die Auswerteschaltung RE₃ einen Teil des Bit-Paketes m₂ (abzüglich h anfänglicher Bits) und 2h Bits des Bit-Paketes m₃ ausgewertet haben.

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Die Anwesenheit eines Signals u am Ausgang der Fehlererkennungsschaltungen RE sperrt für die Dauer der drei Auswertungen die Übergabe des im Schieberegister SR enthaltenen Binärmusters an das Ausgangsregister SR¹ und damit deren Weitergabe an den restlichen Empfangsteil des Übertragungssystems.

Beim Anstehen des Bit-Paketes nu zeigen die Fehlererkennungsschaltungen RE₂ und RE₃ das Vorhandensein eines fehlerhaften Bit-Paktes an, da das durch die Impulsfolgen c und d bestimmte Zeitfenster nicht mit dem Bit-Paket m, übereinstimmt, und geben daher ein Signal ü ab. Am Ausgang der Fehlererkennungsschaltung RE. erscheint dagegen ein Signal u, weil die Impulsfolge b mit diesem Bit-Paket m₃ übereinstimmt.

Da nun der Signalzustand u. , üL, U₃ vorliegt, erzeugt die Verknüpfungsschaltung RL einen Impuls, welcher so auf die Taktschaltung UT einwirkt, daß eine Verlagerung des Ausgleichssignals, d.h. der Impulsfolge a entsteht, so daß deren erster Impuls mit dem Impuls der Impulsfolge b zusammenfällt, welcher an demjenigem Ausgang der Taktschaltung UT erscheint, welcher mit der Fehlererkennungsschaltung RE, gekoppelt ist, die eine Auswertung eines richtigen Bit-Paketes angezeigt hat. Mit dieser Verlagerung der Ausgleichsimpulse bewirkt die Taktschaltung UT eine zeitliche VorVerlagerung der Impulsfolgen b, c und d um h Bits, so daß das durch die Impulsfolge c bestimmte Zeitfenster nun in Deckung mit dem durch die Ausgleichsimpulse bestimmte Zeitfenster gebracht wird. Die durch die Impulsfolge b bzw. d bestimmten Zeitfenster sind voreilend bzw. nacheilend um h Bit gegenüber dem durch die Ausgleichsimpuise, also die Impulsfolge a bestimmten Zeitfenster.

In der Zeichnung sind mit gestrichelten Linien die Positionen angedeutet, die von den Impulsen der Impulsfolgen a, b, c, d ohne die Maßnahmen gemäß der Erfindung eingenommen würden.

Falls das Bit-Paket m. mit keinem weiteren Schlupf behaftet ist, führt dessen Auswertung zu einem fehlerfreien Ergebnis in der Fehlererkennungsschaltung RE₂, da die betreffende

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Impulsfolge c mit den Ausgleichsimpulsen übereinstimmt. Die Fehlererkennungsschaltung RE₂ wertet also immer dann eine fehlerfreie Nachricht aus, wenn der ankommende Informationsfluß keinen weiteren Schlupf enthält.

Falls ein n-Bit-Paket einen von den Übertragungseinrichtungen herrührenden Fehler enthält, zeigen die drei Fehlererkennungsschaltungen RE., RE₂ und RE₃ das Vorhandensein des Fehlers im überprüften n-Bit-Paket an, indem sie ein Signal ΰ erzeugen, durch welches die Übergabe dieses Bit-Paketes an das Ausgangsregister SR¹ verhindert wird. In diesem Falle wird das darauffolgende Bit-Paket, wenn es weder einen von den Übertragungseinrichtungen herrührenden Fehler noch einen Schlupf-Fehler enthält, von der Fehlererkennungsschaltung RE₂ als fehlerfreies Bit-Paket erkannt.

Sinngemäß die gleichen Überlegungen wie für ein Bit-Paket m. , das einen Schlupf durch Unterdrückung von h Bits hat, gelten auch für Bit-Pakete, die einen Schlupf wegen Hinzukommen von h Bits haben. In einem solchen Falle (Fig. 2c) wird das Bit-Paket nv.₊. von der Fehlererkennungsschaltung RE₃ als fehlerfreies Bit-Paket erkannt. Beim Signalzustand ü. , uL, vu veranlaßt die Verknüpfungsschaltung RL eine zeitliche Verzögerung der Impulsfolge a und damit der Impulsfolgen b, c und d um h Bits, so daß das darauffolgende Bit-Paket von der Fehlererkennungsschaltung RE₂ als fehlerfreies Bit-Paket erkannt wird.

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Claims

Patentansprüche

Schaltungsanordnung zur Korrektur des Schlupffehlers in einem PCM-Übertragungssystem, das einen fehlerkorrigierenden Code verwendet, mit einer durch den von der übertragungsleitung kommenden Informationsfluß gespeisten Taktschaltung, die aus diesem Informationsfluß durch Auskopplung einzelner Bits ein Ausgleichssignal gewinnt, das aus einer periodischen Impulsfolge besteht, deren Periode derjenigen eines jeden von der übertragungsleitung kommenden Paketes von η Bits entspricht, dadurch gekennzeichnet, daß drei parallel von dem Informationsfluß gespeiste und von der Taktschaltung (UT) gesteuerte Fehlererkennungs schaltungen (RE., RE₂' ^3) vorgesehen sind, die ihren Ausgang (u., U₃, U₃) jeweils nur dann aktivieren, wenn sie im überprüften n-Bit-Paket keinen Fehler feststellen, und von denen die erste Fehlererkennungsschaltung (RE.) von der Taktschaltung (UT) eine der Impulsfolge (a) des Ausgleichssignals zeitlich um eine Anzahl h Bits voreilende periodische Impulsfolge (b) empfängt, während die zweite Fehlererkennungsschaltung (RE₂) von der Taktschaltung (UT) eine mit dem Ausgleichssignal übereinstimmende periodische Impulsfolge (c) und die dritte Fehlererkennungs schaltung (RE.,) von der Taktschaltung (UT) eine gegen das Ausgleichssignal zeitlich um h Bits verzögerte periodische Impulsfolge (d) empfängt, und daß eine auf den Zustand der Ausgänge (u., U₂, U₃) der Fehlererkennungsschaltungen (RE₁, RE₃, RE₃) ansprechende Verknüpfungsschaltung (RL) vorgesehen ist, welche die Taktschaltung (UT) derart steuert, daß die Impulsfolge (a) des Ausgleichssignals mit dem Ausgangssignal des jeweils aktivierten Ausgangs (u. bzw. u₂ bzw. U₃) synchronisiert wird. 2.) Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch eine im Empfangsteil des Übertragungssystems vorgesehene Empfangsfreigabeschaltung (AR), die den Empfang des

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von der übertragungsleitung kommenden Informationsflusses unter Steuerung durch die Ausgänge (U₁, u₂, U-) der Fehlererkennungsschaltungen (RE., RE₂' ^3) freigibt.

3.) Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet , daß die Empfangsfreigabeschaltung
(AR) ein vom Informationsfluß gespeistes erstes Schieberegister (SR) enthält, das zur Aufnahme einer Nachricht von η Bits ausgelegt ist, ferner ein zweites Schieberegister (SR¹)/ das dem
ersten Schieberegister (SR) parallelgeschaltet ist und ebenfalls zur Aufnahme der Nachricht ausgelegt ist, sowie ein
ODER-Glied (N.), dessen Eingänge mit den Ausgängen (u,, u₂,
Uo) der Fehlererkennungsschaltungen (RE., RE₂, RE₃) verbunden
sind, und das die Parallel-Übergabe der aus den η Bits gebildeten Nachricht vom ersten Schieberegister (SR) zum zweiten
Schieberegister (SR¹) freigibt.

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