DE2229123A1 - Dynamisch betriebene feldeffekttransistoranordnung - Google Patents
Dynamisch betriebene feldeffekttransistoranordnungInfo
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- 230000005669 field effect Effects 0.000 title claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 8
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 230000000875 corresponding effect Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000284 resting effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Description
Böblingen, 9, Juni 1972 mö-we
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: YO 970 086
Die Erfindung betrifft eine Anordnung mit mehreren dynamisch betriebenen
Feldeffekttransistoranordnungen, die in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ausgebildet sind.
Bisher realisierte Vierphasenschaltungen mit Feldeffekttransistoren
(FET) erforderten üblicherweise zwei Takteingänge pro Schaltungsstufe. Es ist auch bereits ein dynamisches vierphasig
betriebenes Schieberegister mit einem Takteingang pro Stufe bekannt geworden, das jedoch auf die Verwendung als Schieberegister
beschränkt ist, vgl. IBM Technical Disclosure Bulletin, Vol. 13, Nr. 1, Juni 1970, Seite 23. Mit diesen früheren vierphasig
betriebenen Schaltungen waren im wesentlichen drei Ladungsübertragungsschwierigkeiten
verbunden, nämlich die sog. Ladungsaufteilung (charge-sharing), die.Taktimpulskopplung auf den Eingang
(clock phase to input coupling) und der kapazitive Verstärkungseffekt (capacitive gain). Darunter ist folgendes zu verstehen:
a) Ladungsaufteilung. In üblichen dynamisch betriebenen logischen
Schaltungen wird eine Isolierung bzw. Trennvorrichtung benutzt, um den Ausgang auch dann im logischen Sinne gültig zu erhalten,
wenn ein Eingang voraufgeladen worden ist. Eine solche eingangsseitige
Voraufladung kann jedoch eine Rückverteilung der Ausgangsladung
verursachen, die früher als oder während des durch den nachfolgenden Schaltkreis vorgenommenen Abfühlvorgangs erfolgt.
Diese Ladungsaufteilung kann die Ausgangsspannung bis zu einem
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Punkt erniedrigen, an dem eine völlige Entladung des nachfolgenden
Schaltkreises nicht mehr möglich ist, so daß ein-logischer
Fehler auftritt.
b) Taktimpulskopplung auf den Eingang. Wenn sich in Schaltungen
der oben bezeichneten Art ein zwei aufeinanderfolgende Stufen betreibendes Eingangssignal auf dem unteren Pegel befindet,
ist es möglich, daß die Voraufladung der zweiten Stufe über die Kapazität des zweiten Gateanschlusses zur gemeinsamen
Eingangsleitung koppelt und auf diese Weise das erste Gate
potentialmäßig angehoben und teilweise die erste Stufe entladen wird. Dieser Effekt tritt bei einer seriellen Verbindung
dreier oder mehrerer Feldeffekttransistoren auf, von denen die oberen beiden mit der Taktleitung und das unterste Gate mit der
Signalquelle verbunden ist. Dabei ist das verbleibende Diffusionsgebiet der untersten (FET-)Anordnung ebenfalls mit einer
Taktimpulsquelle verbunden.
c) Kapazitive Verstärkung. Dieses Problem tritt in üblichen logischen
Schaltungen auf, wenn der Ausgang über die Gate/Drain-Kapazität auf den Eingang koppelt. Auf diese Weise bewirkt ein
Entladen eines Stufenausganges eine entsprechende Veränderung des betroffenen Eingangspotentials. Die Schaltungsauslegung
für vierphasig betriebene logische (im Gegensatz zu Speicheroder Schieberegister-)Schaltungen gestaltete sich in der Vergangenheit
deshalb kompliziert, weil mindestens zwei Takteingänge pro Stufe erforderlich waren.
Die Aufgabe der Erfindung besteht darin, die oben aufgezeigten Nachteile bei derartigen Schaltungen zu vermeiden. Die Lösung
dieser Aufgabe sowie weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Ansprüchen gekennzeichnet. Das mit mindestens
fünf und vorzugsweise mit sechs Taktimpulsen betriebene erfindungsgemäße Schaltungssystem bietet gegenüber den vierphasig
betriebenen Schaltungssystemen die folgenden Vorteile:
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1. Es werden die genannten Ladtingsübertragungsprob lerne wirksam beseitigt. Das oben erläuterte Problem bezüglich der Ladungsaufteilung wird dadurch vermieden, daß bei fünf- oder sechsphasigen
Sehaltungssystemen gemäß der Erfindung der Ausgang während der Vorladung der Eingänge als im logischen Sinne
nicht gültig berücksichtigt wird. Mit anderen Worten, während ein gültiges Ausgangssignal vorliegt, kann der Eingang niemals
vom Pegel im entladenen Zustand in den Pegel für den Vorladungszustand übergehen. Dadurch werden damit verbundene logische
Fehler vermieden. Das Problem der Taktkopplung auf den Eingang wird bei den erfindungsgemäßen Systemen dadurch ausgeschaltet,
daß der Eingangspegel im entladenen Zustand während dieser Kopplungsmöglichkeit durch eine Treiberschaltung aufrechterhalten
wird, wodurch die angekoppelte Stufe entladen wird. Das Problem der kapazitiven Verstärkung wird gelöst in
der Weise, daß der Ausgang eines jeden Schaltkreises vor dem Aufladen entladen wird und für NOR-Glieder immer entladen ist.
2. Ein weiterer Vorteil des erfindungsgemäßen mehrphasig betriebenen
Schaltungssystems besteht in seiner einfachen physikalischen
Realisierbarkeit auf einem Halblei terplättchen'.
3. Die Schaltverzögerung bei derartigen Mehrphasensystemen kann infolge des Fehlens einer Abfülleinrichtung kürzer gehalten
werden als für vierphasig betriebene Systeme. Ist daher der Vorladevorgang einmal abgeschlossen, tritt keine Verzögerung
beim Einleiten des Abfühlvorganges auf, und die Entladung des
Ausganges muß nicht über eine in Serie geschaltete Abfülleinrichtung
durchgeführt werden.
4. Der Abfühlvorgang eines Ausgangs beginnt im Anschluß an den Voraufladevorgang und dauert an, bis ein Eingang wieder voraufgeladen
wird. Es ist daher möglich, Schaltungen so zu verbinden, daß sich langsam entladende Schaltungen mehr als eine
Taktzeit dafür zur Verfügung- haben, d.h., .die Abfühlzeit ist
nicht auf eine einzige Taktzelt beschränkt.
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5. Jede Stufe einer solchen mehrphasigen Anordnung benötigt gegenüber
einer vierphasig betriebenen Schaltungsstufe weniger Komponenten
.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 eine mit sechs Taktphasen arbeitende dynamische
FET-Schaltung mit einigen alternativen Stufenverbindungen;
Fig. 2 ein Zeitdiagramm mit den Taktimpulsen zur
Steuerung der Schaltungen nach den Fign. 1, 3A, 4, 5, 6A, 6B, 7, 8 und 9;
Fig. 3A einen weiteren FET-Schaltkreis, an dem die möglichen
Verhältnisse für die Verbindung zwischen den Einzelphasen für ein sechsphasiges System erläutert
sind;
Fig. 3B eine Darstellung der Fhasenverhältnisse zwischen
bestimmten Potentialen als Funktion der Zeit für die Schaltung nach Fig. 3A;
Fig. 4 eine dreistufige Inverterschaltung, an der die
allgemeinen Regeln für die Zwischenverbindung der Stufen gemäß der Erfindung erläutert wird,
wobei die Definitionsgleichungen mit angegeben sind;
Fig. 5 ein erfindungsgemäß aufgebautes EXKLUSIV-ODER-
Glied;
Fig. 6A zwei erfindungsgemäß verbundene NOR-Glieder;
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Fig. 6Β denselben Schaltkreis wie in Fig. 6A dargestellt,
jedoch zum Zwecke des Vergleichs mit einer physikalischen Realisierung der Schaltungen nach Fig.
6A und 6B etwas abgeändert, welche Realisierung in der Draufsicht in Fig. 6C dargestellt ist;
Fig. 7 eine zusammenhängende Draufsicht auf die auf
einem Substrat ausgebildeten Diffusionsstreifen mit den als Taktphasenleitungen auf einer darüber
angeordneten Isolierschicht ausgebildeten Metallisierungsstreifen zur Schaffung einer mehrphasigen
Anordnung;
Fig. 8 die physikalische Realisierung zweier NOR-Glieder
auf einem Substrat und
Fig. 9 die physikalische Realisierung eines UND-ODERr
Invertergliedes gemäß der Erfindung.
Fig. 1 zeigt eine sechsstufige MOS FET(N-Kanal)-Inverterschaltung,
die über sechs Taktsignale betrieben wird, nämlich 01 an den Leitungen 10, 10 ; 02 an den Leitungen 19, 19 ; 03 an den Leitungen
31, 31 ; 04 an den Leitungen 39, 39 ; 05 an den Leitungen 50, 50 und 06 an den Leitungen 58, 58 . Die gegenseitige zeitliche
Beziehung zwischen den einzelnen Taktsignalen ist aus Fig. zu ersehen. Die.sechs Taktsignale wiederholen sich; sie überlappen
sich im wesentlichen nicht, so daß zu einem bestimmten Zeitpunkt nur jeweils ein positiver Impuls vorliegt. Die Taktimpulse folgen
ferner zeitlich aufeinander und vorzugsweise im wesentlichen ohne dazwischenliegende Lücken. Jedes der Zeitintervalle TO bis T6"
enthält gerade eines dieser Taktsignale. Bei bestimmten Schaltungsanwendungen können auch ein oder mehrere Taktsignale weggelassen
werden. Wenn im Zeitintervall zwischen TO und Tl das. Taktsignal 01 tiut uen Leitungen 10 und 10 (die über nicht gezeigte
.iiLtuiujBteiLe miteinander verbunden sind) , wie durch den in Fig.
2 mit 52 bezeichneten Impuls dargestellt, positiv ist, wird die
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aus den Feldeffekttransistoren (FET's) 12 und 13 bestehende Stufe
11 "vorgeladen". Drain und Gate des FET 12 stehen mit dem Anschluß
10 in Verbindung. Der Sourceanschluß des FET 12 und der
Drainanschluß des FET 13 sind mit dem Ausgang 14 dieser Stufe verbunden.
Der Sourceanschluß des FET 13 ist an die Leitung 10 angeschlossen. Der Gateanschluß des FET 13 ist über die Eingangsleitung
9 mit der Eingangsklemme gekoppelt. Die Stufe 11 wird in dem Sinne vorgeladen, daß der mit dem Sourceanschluß des FET 12 sowie mit
dem Drainanschluß des FET 13- verbundene Ausgang 14 ein positives Potential annimmt und in diesem Zeitintervall die mit dem Ausgang
14 zusammenhängenden Streukapazitäten geladen werden. Nachdem dieser aufladeVorgang lange genug angedauert hat, kehrt das Eingangspotential
auf den Leitungen 10 und 10 wieder auf einen geringeren Ruhepotentialwert 53 zum Zeitpunkt Tl zurück. Das sich anschließend
am Ausgang 14 einstellende Potential hängt von dem Eingangspotential auf der Leitung 9 ab. Befindet sich die Eingangsleitung
9 auf einem höheren Potential, wird sich die Ausgangsleitung 14 im Anschluß an das Ende des Vorladungsvorganges schnell über den
Transistor 13 entladen, welcher Transistor 13 durch das positive Eingangssignal eingeschaltet ist. Der Ausgang 14 ist mit dem
Eingang 17 der nächsten Stufe 18 mit den Feldeffekttransistoren 20 und 21 verbunden, die in gleicher Weise wie die FET's 12, 13
zwischen den Leitungen 19 und 19 eingeschaltet sind.
Durch das Vorladen des Eingangs 17 des Feldeffekttransistors 21 wird der Ausgang 22 der Stufe 18 auf Massepotential gelegt. Dies
geschieht, wenn 01 positiv ist. Der Ausgang 32 einer dritten Feldeffekttransistorstufe 28 wird durch das Vorladen des Eingangs
17 über 01 nicht beeinflußt, so daß der Ausgang 32 so lange gültig bleibt, bis die zweite Stufe 18 über ein Taktsignal 02 vorgeladen
wird.
Zur Erläuterung der Auswirkung der Verhältnisse beim Vorladen
auf die nachfolgenden Stufen soll hier au£ Fig. 3A Bezu/ genommen
werden. Die dort gezeigte SchaLtung entiiaH: v?ine BJjT- Inverters tu Ee
100 mit den FET's 101 und 102, deren Drain- bzw, Sourceanschluß
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mit dem über die Leitungen 103 und 103 zugeführten Taktsignal 0y
beaufschlagt werden. Das Gate des FET 1Ol ist mit der Leitung verbunden. Der Ausgang 104 der Schaltung 100 ist mit dem Eingang
der mit dem Taktsignal 0x beaufschlagten Inverterschaltung 60 verbunden. Für den zeitlichen Bereich der Taktphasen für ein
sechsphasiges dynamisches System gilt, daß 0x zwischen 04 bis 06 und 0y zwischen 03 bis 05 gewählt werden kann, und zwar solange,
wie der Wert χ für 0x den Wert y für 0y übersteigt. D.h., der 0x-Impuls
sollte später als der 0y-Impuls auftreten. Dies gilt unter der Voraussetzung, daß das Eingangssignal für die Stufe 100 von
einem mit einem Taktsignal 02 beaufschlagten Schaltkreis kommt. Eine weitere Inverterstufe 60 enthält einen Feldeffekttransistor
61, dessen Gate und Drain mit der das Taktsignal 0x führenden Leitung 62 verbunden sind und dessen Source zusammen mit dem
Drainanschluß eines Feldeffekttransistors 63 mit der Ausgangsleitung
64 in Verbindung stehen. Der Sourceanschluß des FET 63 ist mit der das Signal 0x führenden Leitung 62 gekoppelt, welche
Leitung 62 mit der Leitung 62 über nicht gezeigte Schaltungsteile verbunden ist.
Die Leitung 64 ist mit dem Eingang eines FET NOR-Gliedes 65 verbunden.
Dieses besteht aus den sourceseitig mit der das Signal 01 führenden Leitung 70 verbundenen FET's 66, 67 und 68 sowie aus
einem FET 69, dessen Drainanschluß mit der Leitung 70 und dessen Sourceanschluß zusammen mit den Drainanschlüssen der übrigen FET's
mit der Ausgangsleitung 71 verbunden ist. Ferner ist der Gateanschluß
des FET 69 mit der das Signal 01 führenden Leitung 70 gekoppelt.
Fig. 3B zeigt den Spannungsverlauf für 01, 0x, den NOR-Ausgang
und für die Eingangsleitung 64. Zu Anfang befindet sich die Leitung 64 auf einem niedrigen Potential und 01 hebt das Potential
der Leitung 71 an, um diese zwischen TO und Tmax vorzuladen. Damit ist Tmax der Zeitpunkt, an dem der Ausgang 71 des NOR-Gliedes einen
Maximalwert annimmt, den er bis zum Zeitpunkt Ta aufrechterhält, an dem 0x potentialmäßig während eines 0x-Taktimpulses anzusteigen
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beginnt. Der Vorladevorgang auf der Leitung 64 bewirkt, daß der Ausgang
des NOR-Gliedes in dem Maße potentialmäßig abnimmt wie der FET 66 über seinen Gateanschluß eingeschaltet wird und somit ermöglicht,
daß die Leitung 71 wieder im wesentlichen Massepotential zum Zeitpunkt Tb annimmt, wenn nämlich der 0x-Impuls endigt. Der
Ausgang des NOR-Gliedes 65 bleibt zwischen Tb, bis Te (im logischen Sinn) ungültig, während welcher Zeit zwischen Tc bis Td aufgrund
eines weiteren 01-Impulses 74 ein Aufladevorgang stattfindet. Es
sollte genügend Zeit für einen möglichen Entladevorgang zwischen Td und Te (in unterbrochenen Linien angedeutet) zur Verfügung stehen.
Auf diese Weise verbleibt der Ausgang 71 des NOR-Gliedes 65 in dem einmal gesetzten bzw. vom Zeitpunkt Te an gültigen Zustand,
bis die vorhergehende Stufe 60 das nächste Mal mit einem 0x-Impuls
zum Voraufladen der Leitung 64 beaufschlagt wird.
Es bestehen drei Zeitintervalle, während derer der Schaltungsausgang
in dem Sinne logisch ungültig bzw. irrelevant ist, als die darzustellenden Daten infolge dynamischer Schaltungsvorgänge verdeckt
sind. Das erste solche Zeitintervall tritt während des Vorauf lade Vorganges auf, wenn der Ausgang 71 des NOR-Gliedes zwischen
TO bi& Tmax und Tc bis Td wechselt. Das zweite derartige Zeitintervall
(bedingte Entladung) tritt unmittelbar im Anschluß an den durch die unterbrochene Linie 73 für den Fall eines positiven
Eingangspotentials entsprechend der unterbrochenen Linie 72 auf der Leitung 64 auf, bis der Ausgang 71 entladen sein kann, falls
vorher zwischen Td bis Te der Eingang 64 aufgeladen worden ist. Schließlich gibt es ein drittes solches Zeitintervall (unbedingtes
Entladen) vom Zeitpunkt Ta an, an dem der Eingang 64 des NOR-Gliedes 65 vorgeladen wurde, bis sein Ausgang 71 zum Zeitpunkt
Tc aufgeladen zu werden beginnt. Wenn somit auf den 0x-Impuls ein weiterer 01-Impuls, wie durch den Impuls 74 angedeutet,
folgt, vergeht ein Zeitintervall von Ta bis Te oder die Entsprechung von mindestens drei aufeinanderfolgenden Impulsintervallen,
bevor bezüglich des NOR-Gliedes 65 ein im logischen Sinne gültiger Zustand angenommen werden kann. Mit anderen Worten, wenn
0x (wobei χ die höchste Taktphase darstellt) unmittelbar und ohne
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— Q —
Zeitlücke Tb bis Tc dem 01-Impuls vorausgeht, wird eine Zeitverzögerung
über drei Zeitintervalle auftreten. Je früher der erste Taktimpuls 0x auftritt, desto länger ist die Verzögerung, während
derer der Ausgang ungültig ist. Diese Verzögerung nimmt entsprechend der Anzahl von Zeitintervallen zwischen dem Auftreten von
0x und dem anschließenden Auftreten von 01 zu.
In Fig. 1 wird der Eingang 17 der Stufe 18 in der Zeit zwischen TO bis Tl aufgeladen. Zwischen Tl und T2 wird sich ihr Eingang
im instabilen Zustand einer möglichen Entladung des Ausgangs 15 befinden, da zu diesem Zeitpunkt der 01-Impuls abgeschlossen ist
und bei einem auf hohem Potential liegenden Eingang 9 sich die Leitung 14 gerade entlädt. Dann wird auch der 02-Impuls in der
Zeit zwischen Tl und T2 den mit dem Eingang 27 der FET-Stufe 28 verbundenen Ausgang 22 der Stufe 18 voraufladen. Im Zeitintervall
zwischen T2 und T3, während der 03-Impuls auftritt, wird sich die
Stufe 18 im möglichen Entladezustand befinden, wenn der Eingang 17 der Stufe 18 positiv ist. Der Zustand der Stufe 18 kann bis
zum Zeitintervall T3-T4 nicht als stabil angenommen werden; die Stabilität wird dann aber zwischen T3 und T6 andauern.
Der übrige Teil der in Fig. 1 dargestellten Schaltung-enthält den
Eingang 35 der Stufe 36, der mit dem Ausgang 32 der Stufe 28 in Verbindung steht. Die Stufe 38 enthält die Feldeffekttransistoren
37, 38 und 43, die alle mit den Taktleitungen 39 und 391 für die
04-Signale verbunden sind. Der Sourceanschluß des FET 37 und die
Drainanschlüsse der FET 1S 38 und 43 sind mit der Ausgangsleitung
44 verbunden. Der Gateanschluß des FET 43 ist über die Leitung 42, den Schalter 24 und die Leitung 23 mit dem Ausgang 22 der
Stufe 18 verbunden.
Der Eingang 45 des FET 48 der Stufe 46 ist mit der Ausgangsleitung
44 gekoppelt. Die Stufe 46 enthält den drainseitig mit der Taktleitung
50 und sourceseitig mit der Taktleitung 50* verbundenen
FET 47 und die sourceseitig mit der Tak-tleitung 50 verbundenen
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FET's 48 und 49, dessen Sourceanschluß (FET 47) bzw. deren Drainanschlüsse
(FET's 48, 49) mit der Ausgangsleitung 51 verbunden sind. Der Gateanschluß des FET 49 ist über die Leitung 15, den
Schalter 25 und die Leitung 23 mit dem Ausgang 22 der Stufe 18 gekoppelt.
An den Ausgang 51 der Stufe 46 ist der Eingang 54 der Stufe 55 angeschlossen.
Diese Stufe 55 enthält die FET's 56 und 57, die über die Taktleitungen 58 und 58 mit 06-Impulsen beaufschlagt werden.
Der Sourceanschluß von FET 56 sowie der Drainanschluß von FET sind mit dem Ausgang 59 verbunden. Bei geöffneten Schaltern 24
und 25 ist der jeweilige Zustand der Einzelstufen aus der folgenden
Tabelle ersichtlich. Darin bedeuten
D = Zustand niedrigen Potentials (DOWN) infolge Aufladung des Eingangs bei unbedingter Entladung;
P = Voraufladung (Precharge) unabhängig vom Eingangssignal;
CD= Bedingte Entladung (Conditional Discharge) abhängig vom Eingangssignal;
V = Gültiger Zustand (Valid) und zwar hohes oder niedriges Potential.
Stufen | CD | V | V | Tabelle | D | I | CD | V | V | V | D | P |
ausgang | V | V | V | P | V | V | V | D | P | CD | ||
6 | V | V | D | V | CD | P | V | V | D | P | CD | V |
5 | V | D | P | D | V | CD | V | D | P | CD | V | V |
4 | D | P | CD | P | V | V | D | P | CD | V | V | V |
3 | P | CD | V | CD | V | V | P | CD | V | V | V | D |
2 | V | V | ||||||||||
1 | V | D | ||||||||||
Zeitintervall 12 3 4
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Durch Schließen des Schalters 24, der hier lediglich zu Erläuterungszwecken
eingefügt ist, während des Zeitintervalls 2 in Fig. 2 wird die Stufe 18 voraufgeladen, wodurch die Ausgangsleitung
22 und der Eingang am Gateanschluß des FET 43 aufgeladen werden, so daß die Ausgangsbedingung für den Ausgang 44 während des Zeit-Intervalls
2 nicht gültig ist. Da der FET 49 über die Leitungen 15 und den Schalter 25 im geschlossenen Zustand auch mit dem
Ausgang 22 verbunden ist, wird der Ausgang der Stufe 46 im Zeitintervall 1 gültig sein, jedoch nicht während der Zeitintervalle
2 und 3, was bei geschlossenem Schalter 25 allerdings gelten würde.
In Fig. 4 sind die Grundsätze dargestellt, nach denen aufeinanderfolgende
Stufen miteinander in Verbindung stehen. Rechts neben der Zeichnung sind die entsprechenden Gleichungen bzw. Erläuterungen
angegeben. Es wird angenommen, daß während eines Systemzyklusses sechs Taktphasenintervalle auftreten. Eine Inverterstufe
80 ist ausgangsseitig mit dem Eingang einer Inverterstufe 81 und deren Ausgang wiederum mit dem Eingang einer weiteren Inverterstufe
82 verbunden. Nimmt man für χ den Wert 1 an, wird die Stufe 80 mit 01-Taktsignalen beaufschlagt. Mit b = 3 (d.h. kleiner als 4,
wie in der in Fig. 4 angegebenen Gleichung bestimmt ist) wird die Stufe 82 mit 04-Taktsignalen beaufschlagt. Da α kleiner als b
und größer als 0 sein muß, kann es 1 oder 2 sein, d.h. χ + α ist entweder 2 oder 3. Es soll angenommen werden, daß α = 1 ist, so
daß das Taktphasensignal für die Stufe 81 02 ist. Mit η = 6 ergeben
sich die Modulo-6-Werte wie in Fig. 1 und Tabelle I kann Anwendung
finden. Der Ausdruck "Modulo" wird hier gebraucht in bezug auf die Wiederholung der gleichen Taktimpulsfolge z.B. mit Beginn
des nächsten Zyklusses im Anschluß an den momentanen Zyklus. Für den Fall Modulo 6 zeigt die folgende Tabelle II eine allgemeinere
Übersicht in Abhängigkeit von der jeweiligen Stufenverbindung.
Es bedeuten dabei wieder:
D = Zustand niedrigen Potentials (DOWN);
YO 970 086 209882/1169
P = Voraufladung (Precharge) unabhängig vom jeweiligen
Eingangssignal
CD= Bedingte Entladung (Conditional Discharge);
V = Gültiger Zustand (Valid) und zwar hohes und niedriges
Potential in Abhängigkeit vom Eingangssignal zum früheren Taktzeitpunkt;
« = Gültig oder nicht in Abhängigkeit davon, ob der Eingang
durch die jeweilige logische Verbindung voraufgeladen ist.
Stufenausgang
6 | CD | V | » | ϊν | D | P | CD |
5 | V | Λ | D | P | CD | V | |
4 | Ä | D | P | CD | V | ||
3 | Λ | D | P | CD | V | « | |
2 | D | P | CD | V | « | D | |
1 | P | CD | V | Vv | D | P | |
Zeitinter | |||||||
vall | 1 | 2 | 3 | 4 | 5 | 6 | 1 |
Fig. 5 zeigt ein EXKLUSIV-ODER-Glied, das mindestens fünf Taktphasenintervalle
zum Betrieb benötigt. Die erste Stufe 85 enthält den drain- und gateseitig mit der Taktleitung 89 verbundenen
FET 86 sowie die FET's 87 und 88, deren Sourceanschlüsse mit der
Leitung 89 und deren Drainansehlüsse zusammen mit dem Sourceanschluß des FET's 86 mit der Ausgangsleitung 90 verbunden sind.
Die Eingänge 91 und 92 sind mit dem FET 87 bzw. 88 und weiterhin mit den FET's 9 3 bzw. 94 der zweiten Stufe verbunden. Die zweite
Stufe stellt ein UND-Glied dar, das in Reihe zwischen die Taktleitung 95 und den Ausgang 96 der weiteren zur zweiten Stufe g
hörenden FET-Schaltung 9 7 geschaltet ist. Die Schaltung 9 7 ent-
9 70 üö6 2U9882/ 1 169
hält ebenfalls einen FET 98, dessen Drain und Gate mit der !ableitung
95 für die 02-Impulse verbunden ist sowie einen FET 99,
dessen Sourceanschluß mit der Leitung 95 und dessen Gateanschluß mit der Leitung 90 verbunden ist. Wenn die Eingangsleitungen 91
und 92 vom Ausgang eines mit der Taktphase 04 betriebenen Schaltungsausgangs betrieben werden würde, wäre bei einem vierphasigen
System während des 03-Taktes in jedem Fall der Zustand unbedingter Entladung gegeben, so daß der Ausgang der Stufe 97 ungültig wäre.
Es muß deshalb 05 oder 06 benutzt werden.
Fig. 6A zeigt zwei miteinander verbundene NOR-Glieder 110 und 111,
die auf einem einzigen Halbleiterplättchen unter Verwendung paralleler
Diffusionsstreifen mit darüber angeordneten Metallisierungsstreifen, wie in Fig. 6C im einzelnen dargestellt ist und unten
näher beschrieben werden wird, angeordnet werden können. Das erste NOR-Glied 110 in Fig. 6A enthält den FET 112, der drain-
und gateseitig mit der den Taktimpuls 01 führenden Leitung 115 verbunden ist, sowie die FET's 113 und 114, die sourceseitig mit
der 01-Taktleitung 115 verbunden sind. Die Gateanschlüsse 116
bzw. 117 der FET's 113 bzw. 114 können mit den durch das NOR-Glied
110 zu prüfenden Signalen beaufschlagt werden. Die entsprechenden Source- und Drainanschlüsse der FET's sind mit
der Ausgangsleitung 118 verbunden. Das zweite NOR-Glied 111
ist in gleicher Weise aufgebaut. Es wird über 02-Signale betrieben.
Der Eingang Ϊ19 steht mit dem Ausgang des NOR-Gliedes 110 in Verbindung. Der Eingang 125 des weiteren FET1S 122 kann
mit einem weiteren zu prüfenden Signal beaufschlagt werden.
In der Fig. 6B ist der soeben beschriebene Schaltkreis geringfügig
geometrisch verändert dargestellt, um so besser seiner in Fig. 6C dargestellten physikalischen Realisierung als Halbleiterschaltung
2u entsprechen. In Fig. 6C sind sechs horizontale
DifEusionsstreifen 129, 127, 124, 118, 1.26, und 131 in einam
Substrat 130 dargestellt, über die Diffusionsgebiete ist eine
Isolierschicht angeordnet und darüber eine MetallIs ierunysebene,
ra"7Uübf) 209832/ I IBi)
in der drei Taktmetallisierungsstreifen 115, 123 und 128 ausgebildet
sind. In der Isolierschicht sind Kontaktlöcher 132 und 133 vorgesehen, die den elektrischen Kontakt zwischen den Taktleitungen
115 bzw. 123 mit den rechtwinklig dazu verlaufenden Diffusionsstreifen 126, 126 bzw. 127, 127 herstellen. Zusätzliche vertikale
Metallisierungsstreifen 116, 117, 119 und 125 verbinden die Signale mit den Gateanschlüssen und sind zusammen mit der Metallisierung
der Feldeffekttransistoren 113, 114, 121 und 122 hergestellt. Zusammen mit der Metallisierung der Taktleitungen
und 123 sind ferner die Gateanschlüsse der FET's 112 und 120 gebildet.
Der Kontakt zwischen dem Diffusionsstreifen 118 und der
Metallisierung 119 wird über das Kontaktloch 134 bewirkt. Der Taktleitungsstreifen 12 8 für 03-Signale ist lediglich zur Erläuterung
dessen dargestellt, daß eine Anordnung von drei Taktleitungen so angepaßt werden kann, daß sie mit dem mittleren
Teil einer Gruppe von horizontalen Diffusionsstreifen verbunden
ist. Die Diffusionsstreifen 129 und 130 zeigen, wo zusätzliche
01- und 02-Schaltungsteile zugefügt werden können.
In Fig. 6C liegen die beiden Schaltungen in derselben Spalte angeordnet und können vertikal verbunden werden. Andernfalls
wäre eine horizontale Verbindung nötig. Um die Länge der Zwischenverbindungen in dem Fall gering zu halten, kann der
Kontakt auf dem Diffusionsstreifen 118 je nach der Anordnung des anderen Schaltungsteils ganz rechts oder ganz Iink3 vorgesehen
werden. Die Gatebereiche 11.3, 114, 121 und 122 für die
Eingänge können horizontal entlang den Diffusionsstreifen versetzt
angeordnet werden, ohne daß die Schultungsfunktion dadurch
geändert wird. Dasselbe gilt für die Takteiingänga 115,
123 und 128, vorausgesetzt, die Taktdiffusionsstreifan liegen
weit genug auseinander, urn diü Anordnung der Ga tube ro L ehe und
Kontaktlöcher dazwischen zu ermöglichen. Eine umfangreichere
Anordnung dieser NOU-GLieder kann in Spalten ausgeführt sein,
so daß alle Diffusianastreifen horizontal verlaufen. Eine sechsphasige
dynamische Schaltung dieser Art ist im ph/isikaliachen
vo «>70 O86 2 0 9882/ 1169
Schaltungsentwurf in Fig. 7 dargestellt. Dort sind sechs Blöcke von horizontal verlaufenden Diffusionsstreifen vorgesehen,
wobei jeder Block drei Taktleitungen 141 oder 142 aufweist, die vertikal dazu und über die Mitte des jeweiligen Blocks verlaufen.
In gleicher Weise lassen sich auch zusätzliche Schaltungen, wie z.B. NÄND- und UND-ODER-Inverter-Glieder in diesem Schaltungsentwurf
durch Abwandlung des Diffusionsmusters unterbringen. Die in Fig. 7 dargestellte Halbleiteranordnung weist die folgenden Merkmale
auf: .
1. Die logischen Schaltungen sind in parallel zueinander angeordneten Blöcken ausgebildet, so daß die Diffusionsstreifen
horizontal und die Metallisierungsverbindungen entweder horizontal oder vertikal über die
Schaltungen verlaufen,
2. die Taktleitungen verlaufen vertikal über die mittleren Bereiche jedes Blocks und jede Stufe verbindet nur
mit einer Taktleitung. Auf diese Weise erlauben drei Taktleitungen in einem Block, daß jede in einem solchen
Block realisierte Stufe zu einem von drei möglichen Typen gehören kann.
3. Es ist keine physikalische Grenze zwischen benachbarten Blöcken vorhanden. Es kann demnach die Breite eines
Schaltungsteils in einem Block 114 größer oder kleiner gewählt werden mit entsprechender Auswirkung auf die
Breite der benachbarten Schaltungen.
4. Benachbarte NOR-Glieder desselben Typs können sich in die als Diffusionsgebiete ausgebildeten Knotenpunkte
für die Taktsignale in der Weise teilen, daß auf zwei NOR-Glieder (nur) drei solcher Diffusionen kommen.
5. Zur Verbindung der Schaltungen in benachbarten Blöcken
sind keine als Diffusionsgebiete ausgelegten Unterführungen (Underpass) erforderlich, so daß diese Möglichkeiten
für die Schaltungsverbindungen innerhalb der in einem Block untergebrachten Schaltungsteile offen bleiben.
086 209882/1169
6. Die Stufen in jedem Block können von einem von drei möglichen Typen sein, da es drei Taktleitungen in jedem
Block gibt und eine Stufe jeweils nur eine davon benötigt. Jede Stufe kann in drei von insgesamt sechs Säulen
angeordnet sein.
Fig. 8 zeigt einen physikalischen Halbleiterschaltungsentwurf zweier NOR-Glieder, die sich in ein mittleres Diffusionsgebiet
teilen. Die vertikalen Metallisierungsstreifen stellen die Eingänge 150, die Ausgänge 151 und die Taktleitung 152 dar. Die
horizontalen Diffusionsstreifen 153, 154 und 155 sind über die
Kontaktlöcher 156, 157 und 158 kontaktiert. Die Gatebereiche sind im Zuge der Leitungen 150 an den Stellen 159, 160 bzw.
161 und im Zuge der Leitung 152 an den Stellen 162, 16 3 gebildet.
Die Kontaktlöcher 156 und 158 für die Ausgänge können irgendwo im Verlaufe der Diffusionsstreifen 15 3 und 155 angeordnet sein,
vorausgesetzt, die physikalischen Entwurfsregeln werden eingehalten. Wie in Fig. 6 dargestellt ist, können in gleicher Weise
auch die als Eingänge dienenden Gatebereiche versetzt sein. Schließlich zeigt Fig. 9 den Halbleiterschaltungsentwurf eines
UND-ODER-Inverter-Gliedes gemäß der Erfindung.
2 0 9882/ 1169
YO 9 70 086
Claims (1)
- PATENTANSPRÜCHEAnordnung mit mehreren dynamisch betriebenen Feldeffekttransistorschaltungen, die in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ausgebildet sind, gekennzeichnet durch mehrere parallel zueinander angeordnete Diffusionsgebiete mit gegenüber dem Halbleitersubstrat entgegengesetzten Leitfähigkeitstyp sowie durch mehrere · bezüglich der Diffusionsgebiete rechtwinklig dazu verlaufende Taktleitungen und mehrere Verbindungsleitungen, wobei die Takt- und Verbindungsleitungen über den Diffusionsgebieten angeordnet sind.Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie eine Vielzahl von Transistorschaltungsstufen enthält, wobei jeweils nur eine Taktleitung mit jeder Stufe verbunden ist.Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Taktleitungen die Diffusionsgebiete etwa in der Mitte kreuzend angeordnet sind.Anordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch mehrere Takteingangsleitungen zur Zuführung von zyklisch auftretenden Taktimpulsen mit η > 5 Takt-Zeitintervallen pro Zyklus, so daß in jedem Zeitintervall lediglich ein Taktimpuls auftritt, sowie durch eine erste mit dem ersten Taktimpuls beaufschlagte Schaltungsstufe, deren Ausgang mit dem Eingang einer zweiten Schaltungsstufe verbunden ist, die mit einem um α Zeitintervalle nach dem ersten Taktimpuls auftretenden Taktimpuls beaufschlagt wird, wobei α für eine ganze Zahl mit 0< ot< b und b als weitere Taktimpulsbezeichnung für eine ganze Zahl mit b < 4 steht.086 2 0 98827_ lfl _J.Ö5. Anordnung nach einem der vorhergehenden Ansprüche/ dadurch gekennzeichnet, daß eine Vielzahl von auf einem Halbleitersubstrat ausgebildeten Schaltungen mit mehreren Taktleitungen und Taktleitungsanschlüssen vorgesehen ist, daß eine Zeitaufteilung eines Zyklusses in η Takt-Zeitintervalle mit η > 4 vorgenommen ist, daß lediglich eine Taktleitung mit jeder Stufe verbunden ist, deren Ausgang mit einer über einen davon verschiedenen Taktimpuls gesteuerten Stufe in Verbindung steht, daß auf den Taktleitungen in zyklischer Folge Taktimpulse auftreten, so daß der Ausgang einer ersten Stufe mit dem Eingang einer zweiten Stufe verbunden ist, deren Taktimpuls um α mit O <a< b und O< b ■£ n-2 Takt-Zeitintervalle später auftritt als der Taktimpuls für die erste Stufe, und daß der Ausgang der zweiten Stufe mit dem Eingang einer dritten Stufe verbunden ist, deren Taktimpuls um b Takt-Zeitintervalle später auftritt als der Taktimpuls für die erste Stufe.6. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Diffusionsgebiete in dem Halbleitersubstrat blockförmig und innerhalb eines Blocks streifenförmig parallel zueinander ausgebildet sind.7. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mehrere solcher Feldeffekttransistorschaltungen zusammengefaßt sind, derart, daß mindestens zwei miteinander verbundene Schaltungsstufen mit nicht aufeinanderfolgende Taktimpulse führenden Taktleitungen in Verbindung stehen.8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß jede Schaltungsstufe einen ersten als Diode geschalteten Feldeffekttransistor aufweist, der einerseits mit der Taktleitung und andererseits mit dem Drainanschluß eines zweiten Feldeffekttransistors verbunden ist, und daß der Gateanschluß des zweiten Feldeffekttransistors mit der Signal-209882/ 1 169YO 9 70 086eingangsleitung der jeweiligen Stufe gekoppelt ist und daß der Verbindungspunkt zwischen dem als Diode geschalteten ersten sowie dem zweiten Feldeffekttransistor auf das Gate eines entsprechenden Feldeffekttransistors der nächsten Stufe führt.Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mindestens 5 Taktleitungen vorgesehen sind, wobei drei Taktleitungen die blockförmig angeordneten parallel zueinander verlaufenden Diffusionsstreifen kreuzen und Jede der derart ausgebildeten Schaltungsstufen mit lediglich einer Taktleitung in Verbindung steht, daß eine zeitliche Einteilung in η Taktintervalle mit η <. 4 vorgenommen ist, daß der Ausgang jeder Stufe mit dem Eingang einer durch eine demgegenüber unterschiedliche Taktimpulsfolge betriebenen Schaltuhgsstufe derart verbunden ist, daß die Taktimpulse der nächsten Stufe um α Takt-Zeitintervalle später auftreten als die Taktimpulse der ersten Stufe, daß bezüglich des Auftretens der Taktimpulse die Beziehungen 0 <a< b und b< n-2 gelten und daß der Ausgang der zweiten Stufe mit dem Eingang einer dritten Stufe gekoppelt ist, deren Taktimpuls um b Takt-Zeitintervalle später als der Taktimpuls für die erste Stufe auftritt.Yü 9 7Ο 086209882/1169
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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US15831771A | 1971-06-30 | 1971-06-30 |
Publications (1)
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---|---|
DE2229123A1 true DE2229123A1 (de) | 1973-01-11 |
Family
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Country | Link |
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US (1) | US3747064A (de) |
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